DE69636701T2 - Verfahren und Vorrichtung zur Prüfung von Halbleiterchips - Google Patents

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Description

  • Fachgebiet der Erfindung:
  • Diese Erfindung betrifft die Halbleiterherstellung und insbesondere ein verbessertes Verfahren und eine verbesserte Vorrichtung zum Testen ungepackter Halbleiterchips.
  • Hintergrund der Erfindung:
  • Mikroelektronische Packen, die als "Mehrfachchip-Module" oder als "Hybride" bezeichnet werden, werden mit Hilfe ungepackter Halbleiterchips zusammengefügt. Vor dem Vorgang des Zusammenfügens muss jeder ungepackte Chip getestet werden, um seine Qualität und Zuverlässigkeit zu messen. Dies hat zu der Entwicklung von Testverfahren geführt, die für das Testen ungepackter Halbleiterchips geeignet sind. Der Ausdruck "known-good-die" (KGD) bezieht sich auf einen ungepackten Chip, der die gleiche Qualität und Zuverlässigkeit hat wie der äquivalente gepackte Chip.
  • Zu dem Testvorgang zählt ein Burn-in-Testen, bei dem die Chips erwärmt werden, während die IC-Schaltungen elektrisch vorgespannt werden. Ferner werden an den Chips Geschwindigkeits- und Funktionalitätstests vorgenommen, um die Leistungsfähigkeit der auf dem Chip angeordneten IC-Schaltungen und Vorrichtungen zu prüfen. Zu den getesteten Parametern zählen die Eingangs- und Ausgangsspannungen, die Kapazität und die Stromspezifikationen. Ferner werden die Speicherchips Logik-Tests unterzogen, in denen die Datenspeicherung, die Rückgewinnungsfähigkeiten und die Reaktionszeiten gemessen werden.
  • Für das Testen und das Burn-in ungepackter Chips sind in dem Herstellungsvorgang bisher Kurzzeit-Träger anstelle von herkömmlichen Einzel- Chip-Packungen verwendet worden. Dieser Typ von Träger weist typischerweise eine Basis zum Halten und Unterbringen eines einzelnen Chips auf. Der Träger ist ferner mit einem Interconnect versehen, mit dem sich eine vorübergehende elektrische Verbindung zwischen einem einzelnen Chip und einer externen Testschaltung herstellen lässt. Träger zum Testen ungepackter Chips sind beschrieben in dem U.S.-Patent Nr. 4,899,107 von Corbett et al., dem U.S.-Patent Nr. 5,302,891 von Wood et al. und dem U.S.-Patent Nr. 5,367,253 von Wood et al., die sämtlich auf den Inhaber der vorliegenden Anmeldung übertragen sind.
  • Dieser Typ von Test-Träger ermöglicht das Durchführen von Tests an einem ungepackten Chip, ohne dass der Chip beschädigt wird. Die Bond-Pads eines Chips sind während der Testvorgänge besonders anfällig für Beschädigung. Obwohl Träger dieses Typs besonders geeignet zum Testen eines vereinzelten ungepackten Chips sind, wäre es vorteilhaft, die Möglichkeit zu haben, mehrere Chips gleichzeitig zu testen. Dies würde die Handhabung und die Testvorgänge vereinfachen und das Durchführen von Testvorgängen ermöglichen, ohne dass für jeden Chip ein separater Träger benötigt würde. Ferner wäre es vorteilhaft, sowohl das Burn-in als auch die Geschwindigkeits- und Funktionalitätstests unter Verwendung einer gemeinsamen Test-Halterungsvorrichtung durchzuführen.
  • Vor dem oben erläuterten Hintergrund ist es Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren und eine verbesserte Vorrichtung für das Testen und das Burn-in ungepackter Chips zu erstellen.
  • Eine weitere Aufgabe der Erfindung besteht in der Erstellung eines verbesserten Verfahrens und einer verbesserten Vorrichtung zum Testen ungepackter Chips, mit denen das Testen mehrerer Chips gleichzeitig ermöglicht wird.
  • Eine weitere Aufgabe der Erfindung besteht in der Erstellung eines verbesserten Verfahrens und einer verbesserten Vorrichtung zum Testen ungepackter Chips, die einfach und kostengünstig sind und mit Verfahren und Apparaturen zur massenweisen Herstellung kompatibel sind.
  • Eine weitere Aufgabe der Erfindung besteht in der Erstellung eines Verfahrens und einer Vorrichtung zum Durchführen von Geschwindigkeits- und Funktionalitätstests sowie von Burn-in-Tests mehrerer Chips unter Verwendung einer einzelnen Testhalterung.
  • Weitere Aufgaben, Vorteile und Funktionen der vorliegenden Erfindung werden aus der folgenden Beschreibung deutlicher ersichtlich.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Gemäß der vorliegenden Erfindung sind ein verbessertes Verfahren und eine verbesserte Vorrichtung zum Testen ungepackter Halbleitervorrichtungen gemäß den beigefügten Ansprüchen 1 bzw. 26 vorgesehen. Das Verfahren weist generell ausgedrückt die folgenden Schritte auf: Bilden einer Hauptplatine mit mehreren Interconnects; Zusammenfügen mehrerer Chips mit den Interconnects zum Ausbilden vorübergehender elektrischer Verbindungen für das Testen; und anschließendes Testen des Chips, indem Signale durch die Hauptplatine und die Interconnects an den Chip angelegt werden. Die Hauptplatine kann dazu verwendet werden, den Chip einzeln auf Geschwindigkeit und Funktionalität zu testen, und sie ist ferner mit einer Burn-in-Platte versehen, um an dem Chip einen Burn-in-Test mittels standardgemäßer Burn-in-Öfen vorzunehmen.
  • Die Hauptplatine weist für jeden Chip ein separates Interconnect auf. An der Hauptplatine ist eine große Anzahl von Interconnects befestigt, die in elektrischer Verbindung mit Leiterbahnen und mit einem externen elektrischen Konnektor für die gesamte Hauptplatine stehen. Die an der Hauptplatine angeordneten Leiterbahnen bilden Schaltungswege zu jedem Interconnect und ermöglichen das Testen der mit den Interconnects ver bundenen Chips. Ferner können die Leiterbahnen elektrisch mit Leitungsstreifen verbunden werden, mittels derer mehrere Chips parallel verbunden sind, so dass ein Burn-in-Test unter Verwendung von Standard-Burn-in-Öfen durchgeführt werden kann. Mit jedem Interconnect ist ein Kraftverteilungsmechanismus verbunden, um die Chips an den Interconnects zu sichern und diese beiden Komponenten gegeneinander vorzuspannen.
  • Gemäß einer alternativen Ausführungsform sind mehrere Chips an Unterplatinen befestigt, die an einer Hauptplatine angeordnet werden können. Jeder Chip ist an einer Unterplatine in Kontakt mit einem Interconnect gehalten, das an der Unterplatine ausgebildet ist. Die Hauptplatine und die Unterplatine sind mit Vorrichtungen, um eine elektrische Verbindung zwischen ihnen herzustellen, und mit Vorrichtungen versehen, um die Unterplatinen an der Hauptplatine zu sichern. Mittels dieser Anordnung können die Unterplatinen zum Testen der Geschwindigkeit und der Funktionalität des Chips verwendet werden. Jeder Chip an der Unterplatine kann in Hinblick auf Geschwindigkeit und Funktionalität elektrisch isoliert werden. Dann können die Unterplatinen an der Hauptplatine angeordnet werden, um unter Verwendung eines standardgemäßen Burn-in-Ofens einem Burn-in-Testvorgang unterzogen zu werden.
  • Bei jeder dieser Ausführungsformen weisen die Interconnects ein Substrat wie z.B. Silicium oder Keramik auf, das zum passenden Zusammengriff mit einem Chip bemessen ist. Die Substrate weisen abstehende Kontaktteile zur Herstellung einer vorübergehenden elektrischen Verbindung mit den an dem Chip angeordneten Bond-Pads auf. Die abstehenden Kontaktteile können in ein aus einem Silicium ausgebildetes Substrat geätzt werden, und dann kann eine leitende Schicht auf sie gelegt werden, die derart gemustert ist, dass Leiterbahnen ausgebildet sind. Alternativ können die abstehenden Kontaktteile als Mikrovorsprungs-Kontaktteile an einem Isolierfilm ausgebildet sein, die mit metallischen Leiterbahnen gemustert sind. Ein derartiges Mikrovorsprungs-Interconnect kann mittels Techniken, die den beim automatischen Band-Verbonden (TAB) verwendeten Techniken ähnlich sind, elektrisch an der Hauptplatine befestigt werden.
  • Das Verfahren gemäß der Erfindung enthält generell ausgedrückt folgende Schritte: Bilden einer Hauptplatine; Bilden von Leiterbahnen an der Hauptplatine, die in elektrischer Verbindung mit einem externen Konnektor stehen; Bilden eines Interconnects, das abstehende Kontaktteile zum Kontaktieren von Kontaktstellen an einem Halbleiterchip aufweist; Zusammenfügen mehrerer Interconnects auf der Hauptplatine, wobei die abstehenden Kontaktteile an dem Interconnect in elektrische Verbindung mit den Leiterbahnen an der Hauptplatine gelangen; Bilden eines Kraftverteilungsmechanismus zum Vorspannen jedes Chips auf ein Interconnect hin; Zusammenfügen der Chips, der Interconnects und der Kraftverteilungsmechanismen zusammen mit den an den Interconnects angeordneten abstehenden Kontaktteilen, die in elektrischer Verbindung mit den Kontaktstellen an dem Chip stehen; und Testen der Chips mittels der Hauptplatine.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine schematische Draufsicht auf eine gemäß der Erfindung ausgebildete Hauptplatine;
  • 2 zeigt eine vergrößerte Draufsicht auf einen Teil von 1, wobei ein Interconnect-Draht gezeigt ist, der mit auf der Hauptplatine ausgebildeten Leiterdrähten verbondet ist;
  • 3 zeigt eine Querschnittsansicht der Hauptplatine und eines Interconnects zusammen mit einem Kraftverteilungsmechanismus zum Sichern eines Chips an dem Interconnect zwecks Testens;
  • 3A zeigt eine Querschnittsansicht, in der Teile weggelassen sind, zur Darstellung einer alternativen Ausführungsform einer Hauptplatine, bei der das Interconnect an einer Basis angeordnet ist, die in die Hauptplatine eingesteckt ist;
  • 4 zeigt eine Querschnittsansicht eines abstehenden Kontaktteils eines Interconnects, das elektrisch mit einem Bond-Pad eines Halbleiterchips zusammengreift;
  • 5 zeigt eine quergeschnittene Teilansicht einer alternativen Ausführungsform einer Hauptplatine, die mit Fassungen und elektrischen Clips zum Befestigen der Interconnects an der Hauptplatine versehen ist;
  • 6 und 6A zeigen Querschnittsansichten einer alternativen Ausführungsform eines Interconnects, das mit Mikrovorsprungs-Kontaktteilen versehen ist;
  • 7 zeigt eine Querschnittsansicht eines Mikrovorsprungs-Kontaktteils im elektrischen Zusammengriff mit einem Bond-Pad an einem Halbleiterchip;
  • 8 zeigt eine schematische Draufsicht auf eine Hauptplatine gemäß einer Ausführungsform der Erfindung, wobei Leiterstreifen gezeigt sind, die zum parallelen elektrischen Verbinden mehrerer Interconnects zum Zweck eines Burn-in-Testvorgangs unter Verwendung standardgemäßer Burn-in-Öfen dienen; und
  • 9 zeigt eine schematische Draufsicht auf eine Hauptplatine, die zur Verwendung von Unterplatinen zum Testen mehrerer Halbleiterchips geeignet ist.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • In 1 ist eine Hauptplatine 10 gezeigt, die zum Praktizieren des Verfahrens der Erfindung geeignet ist. Die Hauptplatine 10 weist ein elektrisch leitendes Isoliermaterial ähnlich denjenigen auf, die bei der Herstellung gedruckter Schaltungsplatinen verwendet werden. Zu den geeigneten Materialien für die Hauptplatine 10 zählen mit Glas gefüllte Hochtemperatur-Kunststoffe, Keramikmaterialien und Polyimide.
  • An der Hauptplatine 10 ist eine große Anzahl von Interconnects 12 angeordnet. Jedes Interconnect 12 ist in der Lage zur Herstellung einer elektrischen Verbindung mit einem Halbleiterchip 14 (3).
  • Gemäß 4 weist dieser Typ von Interconnect 12 ein Substrat 20 auf, das aus einem Material wie Silicium oder Keramik ausgebildet ist. Diese Materialien haben einen Wärmeausdehnungskoeffizienten (CTE), der dem CTE für einen Halbleiterchip 14 eng angepasst ist. Das Interconnect 12 weist abstehende Kontaktteile 16 auf, die mittels eines Ätzvorgangs einstückig mit dem Substrat 20 ausgebildet sind. Die abstehenden Kontaktteile 16 sind mit eine Größe und einer Beabstandung vorgesehen, die der Größe und der Beabstandung der Bond-Pads 22 auf dem Chip 14 angepasst ist. Ferner weisen die abstehenden Kontaktteile 16 Vorsprünge 18 auf, die in der Lage sind, in die Bond-Pads 22 einzudringen, jedoch mit selbstbegrenzender Eindringtiefe. Die Vorsprünge 18 stechen in jedes das Bond-Pad 22 bedeckende native Oxid ein, um einen ohmschen Kontakt herzustellen.
  • Eine Isolierschicht 24 wie z.B. SiO2 ist auf dem Substrat 20 des Interconnects 12 einschließlich des Bereichs über den abstehenden Kontaktteilen 16 ausgebildet. Eine aus einem hochleitfähigen Material gebildete leitende Schicht 26 ist auf der Isolierschicht 24 über den abstehenden Kontaktteilen 16 vorgesehen. Die leitende Schicht 26 ist in elektrischer Verbindung mit Leiterbahnen 28 angeordnet, die auf der Oberfläche des Substrats 20 ausgebildet sind. Gemäß 2 erstrecken sich die Leiterbahnen 28 bis zu den Rändern des Interconnects 12 und sind mit Bondungsstellen 30 versehen. Mit den Bondungsstellen 30 ist ein Bond-Draht 32 drahtverbondet, um einen elektrischen Weg zur Hauptplatine 10 zu bilden. Die leitende Schicht 26 und die Leiterbahnen 28 für die Interconnects 12 können beispielsweise durch Auftragen und Mustern eines hochleitenden Metalls wie z.B. Aluminium oder Kupfer gebildet werden.
  • Die Bond-Drähte 32 sind an dem gegenüberliegenden Ende mit Leiterbahnen 34 (2) drahtverbondet, die an der Hauptplatine 10 angeordnet sind. Die Hauptplatine 10 weist ein Muster von Leiterbahnen 34 zu jedem an der Hauptplatine 10 befestigten Interconnect 12 auf. Die Leiterbahnen 34 an dem Interconnect 12 enden an einem externen Konnektor 36 (1), der an der Hauptplatine 10 vorgesehen ist. Der externe Konnektor 36 ist als männliches oder weibliches Teil ausgebildet, das zum passenden Zusammengriff mit einem entsprechenden weiblichen oder männlichen Teil geeignet ist (z.B. als Stecker/Buchse).
  • Diese Anordnung bildet einen elektrischen Weg von den am Chip 14 angeordneten Bond-Pads 22, durch die am Interconnect 12 angeordneten abstehenden Kontaktteile 16, durch die am Interconnect 12 angeordneten Leiterbahnen 28, durch die Bond-Drähte 32, durch die an der Hauptplatine 10 angeordneten Leiterbahnen 34 und zu der externen Testschaltung. Alternativ kann anstelle der Verwendung einer Drahtverbondung dieser elektrische Weg durch eine mechanische Verbindung 38 (4) wie z.B. durch Feder-Clips hergestellt werden.
  • Die Bond-Drähte 32 stellen nicht nur eine elektrische Verbindung zwischen den Interconnects 12 und der Hauptplatine 10 her, sondern tragen auch dazu bei, die Interconnect 12 an der Hauptplatine 10 zu sichern. Zum Befestigen der Interconnects 12 and der Hauptplatine 10 kann auch ein Kleber 40 verwendet werden.
  • In der nun zu erläuternden 3 ist der Chip 14 in der Situation gezeigt, in der er während eines Testvorgangs an dem Interconnect 12 befestigt ist. Jedem Interconnect 12 ist ein Kraftverteilungsmechanismus 42 zugeordnet, um den Chip 14 und das Interconnect 12 aufeinander hin vorzuspannen. Der Kraftverteilungsmechanismus 42 ist abnehmbar an einem Paar von Öffnungen 50 befestigt, die an der Hauptplatine 10 ausgebildet sind. Der Kraftverteilungsmechanismus 42 weist eine Druckplatte 44, eine Feder 46 und eine Brückenklemme 58 auf, um den Chip 14 mit gleichmäßig verteilter Vorspannkraft gegen das Interconnect 12 vorzuspannen.
  • Die Druckplatte 44 funktioniert dahingehend, dass die von der Feder 46 aufgebrachte Last gleichmäßig verteilt wird. Ferner besteht die Funktion der Druckplatte 44 darin, während der Testvorgänge die von dem Chip 14 ausgehende Wärme zu verteilen. Ein Kraftverteilungsmechanismus kann jedoch auch so ausgestaltet sein, dass er ohne Druckplatte 44 funktioniert.
  • Die Feder 46 des Kraftverteilungsmechanismus 42 ist aus einem federelastischen Material wie z.B. Federstahl ausgebildet. Die Feder 46 ist derart bemessen und geformt, dass sie eine vorbestimmte Federkraft auf die Druckplatte 44 ausübt. Diese Kraft wird mittels der Druckplatte 44 gleichmäßig über die Rückfläche des Chip 14 verteilt und spannt den Chip 14 gegen das Interconnect 12 vor. Die Feder 46 und die Druckplatte 44 sind mit Öffnungen 51 versehen, die einen Zugang für ein Montagewerkzeug zulassen.
  • Weiterhin gemäß 3 ist die Brückenklemme 58 eine flexible Struktur, die aus einem elastischen Material wie z.B. Stahl ausgebildet ist. Die Brückenklemme 58 weist Befestigungsvorsprünge 52 auf. Während des Zusammenbauvorgangs werden die Befestigungsvorsprünge 52 in die in der Hauptplatine 10 ausgebildeten Öffnungen 50 eingeführt. Die Strukturen der Befestigungsvorsprünge 52 und der Brückenklemme 58 wirken unter der durch die Feder 46 aufgebrachten Spannung derart zusammen, dass die Brückenklemme 58 an der Hauptplatine 10 gesichert ist. Es kann ein weite rer Satz von Vorsprüngen 54 an der Brückenklemme 58 ausgebildet sein, um die Abwärtsbewegung der Brückenklemme 58 zu begrenzen. Diese Anordnung funktioniert dahingehend, dass der Chip 14 an der Hauptplatine 10 gesichert wird und der Chip 14 und das Interconnect 12 mit einer vorbestimmten Kraft aufeinander hin vorgespannt werden.
  • Die Brückenklemme 58 weist ferner nach unten abstehende Vorsprünge 56 zum Befestigen der Feder 46 an der Brückenklemme 58 durch physischen Kontakt oder durch Befestigungsmechanismen wie z.B. Punktschweißungen auf. Die längsverlaufenden oberen Ränder der Brückenklemme 58 sind mit einem Winkel von 90 Grad gebogen, um an jeder Seite Versteifungsteile 58 zu bilden. Zusätzlich ist in der Brückenklemme 48 eine zentrale Öffnung 60 als Zugangsöffnung für ein Montagewerkzeug ausgebildet.
  • Während des Vorgangs des Zusammenfügens werden die abstehenden Kontaktteile 16 (4) an dem Interconnect 12 mittels eines Ausrichtungs-Verbondungswerkzeugs mit den Bond-Pads 22 an dem Chip 14 ausgerichtet. Gleichzeitig wird ein Montagewerkzeug verwendet, um die Brückenklemme 48 an der Hauptplatine 10 zu sichern.
  • In der nun zu erläuternden 3A ist eine alternative Ausführungsform der Hauptplatine 10A gezeigt. Gemäß der alternativen Ausführungsform der Hauptplatine 10A ist das Interconnect 12A in einer Basis 62 angeordnet, die an der Hauptplatine 10A gesichert ist. Das Interconnect 12A ist mittels eines Klebers in einer Ausnehmung 66 gesichert, die in der Basis 62 ausgebildet ist. Die Basis 62 ist mit elektrischen Kontaktstiften 64 versehen, die in entsprechende Löcher in der Hauptplatine 10A passen. Die Basis 62 ist derart ausgebildet, dass sich die Stifte 64 in elektrischer Verbindung mit den von dem Interconnect 12A ausgehenden Bond-Drähten 32 befinden.
  • Ferner ist die Hauptplatine 10A derart ausgebildet, dass sich die eingesteckten Stifte 64 in elektrischer Verbindung mit den an der Hauptplatine 10A vorgesehenen Leiterbahnen 34 befinden. Die Hauptplatine 10A gemäß der alternativen Ausführungsform funktioniert im Wesentlichen in der gleichen Weise wie die zuvor beschriebene Hauptplatine 10. Die Basis 32 ermöglicht das Befestigen des Kraftverteilungsmechanismus 42 an der Basis 62 statt an der Hauptplatine 10A.
  • In 5 ist eine weitere alternative Ausführungsform der Hauptplatine 10B gezeigt. Die Hauptplatine 10B weist eine einstückig an ihr ausgebildete Fassung 68 zum Rückhalten und Befestigen der Interconnects 12B auf. Jede Fassung 68 hat eine Umfangskonfiguration, die der Umfangskonfiguration der Interconnects 12B angepasst ist, jedoch etwas größer als diese ist. Jede Fassung 68 weist mehrere elektrische Clips 70 auf, die dazu vorgesehen sind, die Interconnects 12B zu sichern und eine elektrische Verbindung mit den an den Interconnect 12B angeordneten Leiterbahnen 28B herzustellen. Jede an den Interconnect 12B angeordnete Leiterbahn 28B weist einen zugehörigen elektrischen Clip 70 auf. Die elektrischen Clips 70 befinden sich in elektrischer Verbindung mit einem (nicht gezeigten) externen Konnektor, der dem bereits beschriebenen externen Konnektor 36 (1) für die Hauptplatine 10 äquivalent ist.
  • Die elektrischen Clips 70 bilden eine Alternative zu der bereits beschriebenen und in 2 gezeigten Drahtverbondungsanordnung für die Hauptplatine 10. Die elektrischen Clips 70 bestehen aus einem leitfähigen elastischen Material wie z.B. Metall. Die elektrischen Clips 70 dienen abgesehen von der Herstellung eines Strompfads dazu, die Interconnects 12B an die Hauptplatine 10B anzuklemmen. Die elektrischen Clips 70 sind in der durch den Richtungspfeil 72 angedeuteten Weise schwenkbar, um die Interconnects 12B freizugeben. Die elektrischen Clips 70 können durch Spritzguss einstückig mit der Hauptplatine 10B ausgebildet werden. Alternativ kann ein Laminierungsvorgang verwendet werden. Die Hauptplatine 10B ist zur Verwendung mit einem Kraftverteilungsmechanismus 42 (3) geeignet, wie bereits beschrieben wurde.
  • In den nun zu erläuternden 6, 6A und 7 ist eine weitere alternative Ausführungsform einer Hauptplatine 10C gezeigt. Gemäß der alternativen Ausführungsform sind an einem Interconnect 12C Mikrovorsprungs-Kontaktteile 16C für die Hauptplatine 10C ausgebildet. Die Mikrovorsprungs-Kontakt-Technologie wird für das automatische Band-Verbonden (TAB) verwendet. Mikrovorsprungs-Kontaktteile sind im Handel von Nitto Denko America Inc. erhältlich und werden unter dem Markenzeichen ASMATTM vertrieben. Mikrovorsprungs-Kontaktteile sind im Handel ferner von Packard-Hughes Interconnect, Irvine, California, erhältlich und werden unter dem Markenzeichen Gold DotTM vertrieben. Das U.S.-Patent Nr. 5,072,289 von Sugimoto et al. beschreibt ein Verfahren zum Ausbilden von Mikrovorsprungs-Kontaktteilen. Anstelle einer Verwendung zur Herstellung einer dauerhaften Verbindung werden die Mikrovorsprungs-Kontaktteile 16C in dem vorliegenden Fall gemäß 7 zur Bildung einer nichtverbondeten vorübergehenden elektrischen Verbindung mit dem Chip 14 verwendet.
  • Die Mikrovorsprungs-Interconnects 12C weisen ein Isoliersubstrat aus einem starren Material wie z.B. Silicium oder Keramik auf. Ein nichtleitender und elektrisch isolierender Film 74 (z.B. Polyimid) ist mittels eines Klebers 76 (7) an dem Interconnect 12C befestigt. An dem isolierenden Film 74 ist eine Metallfolie (z.B. Cu) befestigt. Die Folie ist derart gemustert und geätzt, dass Leiterbahnen 28C gebildet sind. Durch den Isolierfilm 74 hindurch sind Löcher geätzt, die einen Kontakt mit den Leiterbahnen 28C ermöglichen. Die Mikrovorsprungs-Kontaktteile 16C sind als Metall-Erhebungsteile (z.B. aus Ni, Au, Lötmaterial, Cu) ausgebildet, die sich in Kontakt mit den Leiterbahnen 28C befinden.
  • Die an den Mikrovorsprungs-Interconnects 12C angeordneten Leiterbahnen 28C sind den Leiterbahnen 28 äquivalent, die bereits im Zusammenhang mit dem Interconnect 12 (2) beschrieben wurden. Bei der in 6 gezeigten Ausführungsform nehmen die Leiterbahnen 28C die Stelle eines Teils der bereits beschriebenen Leiterbahnen 34 (2) an der Hauptplatine 10 ein. Es können Bond-Drähte 32 des bereits beschriebenen Typs oder ein automatisches Band-Verbonden verwendet werden, um die am Mikrovorsprungs-Interconnect 12C angeordneten Leiterbahnen 28C (7) mit den an der Hauptplatine 10C angeordneten Leiterbahnen 34 zu verbinden. Das automatische Band-Verbonden kann durch schmelzbare Kontakte erfolgen, die mittels Wärme, Druck oder Ultraschallenergie an passenden Verbindungspunkte angelötet oder anderweitig mit ihnen verbondet werden können. Es kann auch ein leitfähiger Kleber wie z.B. ein bezüglich der Z-Achse anisotroper Kleber verwendet werden, um eine elektrische Verbindung herzustellen.
  • Während der Verwendung der Hauptplatine 10C kann ein Kraftverteilungsmechanismus in der bereits beschriebenen Weise verwendet werden, um die Mikrovorsprungs-Kontaktteile 16C gegen die Bond-Pads 22 an dem Chip 14 vorzuspannen. Der Kleber 76 funktioniert als zusammendrückbares Teil, um eine Anpassungsfähigkeit und eine Aufnahme von Höhenvariationen zwischen den Bond-Pads 22 und den Mikrovorsprungs-Kontaktteilen 16C zu ermöglichen.
  • 6A zeigt eine Ausführungsform, bei welcher der Isolierfilm 74 um das Interconnect 12D gewickelt ist und mittels automatischer Band-Verbondung oder eines leitfähigen Klebers eine elektrische Verbindung zwischen dem Interconnect 12D und der Hauptplatine 10D bildet. Bei dieser Ausführungsform weist die Hauptplatine 10D (nicht gezeigte) Leiterbahnen auf, die den bereits zuvor im Zusammenhang mit der Hauptplatine 10 beschriebenen Leiterbahnen 34 (2) ähnlich sind. Es können Wärme und Druck verwendet werden, um an dem Isolierfilm 72 ausgebildete Mikrovorsprungs-Kontaktteile mit an der Hauptplatine 10D ausgebildeten Leiterbahnen zu verschmelzen. Zur Bildung eines elektrischen Wegs zwischen den Leiterbahnen an der Hauptplatine 10D und den Mikrovorsprungs-Kontaktteilen 16C können leitfähige Kleber wie z.B. bezüglich der Z-Achse anisotrope Kleber verwendet werden. Die Funktion der Hauptplatine 10D ist in Übrigen die gleiche wie bei der Hauptplatine 10C.
  • In der nun zu erläuternden 8 ist ein weiterer Aspekt der anfangs beschriebenen Hauptplatine 10 (1) gezeigt. Während der Herstellung von Known-Good-Chips (KGD) ist es erforderlich, jeden Chip zur Bestätigung seiner Funktionalität und Zuverlässigkeit zu testen. Zu einem Test auf volle Funktionalität und Zuverlässigkeit zählen das Burn-in- und das Geschwindigkeits-Testen. Ein Problem wird dadurch verursacht, dass die zum Burn-in-Testen verwendete Apparatur nicht geeignet für den Funktionalitäts- und Zuverlässigkeits-Test ist. Beispielsweise sind in den Burn-in-Öfen, die von Micron Systems Integration unter dem Markenzeichen AMBYX hergestellt werden, Burn-in-Platten enthalten, mit denen eine große Anzahl gepackter Chips gleichzeitig getestet werden kann. Die an den gepackten Chips angeordneten Leiter sind mit entsprechenden Konnektoren an der Burn-in-Platte verbunden oder in diese eingesteckt. Die Burn-in-Platten weisen ein Stromnetz auf, um eine vorübergehende elektrische Verbindung mit mehreren (z.B. 64) Chips gleichzeitig herzustellen. Somit werden in den Burn-in-Öfen "gemeinsame Ressourcen" zum Testen einer großen Anzahl von Chips verwendet. Die gleichen Ressourcen können jedoch aufgrund der Zeitvariablen, die durch die gegenseitige Verbindung mehrerer Chips eingeführt werden, nicht für das Testen von Geschwindigkeit und Funktionalität verwendet werden.
  • Die gemäß der Erfindung vorgesehene Hauptplatine 10 ist für das Testen von Geschwindigkeit und Funktionalität und auch für das Burn-in-Testen verwendbar. Die Hauptplatine 10 kann Interconnects 12 aufweisen, die in der beschriebenen Weise ausgebildet sind. Ferner weist die Hauptplatine 10 Verbindungs-Pads 78 auf, die durch die Punkte um jedes Interconnect 12 angedeutet sind. Die Verbindungs-Pads 78 ermöglichen ein separates Zugreifen auf jeden Chip unter Verwendung separater Pogo-Pin-Konnektoren, um den Chip auf Geschwindigkeit und Funktionalität zu testen. Pogo-Pin-Konnektoren werden hergestellt von Pogo Instruments, Inc., Kansas City, Kansas.
  • Für das Burn-in-Testen sind abnehmbare leitfähige Streifen 80 an der Hauptplatine 10 befestigt, um sämtliche Interconnects 12 auf der Hauptplatine 10 parallel miteinander zu verbinden. Eine derartige parallele Verbindungsanordnung kann für das Burn-in-Testen eines Chips mittels eines Burn-in-Ofens mit gemeinsamen Ressourcen verwendet werden. Somit kann die gleiche Hauptplatine 10 sowohl für das Testen auf volle Funktionalität als auch für das Burn-in-Testen verwendet werden.
  • Die nun zu erläuternde 9 zeigt eine weitere Hauptplatine 10E. Die Hauptplatine 10E ist so ausgelegt, dass an ihr mehrere Unterplatinen 82 befestigt werden können. Jede Unterplatine 82 weist mehrere Interconnects 12 auf, die wie bereits beschrieben mittels Drahtverbondung, elektrischer Clips oder Mikrovorsprungs-Kontaktteilen befestigt sind. Bei dieser Ausführungsform können die Unterplatinen 82 im Wesentlichen in der gleichen Weise wie die bereits beschriebene Hauptplatine 10 ausgebildet sein. Die Unterplatinen 82 sind jeweils mit einem elektrischen Konnektor 84 versehen, der in einen passenden Konnektor an der Hauptplatine 10E einsteckbar ist. Dadurch wird eine elektrische Verbindung zwischen den Unterplatinen 82 und der Hauptplatine 10E hergestellt.
  • Bei Verwendung der Anordnung aus Hauptplatine 10E und Unterplatinen 82 können mehrerer Chips auf eine Unterplatine 82 geladen und auf ihre volle Funktionalität getestet werden. Dann können mehrere Unterplatinen auf die Hauptplatine 10E geladen werden, damit ein Burn-in-Test mit einer standardgemäßen Burn-in-Apparatur durchgeführt werden kann.
  • Obwohl die Erfindung anhand bestimmter bevorzugter Ausführungsformen beschrieben worden ist, können – wie Fachleuten auf dem Gebiet ersichtlich sein wird – bestimmte Veränderungen und Modifikationen vorgenommen werden, ohne von dem durch die folgenden Ansprüche definierten Schutzbereich der Erfindung abzuweichen.

Claims (36)

  1. Verfahren zum Testen mehrerer ungepackter Halbleiterchips (14), mit folgenden Schritten: Bereitstellen mehrerer ungepackter Halbleiterchips (14); Bilden einer ersten Platine (10), Anordnen einer Anzahl von Interconnects (12) an der ersten Platine, wobei jedes Interconnect (12) Kontaktteile (16) zum Kontaktieren von Stellen (22) an einen jeweiligen Chip (14) aufweist; Zusammenplatzieren der Chips (14) und der Interconnects (12), um eine Baugruppe mit den Kontaktstellen (22) jeder Platine (14) zu bilden, die sich in zeitweiliger elektrischer Verbindung mit den Kontaktteilen (16) eines jeweiligen Interconnects (12) befindet; und Testen der Chips (14) mittels Anlegens von Signalen an die Chips durch die erste Platine (10), gekennzeichnet durch: Anschließen einer ersten Anzahl von Chips in paralleler Anordnung an der ersten Platine (10), und Durchführen eines Burn-in-Tests an der ersten Anzahl von Chips bei erhöhter Temperatur, und elektrisches Verbinden der Interconnects in paralleler Anordnung mittels Leiterstreifen, die abnehmbar an der ersten Platine (10) befestigt sind.
  2. Verfahren nach Anspruch 1, ferner mit dem elektrischen Isolieren jedes Chips (14) an der ersten Platine (10) und dem Durchführen eines Funktionalitätstests an dem elektrisch isolierten Chip (14).
  3. Verfahren nach Anspruch 1, ferner mit dem derartigen Ausbilden der Interconnects (12), dass diese Kontaktteile (16) mit aufragenden Silicium-Vorsprüngen aufweisen, die auf einem Siliciumsubstrat (20) ausgebildet sind und mit einem leitenden Material bedeckt sind.
  4. Verfahren nach Anspruch 1, bei dem die Interconnects (12) derart ausgebildet werden, dass sie ein Substrat, einen haftend an dem Substrat befestigten Isolierfilm (74) und an dem Isolierfilm (74) angeordnete Metall-Mikrovorsprüngen (16C) zum Bilden der Kontaktteile (16) aufweisen.
  5. Verfahren nach Anspruch 4, ferner mit dem Herstellen eines elektrischen Wegs zwischen den Mikrovorsprüngen (16C) und der ersten Platine (10) durch Bilden erster Leiterbahnen (28C) an dem Isolierfilm und zweiter Leiterbahnen (34) an der ersten Platine (10) und elektrisches Verbinden der ersten Leiterbahnen (28C) mit den zweiten Leiterbahnen (34) mittels automatischer Band-Verbondung.
  6. Verfahren nach Anspruch 4, ferner mit dem Herstellen eines elektrischen Wegs zwischen den Mikrovorsprüngen (16C) und der ersten Platine (10) durch Bilden erster Leiterbahnen (28C) an dem Isolierfilm und zweiter Leiterbahnen (34) an der ersten Platine (10) und elektrisches Verbinden der ersten Leiterbahnen (28C) mit den zweiten Leiterbahnen (34) mittels eines leitenden Klebers.
  7. Verfahren nach Anspruch 1, ferner mit dem Herstellen eines elektrischen Wegs zwischen den Interconnects (12) und der ersten Platine (10) durch Drahtverbondung an den Interconnects (12) ausgebildeter erster Leiterbahnen (28) mit an der ersten Platine (10) ausgebildeten zweiten Leiterbahnen (34).
  8. Verfahren nach Anspruch 1, ferner mit dem Positionieren der Interconnects (12) in jeweiligen Basen, die an der ersten Platine (10) befestigt sind.
  9. Verfahren nach Anspruch 1, ferner mit dem Herstellen eines elektrischen Wegs an der ersten Platine (10) zu einem externen elektrischen Konnektor (36), wobei sich die an den Interconnects (12) angeordneten Kontaktteile (16) in elektrischer Verbindung mit den leitenden Weg (34) befinden.
  10. Verfahren nach Anspruch 9, ferner mit dem Drahtverbonden (32) der Kontaktteile (16) mit dem leitenden Weg (34) zwecks Herstellens einer elektrischen Verbindung.
  11. Verfahren nach Anspruch 9, ferner mit dem Verbinden der Kontaktteile (16) mit dem leitenden Weg mittels eines elektrischen Clips (70).
  12. Verfahren nach Anspruch 1, ferner mit: dem Ausbilden mehrerer Kraftverteilungsmechanismen (42) zum Befestigen jedes Chips (14) an einem entsprechenden Interconnect (12); und dem Zusammenfügen der Anzahl von Chips (14), Interconnects (12) und Kraftverteilungsmechanismen (42), wobei die an den Interconnects (12) angeordneten Kontaktteile (16) die an dem Chip (14) angeordneten Kontaktstellen kontaktieren, um eine zeitweilige elektrische Verbindung zwischen diesen zu bilden.
  13. Verfahren nach Anspruch 12, ferner mit dem derartigen Ausbilden jedes Kraftverteilungsmechanismus (42), der einem jeden der Interconnects (12) zugeordnet ist, dass dieser eine an der ersten Platine (10) befestigbare Brückenklemme (48) und eine Feder (46) zum Vorspannen eines der Chips (14) aufweist.
  14. Verfahren nach Anspruch 1, ferner mit dem Ausbilden jedes Interconnects (12) mit abstehenden Kontaktteilen (16) auf einem Siliciumsubstrat.
  15. Verfahren nach Anspruch 1, ferner mit dem Ausbilden jedes Interconnects (12) derart, dass dieses ein Substrat, einen klebend an dem Substrat befestigten Isolierfilm (74), an dem Isolierfilm (74) ausgebildete Mikrovorsprungs-Kontaktteile (16C) und Leiterbahnen (28C) aufweist, die sich in elektrischer Verbindung mit den Kontaktteilen (16C) befinden.
  16. Verfahren nach Anspruch 1, mit folgenden Schritten: Duplizieren der Baugruppe zur Bildung mehrerer Baugruppen (82); Bereitstellen einer zweiten Platine (10E); Anordnen der Baugruppen (82) an der zweiten Platine (10E); Bilden eines leitenden Wegs zwischen den an den Interconnects (12) jeder Baugruppe (82) befindlichen Kontaktteilen (16) und dem an der zweiten Platine (10E) befindlichen externen Konnektor; und Testen des Chips (14) durch Zuführen elektrischer Signale zu dem Chip (14) durch die zweite Platine (10E).
  17. Verfahren nach Anspruch 16, ferner mit dem Ausbilden der Kontaktteile (16) derart, dass diese abstehende Siliciumvorsprünge aufweisen, die mit einem leitenden Material (26) bedeckt sind.
  18. Verfahren nach Anspruch 16, ferner mit dem Herstellen eines elektrischen Wegs zwischen den Interconnects (12) und den ersten Platinen (10) durch Drahtverbondung an den Interconnects (12) ausgebildeter Leiterbahnen (28) mit an den ersten Platinen (10) ausgebildeten Leiterbahnen (34).
  19. Verfahren nach Anspruch 16, ferner mit dem Ausbilden der an den Interconnects (12) angeordneten Kontaktteile (16) derart, dass diese Metall-Mikrovorsprünge (16C) aufweisen, die an einem Isolierfilm (74) angeordnet sind.
  20. Verfahren nach Anspruch 19, ferner mit dem Verbinden der Mikrovorsprünge (16C) mit an der ersten Platine (10) ausgebildeten Leiterbahnen (34) mittels automatischer Band-Verbondung.
  21. Verfahren nach Anspruch 16, ferner mit dem Durchführen eines vollen Funktionalitätstests an dem Chip (14) mittels der Vorrichtungen (82).
  22. Verfahren nach Anspruch 16 oder 21, ferner mit dem Durchführen eines Burn-in-Tests an dem Chip (14) mittels der zweiten Platine (10E).
  23. Verfahren nach Anspruch 16, ferner mit dem Vorspannen der Chips (14) gegen ihre jeweiligen Interconnects mittels eines Kraftverteilungsmechanismus, der eine an einer jeweiligen ersten Platine (10) befestigte Brückenklemme (48) und eine Feder (46) zum Ausüben einer vorbestimmten Vorspannkraft aufweist.
  24. Verfahren nach Anspruch 1, ferner mit dem Vorspannen der Chips (14) und der Interconnects (12) zueinander hin, um die vorübergehende elektrische Verbindung herzustellen.
  25. Verfahren nach Anspruch 24, bei dem das Vorspannen durchgeführt wird, indem mehrere Kraftverteilungsmechanismen (42) an der ersten Platine (10) befestigt werden, wobei ein Chip (14) und sein jeweiliges Interconnect (12) zwischen einem Kraftverteilungsmechanismus (42) und der ersten Platine (10) angeordnet wird.
  26. Vorrichtung zum Testen mehrerer ungepackter Halbleiterchips (14), mit: einer ersten Platine (10) mit einem externen elektrischen Konnektor (36); mehreren Interconnects (12), die an der ersten Platine (10) angeordnet sind, wobei jedes Interconnect (12) mehrere Kontaktteile (16) zum Kontaktieren von Kontaktstellen (22) an einen jeweiligen Chip (14) aufweist, wobei sich die Kontaktteile (16) in elektrischer Verbindung mit einem auf der ersten Platine (10) ausgebildeten leitenden Weg zu dem externen elektrischen Konnektor (36) befinden; und mehreren Kraftverteilungsmechanismen (42) zum Vorspannen jedes Chips (14) zu einem jeweiligen Interconnect (12) hin, wobei die an den Interconnects (12) angeordneten Kontaktteile (16) die an dem Chip (14) angeordneten Kontaktstellen (22) zwecks Herstellung einer zeitweiligen elektrischen Verbindung zwischen diesen kontaktieren, um den Chip (14) mittels der ersten Platine (10) zu testen, wobei die erste Platine (10), die mehreren Interconnects (12) und die mehreren Kraftverteilungsmechanismen (42) eine erste Baugruppe bilden, gekennzeichnet durch abnehmbar an der ersten Platine (10) befestigte Leiterstreifen (80) zum parallelen elektrischen Verbinden der Interconnects (12).
  27. Vorrichtung nach Anspruch 26, bei dem die an den Interconnects (12) angeordneten Kontaktteile (16) abstehende Siliciumvorsprünge (16) aufweisen, die an einem Siliciumsubstrat (20) ausgebildet sind und mit einem leitenden Material (26) bedeckt sind.
  28. Vorrichtung nach Anspruch 26, bei dem jedes Interconnect (12) ein Substrat, einen haftend an dem Substrat befestigten Isolierfilm (74) und an dem Isolierfilm (74) angeordnete Metall-Mikrovorsprünge (16C) zum Bilden der Kontaktteile (16) aufweist.
  29. Vorrichtung nach Anspruch 28, ferner mit an dem Isolierfilm (74) angeordneten Leiterbahnen (28C), die mit dem an der ersten Platine (10) angeordneten leitenden Weg mittels automatischer Band-Verbondung verbunden sind.
  30. Vorrichtung nach Anspruch 28, ferner mit an dem Isolierfilm (74) angeordneten Leiterbahnen (28C), die mit dem an der ersten Platine (10) angeordneten leitenden Weg mittels eines leitenden Klebers verbunden sind.
  31. Vorrichtung nach Anspruch 26, ferner mit Leiterbahnen (28), die an den Interconnects (12) ausgebildet sind und mit dem an der ersten Platine (10) angeordneten leitenden Weg drahtverbondet (32) sind.
  32. Vorrichtung nach Anspruch 26, bei der die Interconnects (12) Basen aufweisen, die an der ersten Platine (10) befestigt sind.
  33. Vorrichtung nach Anspruch 26, bei der der Kraftverteilungsmechanismus (42) eine Feder (46) aufweist, um einen jeweiligen Chip (14) und ein Interconnect (12) mit einer vorbestimmten Vorspannkraft vorzuspannen.
  34. Vorrichtung nach Anspruch 33, bei der der Kraftverteilungsmechanismus (42) eine Druckplatte (44) zum gleichmäßigen Verteilen der Vorspannkraft über den Chip (14) hinweg aufweist.
  35. Vorrichtung nach Anspruch 26, bei der die erste Platine (10) Fassungen (68) aufweist und die Interconnects (12) mittels elektrischer Clips (70) in den Fassungen (68) rückgehalten sind.
  36. Vorrichtung nach Anspruch 26, ferner mit: einer zweiten Platine (10E) mit einem externen elektrischen Haupt-Konnektor; mehreren zweiten Baugruppen, wobei jede zweite Baugruppe mit der ersten Baugruppe strukturell identisch ist, wobei die Baugruppen abnehmbar mit der zweiten Platine (10E) verbunden sind und einen leitenden Weg aufweisen, der sich in elektrischer Verbindung mit dem externen elektrischen Haupt-Konnektor befindet; und wobei sich die Kontaktteile (16) jeder Baugruppe in elektrischer Verbindung mit dem an der Baugruppe ausgebildeten leitenden Weg und dem an der zweiten Platine (10E) ausgebildeten externen elektrischen Haupt-Konnektor befinden.
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