DE69327374T2

DE69327374T2 - Datenverarbeitungsgerät mit verbessertem Datendurchfluss

Info

Publication number: DE69327374T2
Application number: DE69327374T
Authority: DE
Inventors: Nobuo Higaki; Toshimichi Matsuzaki
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1992-09-16
Filing date: 1993-09-15
Publication date: 2000-05-11
Anticipated expiration: 2013-09-16
Also published as: TW224524B; KR940007669A; JPH0696008A; EP0588607A1; KR970006644B1; US5481679A; JP3226055B2; EP0588607B1; DE69327374D1

Description

HINTERGRUND DER ERFINDUNG

(1) Fachgebiet der Erfindung

Diese Erfindung betrifft eine Datenverarbeitungsvorrichtung mit einer CPU, einem Speicher zum Speichern von Befehlen, einem Speicher zum Speichern von Daten, und Peripheriegeräten einschließlich beispielsweise einer Direkt-Speicherzugriffssteuerung (direct memory access controller DMAC).

(2) Beschreibung des relevanten Standes der Technik

Bei der Verbesserung der Mikroelektronik-Technologie wurden Datenverarbeitungs- Vorrichtungen vorherrschend, bei denen CPU, Speicher und ihre Peripherie-Geräte auf ein Chip gepackt sind.
Allgemein wird eine solche Datenverarbeitungs-Vorrichtung so aufgebaut, daß der gesamte Prozessorkern, die internen ROM und RAM zum jeweiligen Speichern von Befehlen und Daten und interne Peripherie-Geräte auf einem Einzelchip angebracht sind.
Fig. 1 zeigt den Aufbau der Datenverarbeitungs-Vorrichtung als ein erstes Beispiel des betroffenen Standes der Technik. Die Datenverarbeitungs-Vorrichtung ist aus einem Befehlsdekodierer 1001 zum Dekodieren von Befehlskodes zum Steuern von Vorgängen jeder Einheit, einer Programmzähler-(PC)-Einheit 1002 zum Berechnen der als nächstes auszuführenden Befehlsadressen, einer Datenwegeinheit 1003 zum Ausführen von arithmetischen Berechnungen beispielsweise durch eine arithmetisch/logische Einheit, einem internen ROM 1004 zum Speichern von Befehlen, einem internen RAM 1005 zum Speichern von Daten, internen Peripherie-Geräten 1006 einschließlich DMAC und Zeitgeber und einer Bus-Schnittstelleneinheit 1007 zum Steuern der Datenübertragung zwischen den Einheiten 1001-1003, die als der Prozessorkern bezeichnet werden, und den Einheiten 1004-1006, die als die chipeigenen Ressourcen bezeichnet werden, zusammengesetzt.
Die Bus-Schnittstelleneinheit 1007 besitzt einen Befehls-Abrufpuffer 1011, einen Befehls-Adreßpuffer 1012, einen Operanden-Adreßpuffer 1013, einen Ladepuffer 1014 und einen Speicherpuffer 1015 zum zeitweiligen Speichern von Befehlskodes, Befehlsadressen, Operanden-Adressen, durch die Datenwegeinheit 1003 geladenen Daten bzw. durch die Einheit 1003 geladenen Daten. Die Bus-Schnittstelleneinheit besitzt weiter eine externe Bus-Schnittstellen-(I/F-) Einheit 1016 zum Steuern der Datenübertragung zu oder von externen Adreß/Daten-Busen und eine Bus-Steuereinheit 1017 zum Steuern dieser Puffer und zum Ausgeben von Steuersignalen an die jeweiligen Schaltungen interner ROM 1004, interner RAM 1005, interne Peripherie-Geräte 1006 und die externen Adreß/Daten-Buse.
Die vorstehend beschriebene Datenverarbeitungs-Vorrichtung wird wie folgt betrieben:
Zum Übertragen von Befehlen oder Daten werden der Prozessorkern und die chipeigenen Ressourcen durch einen einzelnen Adreßbus und einen einzelnen Datenbus verbunden. Das kann beim Buszugriff Konkurrenz verursachen, so daß zum Vermeiden von Buskonflikten die Bus-Steuereinheit 1017 den Buszugriff beispielsweise dadurch vermittelt, daß sie z. B. jeweils einem Gerät gegenüber dem anderen Vorrang verleiht.
Fig. 2 zeigt den Aufbau einer Datenverarbeitungs-Vorrichtung als ein zweites Beispiel des betroffenen Standes der Technik. Der Aufbau ist der gleiche wie der beim ersten in Fig. 1 gezeigten Beispiel, bis auf die folgenden Aspekte.
Um Buskonflikte zu vermeiden, die zwischen dem Abrufen von Befehlen und dem Laden/Speichern von Daten verursacht werden können, sind Befehls-Daten/Adreß-Puffer 1111/1112 durch ein Paar exklusiver Adreß/Daten-Buse direkt mit dem internen ROM 1004 verbunden, während ein Operanden-Adreßpuffer 1013, ein Lastpuffer 1014 und ein Speicherpuffer 1014 zusammen ein Paar gemeinsamer interner Adreß/Daten-Buse zur Verbindung mit dem internen RAM 1105, mit Peripherie-Geräten 1106 und mit einer externen Bus-I/F-(Schnittstellen)-Einheit 1016 benutzen.
Dieser Aufbau des zweiten Beispiels ermöglicht gleichzeitig Abrufen eines Befehls und Zugriff zu Daten. Beispielsweise kann ein Befehl von dem internen ROM 1104 zu dem Befehlsdekodierer 1101 abgerufen werden, während von der Datenwegeinheit 1103 zu dem internen RAM 1105 auf Daten zugegriffen wird.
Das Dokument mit dem Titel "The Motorola D&P 96002 IEEE floating-point digital signal processor" von Kloker u. a., International Conference on Acoustics Speech and Signal Processing, Bd. 4, Mai 1989, Glasgow, Schottland, zeigt einen DSP. Dieser Signalprozessor hat fünf interne Datenbuse. Die Verbindung zwischen den internen Busen ist über einen internen Datenschalter ohne Latenzzeit-Hinzufügung möglich, siehe Seite 2481, linke Spalte, zweiter Absatz.
Diese Datenverarbeitungs-Vorrichtungen haben jedoch jeweils folgende Probleme:
Bei dem ersten Beispiel verhindert zu kleiner Datendurchsatz in den Busen im Vergleich zu der Datenverarbeitungs-Kapazität des Prozessorkerns eine Verbesserung des Verhaltens der Datenverarbeitungs-Vorrichtung. Während beispielsweise der Datenbus mit Abrufen eines Befehlskodes von dem internen ROM 1004 zu dem Befehlsdekodierer 1001 beschäftigt ist, kann nicht auf den internen RAM 1005 oder die Peripherie-Geräte 1006 zugegriffen werden. Während der Datenbus zum Laden/Speichern von Daten von/zum internen RAM 1005 beschäftigt ist, kann der interne ROM 1004 gleichfalls keinen Befehlskode abrufen.
Weiter wird die Ladekapazität der Adreß/Daten-Buse durch eine große Zahl von Hardware-Ressourcen erhöht, die damit verbunden sind. Das verursacht eine Wellenform-Verzerrung, die eine Verbesserung der Taktfrequenz verhindert.
Bei dem zweiten Beispiel muß andererseits die Datenwegeinheit 1103, die Operandendaten (z. B. zum Ausführen eines Befehls benutzte Konstantdaten) nicht direkt vom internen ROM 1104 lesen kann, diese Operandendaten von dem Befehlsdekodierer 1101 über einen ROM-Datenübertragungsbus empfangen. Das verursacht für das Verhalten der Datenverarbeitungs-Vorrichtung eine beträchtliche Verschlechterung.

ZUSAMMENFASSUNG DER ERFINDUNG

Ein erstes Ziel dieser Erfindung ist es, eine verbesserte Datenverarbeitungs-Vorrichtung mit hohem Datendurchsatz und hoher Taktfrequenz zu schaffen.
Ein zweites Ziel dieser Erfindung ist es, eine verbesserte Datenverarbeitungs-Vorrichtung zu schaffen, die weiter den Vorteil des leichten Ersetzens interner Peripherie- Schaltungen durch andere Schaltungen mit einer von den internen Peripherie-Schaltungen unterschiedlichen Funktion zu schaffen.
Das erste Ziel kann erreicht werden durch eine folgende Datenverarbeitungsvorrichtung, die mit einer Befehlsspeichereinheit, einer Befehlsvorbereitungseinheit, einer Befehlsausführungseinheit und einer Datenspeichereinheit versehen ist. Die Datenverarbeitungs-Vorrichtung umfaßt: einen ersten Bus zum Verbinden der Befehlsspeichereinheit mit der Befehlsvorbereitungseinheit; einen zweiten Bus zum Verbinden der Befehlsausführungseinheit mit der Datenspeichereinheit; ein erstes Schaltermittel, um wahlweise den ersten und den zweiten Bus elektrisch miteinander zu verbinden bzw. voneinander zu trennen; und ein Steuergerät zum Steuern des Betriebs des ersten Schalters in Reaktion auf Betriebsvorgänge der Befehlsvorbereitungseinheit und der Befehlsausführungseinheit.
Der erste Bus kann einen ersten mBit-Adreßbus und einen ersten nBit-Datenbus enthalten (wobei m und n ganze Zahlen sind). Der zweite Bus kann einen zweiten mBit- Adreßbus und einen zweiten nBit-Datenbus enthalten. Der erste Schalter kann einen ersten mBit-Bussendeempfänger zum bidirektionalen Verbinden des ersten und zweiten Adreßbus miteinander bzw. zum Trennen des ersten und zweiten Adreßbus voneinander, und einen zweiten nBit-Busendeempfänger zum bidirektionalen Verbinden des ersten und des zweiten Datenbus und zum Trennen derselben voneinander enthalten.
Das eben erwähnte Steuergerät kann ein Erfassungsgerät enthalten, um zu erfassen: eine erste Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu der Befehlsspeichereinheit bezeichnet, eine zweite Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu der Datenspeichereinheit bezeichnet, eine dritte Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu der Befehlsspeichereinheit bezeichnet, und eine vierte Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu der Datenspeichereinheit bezeichnet; und kann weiter ein Bussteuermittel enthalten, um zum Anschließen des ersten Schaltermittels zu steuern, wenn eine der ersten oder zweiten Anforderungen erfaßt wird, und zum Abtrennen des ersten Schaltermittels, wenn die dritte oder die vierte Anforderung erfaßt wird.
Das Erfassungsgerät kann umfassen: eine erste Dekodierschaltung zum Dekodieren einer von der Befehlsvorbereitungseinheit durch den ersten Adreßbus eingegebenen Adresse, wobei die dekodierte Adresse als die dritte Anforderung angesehen wird, wenn die dekodierte Adresse für die Befehlsspeichereinheit gilt, und als die zweite Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt; und eine zweite Dekodierschaltung zum Dekodieren einer von der Befehlsausführungseinheit durch den zweiten Adreßbus eingegebenen Adresse, wobei die dekodierte Adresse als die erste Anforderung angesehen wird, wenn die dekodierte Adresse für die Befehlsspeichereinheit gilt, und als die vierte Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt.
Der zweite nBit-Bus-Sendeempfänger kann so aufgebaut sein, daß Leitungen, die jeden solchen Datenbus bis zum rten-Bit (1 ≤ r ≤ n - 1) entsprechend zusammensetzen, unabhängig von den anderen Leitungen, die dem (n-r)ten Bit entsprechen, angeschlossen und getrennt werden können.
Das Steuermittel kann umfassen: ein Richtungserfassungsgerät, um als eine vorgegebene Richtung einen Eingang eines Signals zu erfassen, das bezeichnet, daß das (n-r)te Bit des als nächstes auszulesenden n-Bit-Befehls Daten entspricht, und
ein erstes Schaltersteuermittel zum Steuern des zweiten Bus-Sendeempfängers zum Trennen der rBit-Leitungen und zum Anschließen der (n-r)Bit-Leitungen in Reaktion auf das Erfassen der vorgegebenen Richtung.
Dabei kann der Wert n gleich 16 und der Wert r gleich 8 sein.
Die Datenverarbeitungs-Vorrichtung kann weiter umfassen:
einen dritten Bus zum Verbinden einer oder mehrerer Peripherie-Schaltungen damit;
und einen zweiten Schalter zum wahlweisen elektrischen Verbinden bzw. Trennen des zweiten und des dritten Bus. Das Steuergerät steuert den Betrieb des zweiten Schalters in Abhängigkeit von Betätigungen der Befehlsvorbereitungseinheit und der Befehlsausführungseinheit.
Die Datenverarbeitungs-Vorrichtung kann weiter umfassen:
einen dritten Schalter zum wahlweisen elektrischen Verbinden bzw. Trennen des zweiten Bus mit bzw. von einem externen Bus. Der externe Bus enthält einen externen Adreßbus und einen externen Datenbus und schließt externe Schaltungen und/oder ein I/O-Gerät an. Das Steuergerät steuert den Betrieb des dritten Schalters in Reaktion auf Betätigungen der Befehlsvorbereitungseinheit und der Befehlsausführungseinheit.
Gemäß der wie vorher erwähnt aufgebauten Datenverarbeitungs-Vorrichtung steuert das Steuergerät Anschließ/Trenn-Betätigungen des ersten Schalters.
Wenn der erste Schalter nicht angeschlossen ist, kann die Befehlsvorbereitungseinheit nur auf die Befehlsspeichereinheit zugreifen, und die Befehlsausführungseinheit kann nur auf die Datenspeichereinheit zugreifen. Zusätzlich kann auf beide gleichlaufend zugegriffen werden. Wenn andererseits der Schalter angeschlossen ist, kann die Befehlsvorbereitungseinheit auf die Datenspeichereinheit zugreifen, und die Befehlsausführungseinheit kann auf die Befehlsspeichereinheit zugreifen. So kann ein gleichzeitiger Zugriff den Datendurchsatz der Buse verbessern, während die Bustrennung die Ladekapazität verringern kann, wodurch die Wellenformverzerrung vermindert wird. Das führt zu einer Erhöhung der Taktfrequenz, und so zu einer Verbesserung des Verhaltens der Datenverarbeitungs-Vorrichtung.
Das zweite Ziel kann durch eine Datenverarbeitungs-Vorrichtung erreicht werden, bei der, wenn ein externes Signal zum Trennen interner Hardware-Ressourcen eingegeben wird, das Steuergerät den ersten, den zweiten und den dritten Schalter so steuert, daß die externen Schaltungen und/oder das I/O-Gerät durch den externen Bus und den dritten Schalter auf die Befehlsspeichereinheit, die Datenspeichereinheit und die Peripherie- Schaltungen zugreifen können.
Das Steuergerät kann weiter ein Sperranforderungs-Erfassungsgerät zum Erfassen einer Sperranforderung zum Sperren der Verwendung der peripheren Schaltungen umfassen, welche Anforderung durch die externen Schaltungen und/oder das I/O-Gerät ge stellt werden.
Das Bus-Steuergerät sperrt den Zugriff zu den peripheren Schaltungen, wenn die Sperranforderung erfaßt wird.
Mit der Datenverarbeitungs-Vorrichtung, die die zusätzliche eben erwähnte Funktion aufweist, wird durch Hinzufügen eines kleinen Hardware-Zusatzes die Anpassung der externen DMAC verbessert und das Prüfen der internen Ressourcen vereinfacht. Zusätzlich können interne Peripherie-Geräte durch externe Peripherie-Geräte ersetzt werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Diese und andere Ziele, Vorteile und Merkmale der Erfindung werden aus der nachfolgenden Beschreibung derselben in Verbindung mit den beigefügten Zeichnungen erkennbar, welche eine besondere Ausführungsform der Erfindung darstellen. In den Zeichnungen zeigt:
Fig. 1 den Aufbau der Datenverarbeitungs-Vorrichtung nach einem ersten Ausführungsbeispiel des Standes der Technik.
Fig. 2 den Aufbau der Datenverarbeitungs-Vorrichtung eines zweiten Beispiels des Standes der Technik.
Fig. 3 ein Blockschaltbild, das den Aufbau der Datenverarbeitungs-Vorrichtung einer ersten Ausführungsform dieser Erfindung darstellt.
Fig. 4 ein Blockschaltbild, das den Aufbau der Bus-Steuereinheit nach Fig. 3 zeigt.
Fig. 5 ein Beispiel der Adreßraum-Entscheidungsschaltung der Bus-Steuereinheit nach Fig. 4.
Fig. 6 ein Beispiel des Bus-Zuteilers der Bus-Steuereinrichtung nach Fig. 4.
Fig. 7 ein Beispiel der Busstatus-Übergangsschaltung der Bus-Steuerschaltung nach Fig. 4.
Fig. 8 ein Beispiel der Bussteuersignal-Erzeugerschaltung der Bus-Steuereinheit nach Fig. 4.
Fig. 9 ein Beispiel der Bussschaltsteuersignal-Erzeugerschaltung der Bus-Steuereinheit nach Fig. 4.
Fig. 10 ein Beispiel der Bustrennanforderungs-Erfassungsschaltung der Bus-Steuereinheit nach Fig. 4.
Fig. 11 ein Beispiel der Peripheriezugriff-Sperranforderungs-Erfassungsschaltung der Bus-Steuereinheit nach Fig. 4.
Fig. 12 ein Beispiel der Speicherkarte, welche die Zuordnung des Speicherraums gemäß der ersten Ausführungsform dieser Erfindung darstellt.
Fig. 13 eine spezifische Schaltung eines Busschalters zum Verbinden oder Trennen des internen ROM-Adreßbus mit bzw. von dem internen RAM-Adreßbus gemäß der Ausführungsform.
Fig. 14 eine spezifische Schaltung eines Busschalters zum Verbinden oder Trennen des internen ROM-Datenbus mit/von dem internen RAM-Datenbus gemäß der Ausführungsform.
Fig. 15 eine spezifische Schaltung eines Busschalters zum Verbinden oder Trennen des internen RAM-Adreßbus mit/von dem Peripherie-Adreßbus gemäß der Ausführungsform.
Fig. 16 eine spezifische Schaltung eines Busschalters zum Verbinden oder Trennen des internen RAM-Datenbus mit/von dem Peripherie-Datenbus gemäß der Ausführungsform.
Fig. 17 eine spezifische Schaltung eines Busschalters zum Verbinden oder Trennen des internen RAM-Adreßbus mit/von dem externen Adreßbus gemäß der Ausführungsform.
Fig. 18 eine spezifische Schaltung eines Busschalters zum Verbinden oder Trennen des internen RAM-Datenbus mit/von dem externen Datenbus gemäß der Ausführungsform.
Fig. 19 eine Liste, die eine Bit-Zuordnung des Bus-Statussignals gemäß der Ausführungsform zeigt.
Fig. 20 ein Zeitablaufdiagramm, das die Zeitgabe eines Befehlsabrufes gemäß der Ausführungsform abbildet.
Fig. 21 ein Zeitablaufdiagramm, das die Zeitgabe für Daten-Laden oder -Speichern gemäß der Ausführungsform zeigt.
Fig. 22 ein Zeitablaufdiagramm, das die Zeitgabe für Daten-Laden oder -Speichern bei internen Peripheriegeräten gemäß der Ausführungsform zeigt.
Fig. 23 ein Zeitablaufdiagramm, das die Zeitgabe abbildet, in der ein Befehlsabruf von dem internen ROM und Laden von dem internen RAM gleichzeitig gemäß einer ersten Ausführungsform dieser Erfindung ausgeführt wird.
Fig. 24 ein Zeitablaufdiagramm, das die Zeitgabe abbildet, mit der ein Befehlsabruf von dem internen RAM und ein Laden von dem internen ROM gemäß einer ersten Ausführungsform dieser Erfindung gleichzeitig ausgeführt werden.
Fig. 25 ein Zeitablaufdiagramm, das die Zeitgabe abbildet, wenn ein externer 8-Bit- Bus mit der externen Schnittstelleneinheit gemäß einer zweiten Ausführungsform dieser Erfindung verbunden wird.
Fig. 26 ein Zeitablaufdiagramm, das die Zeitgabe von Datenzugriff abbildet, wenn die externe Busschnittstelleneinheit in Einheiten eines Bytes gemäß einer dritten Ausführungsform dieser Erfindung gesteuert wird.
Fig. 27 ein Zeitablaufdiagramm, das die Zeitgabe von Datenzugriff von einer externen Schaltung abbildet, wenn die internen Buse gemäß dieser Ausführungsform getrennt werden.
Fig. 28 ein Zeitablaufdiagramm, das die Zeitgabe von Datenladen von einer externen Schaltung statt den internen Peripherie-Geräten gemäß der Ausführungsform zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGEN

< Ausführungsform 1 >

Eine Datenverarbeitungs-Vorrichtung gemäß dieser Ausführungsform wird nachfolgend mit Bezug auf Fig. 3-24 beschrieben.
In Klammern ist nach jedem Signal die Abkürzungsform des in diesen Zeichnungen erscheinenden Signals angegeben, und der Anfangsbuchstabe "N" der Form steht dabei für "negativ" und bedeutet, daß das Signal aktiv tief ist. In eckigen Klammern steht nach jedem Signal eine Bitposition des Signals; beispielsweise bezeichnet [15 : 0] die Bits 15-0. In Fig. 3, welche den Aufbau der erfindungsgemäßen Datenverarbeitungs- Vorrichtung zeigt, dekodiert ein Befehlsdekodierer 101 Befehle und gibt Steuersignale an eine PC-Einheit 102 und eine Datenwegeinheit 103 aus, wobei diese drei Einheiten als der Prozessorkern bezeichnet werden.
Die PC-Einheit 102 berechnet in dem Befehlsdekodierer 101 zu dekodierende Befehlsadressen und greift damit auf ein internes ROM 104 zu.
Die Datenwegeinheit 103 führt arithmetische oder andere Vorgänge (Betriebsabläufe) in Reaktion auf Steuersignale aus, die durch den Befehlsdekodierer 101 ausgegeben werden, und greift auf das interne ROM 104 und ein internes RAM 105 zu.
Das interne ROM 104 speichert Programme, die aus Befehlskodes zusammengesetzt sind und auf es wird durch die PC-Einheit 102 oder die Datenwegeinheit 103 zugegriffen. Ein Datenbus und ein Adreßbus, die mit dem internen ROM 104 verbunden sind, werden jeweils als DROMBUS bzw. AROMBUS bezeichnet.
Das interne RAM 105 speichert Daten, und auf es wird hauptsächlich durch die Datenwegeinheit 103 zugegriffen. Ein Datenbus und ein Adreßbus, die mit dem internen RAM 105 verbunden sind, werden als DRAMBUS bzw. ARAMBUS bezeichnet.
Interne Peripherie-Geräte 106 können eine DMAC oder einen Zeitgeber enthalten.
Ein Datenbus und ein Adreßbus, die mit den internen Peripherie-Geräten 106 verbunden sind, werden als der DPERIBUS bzw. APERIBUS bezeichnet.
Eine Bus-Schnittstelleneinheit 107 schafft die Schnittstelle zwischen dem Prozessorkern und den chipeigenen Ressourcen mittels der Adreß/Daten-Buse.
Diese Bus-Schnittstelleneinheit 107 besteht aus den folgenden Einheiten 111-120:
Der Befehls-Abrufpuffer 111 speichert zeitweilig abgerufene Befehle (IFD).
Der Befehls-Adreßpuffer 112 speichert zeitweilig abzurufende Befehlsadressen (IA).
Der Operanden-Adreßpuffer 113 speichert zeitweilig zu ladende oder zu speichernde Operanden-Adressen (OA).
Der Ladepuffer 114 speichert zeitweilig zu der Datenwegeinheit 103 zu ladende Daten (LDD).
Der Speicherpuffer 115 speichert zeitweilig Daten (STD), die von der Datenwegeinheit 103 ausgegeben werden.
Die externe Bus-I/F-Einheit 116 bildet Schnittstellen zwischen den internen Adreß/- Daten-Busen zu den externen Adreß/Daten-Busen.
Der erste Busschalter 117 verbindet oder trennt den AROMBUS und den ARAMBUS wie auch den DROMBUS und den DRAMBUS.
Fig. 13 zeigt eine spezifische Schaltung des ersten Busschalters 117 zum Steuern der Verbindung des AROMBUS mit dem ARAMBUS und Fig. 14 zeigt eine bestimmte Schaltung zum Steuern der Verbindung des DROMBUS mit dem DRAMBUS.
In Fig. 13 steuern die bidirektionalen Ein-Bit Leitungssendeempfänger 1315-1300 Adressen entsprechend einem Steuersignal NAROAM, welches das Ansteuern von Adressen von dem AROMBUS angibt, oder einem Steuersignal NARAOM, das die Ansteuer-adresse von dem ARAMBUS zu dem AROMBUS angibt. Jeder dieser sechzehn Sendeempfänger hat den gleichen Aufbau, mit Ausnahme ihrer Bitposition.
Der Leitungssendeempfänger 1315 besteht aus vier Leitungspuffern 1315a-1315d. Wenn NAROAM behauptet ist, steuert der Leitungspuffer 1315b das über den Leitungspuffer 1315a eingegebene Bit 15 von dem AROMBUS[15] zu dem ARAMBUS[15]. Wenn der NARAOM behauptet ist, steuert der Leitungspuffer 1315d das über den Leitungspuffer 1315c eingegebene Bit 15 an dem ARAMBUS[15] zu dem AROMBUS[15]. Die anderen Leitungssendeempfänger 1314-1300 arbeiten in der gleichen Weise.
In Fig. 14 steuert die bidirektionalen Ein-Bit Leitungssendeempfänger 1415-1400 Daten entsprechend Steuersignalen NDROAMU und NDRAOM, die das Ansteuern von Daten von dem DROMBUS zu dem DRAMBUS angeben, oder entsprechend je einem Steuersignal NDRAOMU und NDRAOM, die das Ansteuern von Daten von dem DRAMBUS zu dem DROMBUS angeben. Jeder dieser sechzehn Sendeempfänger hat, mit Ausnahme seiner Bits, den gleichen Aufbau.
Der Leitungssendeempfänger 1415 besteht aus vier Leitungspuffern 1415a-1415d. Wenn NDROAMU behauptet ist, treibt der Leitungspuffer 1415b das über den Leitungspuffer 1415a eingegebene Bit 15 an dem DROMBUS[15] an den DRAMBUS[15]. Wenn NDRAOM behauptet ist, treibt der Leitungspuffer 1415d das über den Leitungspuffer 1415c eingegebene Bit 15 von dem DRAMBUS[15] zu dem DROMBUS[15]. Die anderen Leitungssendeempfänger 1414-1400 arbeiten in der gleichen Weise.
Der zweite Busschalter 118 verbindet oder trennt den DRAMBUS mit/von dem DPERIBUS, wie auch den ARAMBUS mit/von dem APERIBUS.
Fig. 15 zeigt eine spezifische Schaltung des zweiten Busschalters 118 zum Steuern der Verbindung von ARAMBUS mit APERIBUS, und Fig. 16 zeigt eine spezifische Schaltung zum Steuern der Verbindung des DRAMBUS mit dem DPERIBUS. In der Schaltung der Fig. 15 treiben Ein-Bit = Leitungstreiber 1515-1500 Adressen von dem ARAMBUS zu dem APERIBUS. Jeder dieser sechzehn Treiber hat den gleichen Aufbau mit Ausnahme ihrer Bitpositionen.
Der Leitungstreiber 1515 besteht aus zwei Leitungspuffern 1515a-1515b. Der Leitungspuffer 1515b treibt das über den Leitungspuffer 1515a eingegebene Bit 15 von dem ARAMBUS[15] zu dem APERIBUS[15]. Die anderen Leitungstreiber 1514-1500 arbeiten in der gleichen Weise.
In Fig. 16 treiben die bidirektionalen Ein-Bit-Leitungssendeempfänger 1615-1600 Adressen entsprechend einem Steuersignal NDRAPER an, das das Treiben von Daten von dem DRAMBUS zu dem DPERIBUS angibt, oder entsprechend einem Steuersignal NDPERAM, das das Treiben von Daten von dem DPERIBUS zu dem DRAMBUS angibt. Jeder dieser sechzehn Sendeempfänger besitzt; bis auf seine Bits, den gleichen Aufbau.
Der Leitungssendeempfänger 1615 besteht aus vier Leitungspuffern 1615a-1615d.
Wenn der NDRAPER behauptet ist, steuert der Leitungspuffer 1615b das über den Leitungspuffer 17615a eingegebene Bit 15 vom DRAMBUS [15] zum DPERIBUS [15].
Wenn der NDPERAM behauptet ist, treibt der Leitungspuffer 1615d das über den Leitungspuffer eingegebene 1615c Bit 15 von dem DPERIBUS [15] zu dem DRAMBUS [15]. Die anderen Leitungssendeempfänger 1614-1600 arbeiten in der gleichen Weise.
Die Bussteuereinheit 120 steuert das Einspeichern in die Puffer 111-115, den Zugriff zu den chipeigenen Ressourcen und den externen Busen, wie auch die Verbin dungs/Trennungs-Betätigungen der externen Bus-Schnittstelleneinheit 116 und der ersten/zweiten Schalter 117/118.
Ein detaillierterer Aufbau der Bussteuereinheit 120 ist in dem Schaltbild der Fig. 4 gezeigt.
In dem Schaltbild dekodiert eine Adreßraum-Entscheidungsschaltung 201 eine von der PC-Einheit 102 eingegebene Befehlsadresse, eine Operanden-Adresse von der Datenwegeinheit 103 und eine Adresse von der externen Bus-Schnittstelleneinheit 116, ARAMBUS oder APERIBUS. Die Schaltung 201 behauptet dann mindestens eines der Adreßraum-Identifizierungssignale, welche angeben, auf welche Einheit der chipeigenen oder chipfremden Ressourcen zugegriffen wird.
Eine Adreßaufzeichung der Ausführung ist in Fig. 12 gezeigt. Bei dieser Ausführung besitzen alle Adreß/Daten-Buse 16Bit-Längen. Wie in der Karte gezeigt, ist der gesamte 64kByte-Adreßraum in 32kByte (0000H-7FFFH), 24kByte (8000H-DFFFH), 4kByte- (E000H-EFFFH) und 4kByte (F000H-FFFFH) unterteilt, die jeweils dem internen ROM 104, einem (nicht gezeigten) externen Speicher, dem internen RAM 105 und den internen Peripherie-Geräten 106 zugeordnet sind.
Eine spezifische Schaltung der Adreßraum-Entscheidungsschaltung 201 ist in Fig. 5 gezeigt.
Glieder 501-505 dekodieren eine Befehlsadresse aufgrund ihrer 4Bit hoher Ordnung (IA[15 : 11]), um sie mit dem Raum in der Aufzeichnung nach Fig. 12 zu identifizieren.
Signalspeicher 506-509 geben die Ergebnisse der Glieder 501-505 jeweils als IROM1, IROM2, IRAM1, IPERI1, IEXT1 und IEXT2 aus, die Adreßraum-Identifizierungssignale sind, durch Synchronisation mit einem Taktsignal CK1. Alle diese Signale bezeichnen Zugriff von der PC-Einheit 102: die in unterschiedlicher Zeitgabe voneinander zu behauptenden IROM1 und IROM2 bezeichnen Zugriff zu dem internen ROM 104. Die IRAM1 und IPER1 bezeichnen Zugriff zu dem internen RAM 105 bzw. den internen Peripherie-Geräten 106. Die IEXT1 und IEXT2, die in voneinander unterschiedlicher Zeitgabe zu behaupten sind, bezeichnen Zugriff zum externen Speicher.
Die Glieder 511-515 dekodieren eine Operanden-Adresse aufgrund ihrer 4 Bit hoher Ordnung (OA[15 : 11]), um sie mit dem Raum in der Aufzeichnung nach Fig. 12 zu identifizieren.
Signalspeicher 516-519 geben die Ergebnisse der Glieder 511-515 als DROM1, DRAM1, DPERI1, DEXT1 und DEXT2 aus, die Adreßraum-Identifizierungssignale sind, durch Synchronisation mit einem Taktsignal CK1. Diese Signale bezeichnen alle Zugriff von der Datenwegeinheit 103; die Signale DROM1, DRAM1 und DPERI1 bezeichnen Zugriff zu dem internen ROM 104, internen RAM 105 bzw. internen Peripherie-Geräten 106. Die Signale DEXT1 und DEXT2, die in unterschiedlicher Zeitgabe voneinander zu behaupten sind, bezeichnen Zugriff zum externen Speicher.
Signalspeicher 521-524 speichern die 4 Bit hoher Ordnung einer Adresse, die beispielsweise über die externe Bus-Schnittstelleneinheit 116 und den ARAMBUS von der (nicht gezeigten) externen DMAC eingegeben sind, unter Steuerung durch ein Adreß- Übergabesignal (NDMAAS), das von der externen DMAC über ein NICHT-Glied 520 eingegeben wird.
Die Glieder 525-530 dekodieren die 4 Bit hoher Ordnung (ARAMBUS[15 : 11]) einer von den Signalspeichern 521-524 ausgegebenen Adresse, um sie mit dem Raum in der Aufzeichnung nach Fig. 12 zu identifizieren, wenn entweder ein Schreibfreigabe-Signal (NDMAWE) oder ein Lesefreigabe-Signal (NDMARE) behauptet wird.
Signalspeicher 531-534 geben die Ergebnisse der Glieder 511-515 als EROM1, ERAM1, EPERI1 und EEXT1 aus, die Adreßraum-Identifizierungssignale sind, durch Synchronisieren mit dem Taktsignal CK1. Die Signale EROM1, ERAM1, EPERI1, EEXT1 bezeichnen Zugriff von der externen DMAC jeweils zu dem internen ROM 104, internen RAM 105, internen Peripherie-Geräten 106 bzw. zu dem externen Speicher.
Ein Bus-Zuteiler (Arbiter) 202 arbeitet, wenn ein Befehlabruf-Anforderungssignal (IFREQ) von der PC-Einheit eingegeben wird und auch ein Lade-Anforderungssignal (Operanden-Abruf-Anforderungssignal) (OFREQ) und ein Speicher- Anforderungssignal (STREQ) von der Datenwegeinheit 103 eingegeben wird. Dann behauptet der Bus- Zuteiler 202, wenn nur eines dieser drei Steuersignale behauptet wird, ein oder mehrere Zugriff-Startsignale: IFSTRT und IFACK; OFSTRT bzw. STSTRT. Wenn IFREQ und ein anderes Anforderungssignal zum gleichen Zeitpunkt behauptet werden, was einen Buskonflikt verursacht, entscheidet der Bus-Zuteiler 202 den Konflikt und behauptet entsprechend den behaupteten Anforderungssignalen einzeln oder gleichzeitig, aufgrund der zugeteilten Ergebnisse. Die erwähnten Signale IFSTRT, OFSTRT, STSTRT und IFACK bezeichnen einen Start einer Befehlsabholung, einen Start eines Operandendaten- Ladens, einen Start eines Operandendaten-Speicherns bzw. eine Quittierung einer Befehlsabruf-Anforderung:
Eine spezifische Schaltung des Bus-Zuteilers 202 ist in Fig. 6 gezeigt. Der Bus-Zuteiler 202 besteht aus Gliedern und einem Signalspeicher wie folgt:
Glieder 601 und 602 beurteilen in Abhängigkeit von dem Eingang der Signale IROM2, OA[15], OFREQ und STREQ, ob der Befehlsdekodierer 101 und die PC-Einheit 102 einen Befehlsabruf zu einem anderen gerät als dem internen ROM 104 anfordern, oder ob die Datenwegeinheit 103 Datenladung/Speicherung zu dem internen RAM 105 anfordert, und sperren in Abhängigkeit von den beurteilten Ergebnissen das NOR-Glied 604 beim Ausgeben des IFSTRT.
Die Glieder 603 und 604 behaupten dann IFSTRT, wenn das IFREQ und die durch die Glieder 601 und 602 beurteilten Ergebnisse eingegeben sind und die Ergebnisse sich als negativ erwiesen haben, und falls IFREQ behauptet wird. Wenn andererseits die Ergebnisse sich als positiv erweisen, behaupten die Glieder 603 und 604 IFSTRT nicht, bis der Datenlade/Speicher-Vorgang vorbei ist, auch wenn IFREQ behauptet ist.
Ein Signalspeicher 605 gibt das IFSTRT durch Synchronisieren mit einem Taktsignal CK1 als IFACK aus.
Ein Glied 606 behauptet das Signal OFSTRT, wenn OFREQ eingegeben und behauptet ist.
Schließlich behauptet ein Glied 607 STSTRT, wenn STREQ eingegeben und behauptet ist.
Eine Busstatus-Übergangsschaltung 203 steuert Buszugriff in Reaktion auf die von dem Bus-Zuteiler 202 eingegebenen Zugriff-Startsignale (IFSTRT, OFSTRT, STSTRT), die Adreßraum-Identifizierungssignale (IEXT2, DEXT2) von der Adreßraum = Entscheidungsschaltung 201, und auf DATWD und BUS8BIT von der Datenwegeinheit 103. Das Signal DATWD bezeichnet ein 16Bit-Wort, und BUS8BIT ist ein Modus, der nur für die 8 Bits hoher Ordnung (D[15 : 8]) eines externen Datenbus (D[15 : 0]) wirksam ist. Die Schaltung 203 gibt dann ein 4Bit-Signal BUSST[3 : 0] aus, das einen Busstatus bezeichnet. Bei dieser Ausführung wird BUS8BIT negiert.
Fig. 19 zeigt eine Liste von Bus-Stati (Zuständen), die in BUSST[3 : 0] gezeigt sind. Wie in der Liste gezeigt, werden acht aus sechzehn Kombinationen zugeordnet und die anderen acht Kombinationen bleiben zurückgestellt (reserviert).
Jedes Bit stellt hauptsächlich das folgende dar:
Wenn BUSST[0] eine 1 ist, wird das erste Byte eines 16Bit-Befehls oder von 16Bit- Daten übertragen, und wenn es eine 0 ist, wird ein zweites Byte des 16Bit-Befehls oder der Daten oder eines 16-Bit-Wortes übertragen. Wenn BUSST[1] eine 1 ist, werden Operanden-Daten übertragen, und sonst keine Operanden-Daten übertragen. Wenn BUSST[2] eine 1 ist, wird ein Befehl übertragen, und sonst kein Befehl übertragen. Wenn BUSST[3] eine 1 ist, wird der Bus von der externen DMAC getrennt, und sonst ist der Bus durch eine interne Komponente besetzt.
Eine spezifische Schaltung der Busstatus-Übergangsschaltung 203 ist in Fig. 7 gezeigt. Die Schaltung 203 besteht aus Signalspeichern und Gliedern wie folgt:
Signalspeicher 701-704 speichern die Signale BUSST[3]-BUSST[0] synchron mit dem Taktsignal CK1 und geben sie aus.
Die Signalspeicher 713-715 speichern ein Busstatus-Signal BUSST[2 : 0] synchron mit dem Taktsignal CK2.
Die Glieder 705-712, die eine Kombinationsschaltung bilden, empfangen die Zugriffs-Startsignale (IFSTRT, OFSTRT, STSTRT), die Adreßraum-Identifizierungssignale (IEXT2, DEXT2), die Zugriffsgröße-Bezeichnungssignale (IFWD, DATWD, BUS8BIT), das Bustrenn-Anforderungssignal (BUSREL) und die in den Signalspeichern 713-715 gespeicherten Inhalte. Busstati werden in Reaktion auf diese Signale bestimmt und an die Signalspeicher 701-704 ausgegeben.
Eine Bussteuersignal-Erzeugungsschaltung 204 erkennt ein Subjekt und ein Objekt eines Zugriffs aufgrund der Adreßraum-Identifizierungssignale (EROM1, IROM1, DROM1, ERAM1, DRAM1, EPERI1, IPERI1, DPERI1, EEXT1, IEXT1, DEXT1), die von der Adreßraum-Identifizierungs- oder Entscheidungsschaltung 201 eingegeben werden, die Zugriffs-Startsignale (IFSTRT, OFSTRT, STSTRT) von dem Bus-Zuteiler 202, die Busstatus-Signale (BUSST[3 : 1]) von der Busstatus-Übergangsschaltung 203, externe Signale (NDMARE, NDMAWE, NDMAWD) und ein Peripheriezugriff-Sperrsignal (IOINH) von der externen DMAC. Die Schaltung 204 gibt dann mindestens eines der nachfolgenden Bussteuersignale aus, um Zugriff in Reaktion auf die Entscheidungsresultate auszuführen. Die Bussteuersignale sind: ROM-Bus-Steuersignale (NROMAS, NROMRE, NROMWE, NROMWD), RAM-Bus-Steuersignale (NRAMA, NRAMRE, NRAMWE, NRAMWD), Peripher-Bus-Steuersignale (NPERIAS, NPERIRE, NPERIWE, NPERIWD) und Extern-Bus-Steuersignale (NEXTAS, NEXTRE, NEXTWE, NEXDTWE). Die letzten zwei Zeichen AS, RE, WE und WD von diesen Signalen bezeichnen jeweils, daß das Signal ein Adreßübergabesignal, ein Lesefreigabe-Signal, ein Schreibfreigabe-Signal bzw. ein Signal ist, das aussagt, daß seine Adresse die Länge eines Wortes (16 Bit) besitzt.
Eine spezifische Schaltung der Bussteuersignal-Erzeugungsschaltung 204 ist in Fig. 8 gezeigt. Die Schaltung 204 besteht aus dem folgenden:
Glieder 801, 802 und ein Signalspeicher 803 wirken zusammen, um Zugriffgröße aufgrund von NDMAWD, IFWD, DATWD und BUSST[3 : 1] zu finden, und die Ergebnisse werden synchron mit dem Taktsignal CK1 durch den Ausgang Q des Signalspeichers 803 ausgegeben. Ausgangssignal 0 bzw. 1 geben jeweils Wortzugriff und Byte-Zugriff an.
Glieder 804-805 und 807-808 und Signalspeicher 806 und 809 wirken zum Unterscheiden zwischen Lesen und Schreiben zusammen, aufgrund von NDMAWE, STSTRT, NDMARE, IFSTRT und OFSTRT. Die Ergebnisse werden synchron mit dem Taktsignal CK1 durch die Ausgänge Q der Signalspeicher 806 bzw. 809 ausgegeben. Der Ausgang "1" des Signalspeichers 806 bezeichnet Schreiben, während der Ausgang "1" des Signalspeichers 809 Lesen bezeichnet, und beide können gleichzeitig ausgegeben werden.
Ein Glied 810 und ein Signalspeicher 811 wirken zusammen, um zu erfassen, ob externer Zugriff zu den internen Peripherie-Geräten 106 gesperrt ist oder nicht. Insbesondere gibt, wenn IOINH behauptet ist, der Signalspeicher 811 ein Signal synchron zu dem Taktsignal CK1 aus, das besagt, daß Zugriff gesperrt ist. Der Ausgang Q gibt zum Bezeichnen der Sperrung ein Ausgangssignal "1" aus.

(Steuern von Zugriff zum internen ROM 104)

Die folgenden Einheiten 812-817 wirken zum Erzeugen eines Signals zusammen, das Zugriff zu dem internen ROM 104 steuert:
Das UND-ODER-Glied 812 erfaßt Zugriff zu dem internen ROM 104 aufgrund von EROM1, IROM1, DROM1 und BUSST[3 : 1]. Der Signalspeicher 813 gibt die erfaßten Ergebnisse synchron mit dem Taktsignal CK1 durch seinen Ausgang Q aus.
In Reaktion auf die Ergebnisse des UND-ODER-Gliedes 812 gibt das NAND-Glied 814 ein Adreßübergabe-Signal (NROMAS) in der Zeitgabe des Taktsignals CK1 aus.
Beim Empfang des Ausgangssignals vom Signalspeicher 813 gibt das NAND-Glied 815 ein Lesefreigabe-Signal (NROMRE) in der Zeitgabe des Taktsignals CK2 aus, vorausgesetzt, daß der Ausgang des Signalspeichers 809 Lesen bezeichnet:
In der gleichen Weise gibt das NAND-Glied 816 beim Empfang des Ausgangssignals des Signalspeichers 813 ein Schreibfreigabe-Signal (NROMWE) in der Zeitgabe des Taktsignals CK2 aus, vorausgesetzt, daß der Ausgang Q des Signalspeichers 806 Schreiben bezeichnet.
Das aus zwei NICHT-Gliedern bestehende Pufferglied 817 empfängt ein Zugriffsgrößen bezeichnendes Signal von dem Signalspeicher 803 und gibt es als NROMWD aus.

(Steuern des Zugriffs zum internen RAM 105)

Die folgenden Einheiten 818-823 wirken zusammen zum Erzeugen eines den Zugriff zum internen RAM 105 steuernden Signals:
Das UND-ODER-Glied 818 erfaßt den Zugriff zu dem internen RAM 105 aufgrund von ERAM1, IRAM1, DRAM1 und BUSST[3 : 1]. Der Signalspeicher 819 gibt die erfaßten Ergebnisse synchron mit dem Taktsignal CK1 durch seinen Ausgang Q aus.
In Reaktion auf die Ergebnisse des UND-ODER-Glieds 818 gibt das NAND-Glied 820 ein Adreßübergabe-Signal (NRAMAS) in der Zeitgabe des Taktsignals CK1 aus.
Beim Empfang des Ausgangs vom Signalspeicher 819 gibt das NAND-Glied 821 ein Lesefreigabe-Signal (NRAMRE) in der Zeitgabe des Taktsignals CK2 aus, vorausgesetzt, daß der Ausgang Q des Signalspeichers 809 Lesen bezeichnet.
In der gleichen Weise gibt das NAND-Glied 822 nach Empfang des Ausgangs des Signalspeichers 819 ein Schreibfreigabe-Signal (NRAMWE) in der Zeitgabe des Taktsignals CK2 aus, vorausgesetzt, der Ausgang Q des Signalspeichers 806 bezeichnet Schreiben.
Das aus zweit NICHT-Gliedern bestehende Pufferglied 823 empfängt ein die Zugriffgröße bezeichnendes Signal von dem Signalspeicher 803 und gibt es als NRAMWD aus.

(Steuern von Zugriff zu den internen Peripherie-Geräten 106)

Die folgenden Einheiten 824-832 wirken zusammen zum Erzeugen eines den Zugriff zu den internen Peripherie-Geräten 106 steuernden Signals:
Das UND-ODER-Glied 824 erfaßt den Zugriff zu den internen Peripherie-Geräten 106 aufgrund von EPERI1, IPERI1, DPERI1 und BUSST[3 : 1]. Der Signalspeicher 825 gibt die erfaßten Ergebnisse synchron zu dem Taktsignal CK1 durch seinen Ausgang Q aus.
In Reaktion auf die Ergebnisse des UND-ODER-Gliedes 824 gibt das UND-Glied 826 ein Adreßübergabe-Signal (NPERIAS) durch das NICHT-Glied 827 in der Zeitgabe des Taktsignals CK1 aus.
Nach Empfang des Ausgangs des Signalspeichers 825 gibt das UND-Glied 828 ein Lesefreigabe-Signal (NPERIRE) durch das NICHT-Glied 829 in der Zeitgabe des Taktsignals CK2 aus, vorausgesetzt, daß der Ausgang Q des Signalspeichers 809 Lesen bezeichnet.
In der gleichen Weise gibt nach Empfang des Ausgangs des Signalspeichers 825 das UND-Glied 830 ein Schreibfreigabe-Signal (NPERIWE) durch das NICHT-Glied 831 in der Zeitgabe des Taktsignals CK2 aus, vorausgesetzt, daß der Ausgang Q des Signalspeichers 806 Schreiben bezeichnet.
Das aus zwei NICHT-Gliedern bestehende Pufferglied 832 empfängt ein die Zugriffsgröße bezeichnendes Signal von dem Signalspeicher 803 und gibt es als NPERIWD aus.

(Steuern externen Zugriffs durch die externe Bus-Schnittstelleneinheit 116)

Die folgenden Einheiten 833-838 wirken zur Erzeugung eines Signalsteuerungszugriffs zu einer externen Schaltung durch die externe Bus-Schnittstelleneinheit (I/F- Einheit) 116 zusammen:
Das UND-ODER-Glied 833 erfaßt Zugriff zu einer externen Schaltung aufgrund von EEXT1, IEXT1, DEXT1 und BUSST[3 : 1]. Der Signalspeicher 834 gibt die erfaßten Ergebnisse synchron mit dem Taktsignal CK1 durch seinen Ausgang Q aus.
In Reaktion auf die Ergebnisse des UND-ODER-Glieds 833 gibt das UND-NOR- Glied 835 ein Adreßübergabe-Signal (NEXTAS) in der Zeitgabe des Taktsignals CK1 aus.
Mit Empfang der Ausgabe des Signalspeichers 834 gibt das UND-NOR-Glied 836 ein Lesefreigabe-Signal (NEXTRE) in der Zeitgabe des Taktsignals CK2 aus, vorausgesetzt, der Ausgang Q des Signalspeichers 809 bezeichnet Lesen.
In der gleichen Weise gibt beim Empfang des Ausgangs des Signalspeichers 834 das UND-NOR-Glied 834 ein Schreibfreigabe-Signal (NEXTWE) in der Zeitgabe des Taktsignals CK2 aus, vorausgesetzt, der Ausgang Q des Signalspeichers 806 bezeichnet Schreiben.
Wenn der Ausgang Q des Signalspeichers 811 Zugriff zu den internen Peripherie- Geräten 106 sperrt, falls die Peripherie-Steuersignale (NPERIAS, NPERIRE, NPERIWE) behauptet sind, behaupten die UND-NOR-Glieder 835-837 die externen Bus-Steuersignale (NEXTAS, NEXTRE, NEXTWE) gleichlaufend mit den entsprechenden Peripherie- Steuersignalen in Reaktion auf den Ausgang der entsprechenden UND-Glieder 826, 828 und 830.
Das aus zwei NICHT-Gliedern bestehende Pufferglied 838 empfängt ein die Zugriffsgröße bezeichnendes Signal von dem Signalspeicher 803 und gibt es als NEXTWD aus. Eine Bus-Schaltsteuersignal-Erzeugungsschaltung 205 empfängt Adreßraum-Identifizierungssignale (DROM1, EROM1, DPERI1, EPERI1, IROM1), Busstatus-Signale (BUSST[3 : 1]), eine Byte-zu-Byte-Verbindung zwischen dem DROMBUS und dem DRAMBUS richtende Signale (DFU, DFL), von der externen DMAC zu sendende Steuer signale (NDMARE, NDMAWE), die Zugriffs-Startsignale (STSTRT, OFSTRT) und das Signal
IOINH, das das Sperren des Betriebs der internen Peripherie-Geräte 106 angibt. Die Schaltung 205 erzeugt dann Busschalt-Steuersignale, um so den ersten und den zweiten Busschalter 117 und 118 entsprechend den empfangenen Signalen zu steuern. Bei dieser Ausführung sind die DFU, DFL und IOINH auf niedrigen Pegeln fixiert und werden nie behauptet.
Eine spezifische Schaltung der Busschalt-Steuersignal-Erzeugungsschaltung 205 ist in Fig. 9 gezeigt.
Glieder 901-905 bilden eine Schaltung, die NAROAM und NARAOM erzeugt, welche Steueradreßbus-Verbindungs/Trennungs-Vorgänge des ersten Busschalters 117 und Adreßströmungs-Richtungen steuern, aufgrund der Adreßraum-Identifizierungssignale (DROM1, EROM1, IROM1) und der Busstatus-Signale (BUSST[3 : 1]).
NAROAM steuert Adressenfluß von dem AROMBUS zu dem ARAMBUS und wird durch das NAND-Glied 902 behauptet, wenn das NAND-Glied 902 erfaßt, daß Befehlsabruf zu anderen Geräten als dem internen ROM 104 ausgeführt wird (IROM = 0 und BUSST[2 : 1] = 10).
NARAOM steuert den Adressenfluß von dem ARAMBUS zu dem AROMBUS und wird durch das NOR-Glied 905 behauptet, falls das NOR-Glied 905 erfaßt, daß nur Operanden-Abruf zu dem internen ROM 104 ausgeführt wird (DROM1 = 0 und BUSST[2 : 1] = 01), oder wenn das UND-Glied 903 erfaßt, daß der Zugriff von der externen DMAC zu dem internen ROM 104 ausgeführt wird, falls der Bus sich in einem abgetrennten Zustand befindet (EROM1 = 1 und BUSST[3 : 1] = 1).
Die Glieder 906-915 bilden eine Schaltung, welche NDROAMU, NDROAML und NDRAOM erzeugt, die die Datenbus-Verbindungs/Trennungs-Vorgänge von dem ersten Busschalter 117 und Datenfluß-Richtungen steuern, aufgrund von IROM1, DFU, DFL, NDMARE, NDMAWE und den Busstatus-Signalen (BUSST[3 : 1]).
NDROAMU steuert zur Übertragung von Daten von den Byte hoher Ordnung des DROMBUS zu dem Byte hoher Ordnung des DRAMBUS. NDROAMU wird durch das NOR-Glied 907b behauptet, wenn das UND-Glied 903 die vorher erwähnten DROM1 = 1 und BUSST[2 : 1] = 01 erfaßt, wenn die UND-Glieder 906 und 907a erfassen, daß DFU behauptet ist und nur Befehlsabruf zu dem internen ROM 104 ausgeführt wird (IROM1 = 0, BUSST[2 : 1] = 1 und DFU = 1), oder wenn das UND-Glied 910 erfaßt, daß Datenladen von der externen DMAC zu dem internen ROM 104 ausgeführt wird (EROM1 = 1, der Ausgang Q des Signalspeichers 909 ist eins und BUSST[3] = 1).
NDROAML steuert zum Übertragen von Daten von dem Byte niedriger Ordnung des DROMBUS zu dem Byte niedriger Ordnung des DRAMBUS. NDROAML wird durch das NOR-Glied 911b behauptet, wenn das UND-Glied 903 die vorher erwähnten DROM1 = 1 und BUSST[2 : 1] = 01 erfaßt, wenn die UND-Glieder 906 und 911 erfassen, daß DFL behauptet ist und nur Befehlsabruf zu dem internen ROM 104 durchgeführt wird (IROM1 = 0, BUSST[2 : 1] = 10 und DFL = 1), oder wenn das UND-Glied 910 erfaßt, daß Datenladen von der externen DMAC zu dem internen ROM 104 ausgeführt wird (EROM1 = 1, der Ausgang Q des Signalspeichers 909 ist eins und BUSST[3] = 1.
NDRAOM steuert die Übertragung von Daten von dem DRAMBUS zu dem DROMBUS. NDRAOM wird durch das NOR-Glied 915 behauptet, wenn das UND-Glied 902 die vorher erwähnten IROM1 = 1 und BUSST[2 : 1] = 10 erfaßt, oder wenn das UND- Glied 914 erfaßt, daß Datenspeicherung von der externen DMAC zu dem internen ROM 104 durchgeführt wird (EROM1 = 1, der Ausgang Q des Signalspeichers 913 ist eins und BUSST[3] = 1).
Die Glieder 916-924 bilden eine Schaltung, die NDRAPER und NDPERAM erzeugt, welche Datenbus-Verbindungs/Trennungs-Vorgänge des zweiten Busschalters 118 und Datenfluß-Richtungen aufgrund von STSTRT, OFSTRT, IOINH und Busstatus-Signalen (BUSST[3 : 1]) steuern.
NDRAPER steuert zur Übertragung von Daten von dem DRAMBUS zu dem XDPERIBUS. NDRAPER wird durch das NOR-Glied 918 behauptet, wenn das UND-Glied 914 erfaßt, daß EROM1 = 1, der Ausgang Q des Signalspeichers 913 eine 1 ist und BUSST[3 : 1] = 1, wie vorher erwähnt, oder wenn das UND-Glied 917 erfaßt, daß die Datenwegeinheit 103 begonnen hat, Operanden-Daten zu den internen Peripherie-Geräten 106 zu speichern (DPERI1 = 1, der Ausgang Q des Signalspeichers 916 ist eins und BUSST[1] = 1).
NDPERAM steuert zum Übertragen von Daten von dem DPERIBUS zu dem DRAMBUS. NDPERAM wird durch das ODER-NAND-Glied 924 behauptet, falls nicht Zugriff zu den internen Peripherie-Geräten 106 gesperrt wird, und wenn das UND-Glied 910 erfaßt, daß EROM1 = 1, der Ausgang Q des Signalspeichers 909 eine 1 ist und das vorher erwähnte BUSST[3] = 1, wenn das UND-Glied 920 erfaßt, daß die Datenwegeinheit 103 mit dem Laden von Operanden-Daten zu den internen Peripherie-Geräten 106 begonnen hat (DPERI1 = 1, der Ausgang Q des Signalspeichers 919 ist eins und BUSST[1] = 1), oder wenn das UND-Glied 921 erfaßt, daß nur Befehl von der PC-Einheit 102 zu den internen Peripherie-Geräten 106 übertragen wird (IPERI1 = 1 und BUSST[1] = 1).
Eine Bus-Trennanforderungs-Erfassungsschaltung 206 erfaßt ein Signal NRELREQ, das Lösen dieser internen Buse anfordert: AROMBUS[15 : 0], DROMBUS[15 : 0], DRAMBUS [15 : 0], ARAMBUS[15 : 0], APERIBUS[15 : 0], DPERIBUS[15 : 0], so daß externe Schaltungen zu internen Hardware-Ressourcen zugreifen können. Die Schaltung 206 gibt ein Signal BUSREL aus, das Bustrennen anleitet.
Eine bestimmte Schaltung der Bustrennungs-Anforderungs-Erfassungsschaltung 206 ist in Fig. 10 gezeigt. Von einer externen Schaltung ausgegebenes NRELREQ wird in den Signalspeicher 1002 durch ein NICHT-Glied 1001 eingegeben und als ein BUSREL in Synchronisation mit dem Taktsignal CK2 ausgegeben. Wenn das von der Busstatus-Übergangsschaltung 203 eingegebene, den Bustrennstatus anzeigende BUSST[3] eine 1 wird, behauptet das NICHT-Glied 1003 ein Steuersignal NRELACK, welches zum Quittieren der von einer externen Schaltung ausgegebenen Bustrenn- Anforderung anweist.
Eine Peripherzugriffs-Sperranforderungs-Erfassungsschaltung 207 erfaßt ein Signal NINHREQ, welches das Sperren der Verwendung der internen Peripherie-Geräte 106 anfordert, und gibt IOINH aus, das zum Sperren der Verwendung anleitet.
Eine spezifische Schaltung der peripheren Zugriffs-Sperranforderungs-Erfassungsschaltung 107 ist in Fig. 11 gezeigt. Wie in der Schaltung gezeigt, wird von einer externen Schaltung ausgegebener NINHREQ an den Signalspeicher 1102 durch das NICHT- Glied 1101 eingegeben und wird als IOINH synchron mit dem Taktsignal CK2 ausgegeben.
Fig. 17 zeigt eine spezifische Schaltung der externen Bus-Schnittstellen-(IF-)einheit 116 zum Steuern der Verbindungs/Trennungs-Vorgänge zwischen dem ARABUS und dem A-Bus, und Fig. 18 zeigt eine spezifische Schaltung zum Steuern von Verbindungs/- Trennungs-Vorgängen zwischen dem DRAMBUS und dem D-Bus.
In Fig. 17 steuern bidirektionale 1 Bit-Leitungssendeempfänger 1715-1700 Adressen entsprechend einem Steuersignal NRELACK, welches die Quittierung der Bustrennungs- Anforderung anzeigt. Jeder der fünfzehn Sendeempfänger 1715-1701 ist gleichartig aufgebaut, bis auf ihre Bitpositionen.
Der Leitungssendeempfänger 1715 besteht aus vier Leitungspuffern 1715a-1715d. Wenn NRELACK nicht behauptet wird, treibt der Leitungspuffer 1715b das durch den Leitungspuffer 1715a eingegebene Bit 15 vom ARAMBUS[15] zu dem A[15]. Wenn NRELACK behauptet ist, treibt der Leitungspuffer 1715d das durch den Zeilenpuffer 1715c eingegebene Bit 15 vom A[15] zu dem ARAMBUS[15]. Die anderen Leitungssendeempfänger 1714-1701 arbeiten in der gleichen Weise.
In einer aus Einheiten 1716-1719 zusammengesetzten Schaltung halten, wenn eine Breite des externen Datenbus 8 Bit beträgt und das erste Byte eines 16Bit-Befehls oder solcher Daten bei einem vorherigen Buszyklus (BUSST[0] = 1) übertragen wurde, die Signalspeicher den Wert (= 1), und der Wert (= 1) wird von dem UND-Glied 1719 in der Zeitgabe des Taktes CK1 in dem nächsten Zyklus ausgegeben.
Der Leitungssendeempfänger 1700 besteht aus einem NOR-Glied 1700a und drei Leitungspuffern 1700b-1700d. Wenn NRELACK nicht behauptet ist, steuert der Leitungspuffer 1715b das logische ODER zwischen dem ARAMBUS[O] und dem durch das NOR- Glied 1700a eingegebenen Ausgangssignal des UND-Gliedes 1719 zu dem A[0]. Wenn NRELACK behauptet ist, treibt der Leitungspuffer 1700d Bit 0 an dem A[0], das durch den Leitungspuffer 1700c eingegeben ist, zu dem ARAMBUS[0].
In Fig. 18 treiben bidirektionale Einbit-Leitungssendeempfänger 1815-1800 Daten zwischen dem DRAMBUS und dem D-Bus. Die Leitungssendeempfänger 1815-1808 treiben die Leitungen jedes Endes und sind mit den 8 Bit höherer Ordnung des DRAMBUS[15 : 8], den 8 Bit niederer Ordnung des DRAMBUS[7 : 0] und den 8 Bit höherer Ordnung des D[15 : 8] verbunden. Die anderen Leitungssendeempfänger 1807-1800 treiben die Leitungen an jedem Ende und sind mit den 8 Bit niederer Ordnung des DRAMBUS[7 : 0] und den 8 Bit niederer Ordnung des D[7 : 0] verbünden. Deshalb kann D[15 : 8] entweder mit dem DRAMBUS[15 : 8] oder dem DRAMBUS[7 : 0] verbunden sein.
Der Leitungssendeempfänger 1815 ist aus Gliedern 1815a-1815e zusammengesetzt. Das UND-NOR-Glied 1815 wählt entweder DRAMBUS[15] oder DRAMBUS[7]. Der Leitungspuffer 1815b gibt das gewählte Bit an D[15], wenn entweder NEXTWE oder NDMARE behauptet ist.
Der Leitungspuffer 1815d gibt ein durch den Puffer 1815c eingegebenes Bit von D[15] an DRAMBUS[15] aus, wenn entweder NEXTRE oder NDMAWE behauptet ist. Der Leitungspuffer 1815e gibt ein durch den Puffer 1815c eingegebenes Bit von D[15] an den DRAMBUS[7], wenn entweder NEXTRE oder NDMAWE behauptet ist und gleichzeitig, wenn entweder der ARAMBUS[0] "1" oder der BUS8BIT behauptet ist.
Die Glieder 1816-1818 und 1820-1822 und ein Signalspeicher 1819 wirken zum Steuern der Auswahl von UND-NOR-Gliedern 1815a-1808a zusammen: das NOR-Glied 1821 und das NICHT-Glied 1822 lassen die UND-NOR-Glieder 1815a-1808a das Byte niederer Ordnung (DRAMBUS[7 : 0]) wählen, wenn BUSST[0] eine 1, der NDMAWD eine 0 und der Ausgang Q des Signalspeichers 1819 eine 0 ist, und wählen das Byte höherer Ordnung (DRAMBUS[15 : 8]), wenn entweder BUSST[O] eine 0, der NDMAWD eine 1 oder der Ausgang Q des Signalspeichers 1819 eine 1 ist.
Der Ausgang Q des Signalspeichers 1819 entspricht den Ergebnissen des NOR- Glieds 1818, synchronisiert mit dem Taktsignal CK1. Das NOR-Glied 1821 erfaßt, daß ein durch die PG-Einheit 102 zu einer externen Schaltung ausgeführter Befehlsabruf 8 Bit Länge hat oder daß eine über die Datenwegeinheit 103 zu einer externen Schaltung durchgeführte Operanden-Datenladung/Speicherung 8 Bit Länge hat.
Glieder 1823 und 1824 wirken zum Steuern des Ausgangs der Leitungspuffer 1815b- 1800b zusammen: wenn das NAND-Glied 1823 erfaßt, daß entweder NEXTWE oder NDMARE behauptet ist, behauptet das NICHT-Glied 1824 Ausgangsfreigabe-Signale für die Leitungspuffer 1815b-1800b.
Glieder 1825-1829 wirken zusammen zum Steuern der Ausgänge der Leitungspuffer 1815d-1800d und 1815e-1808e.
Das UND-Glied 1825 behauptet Ausgangsfreigabe-Signale für die Zeilenpuffer 1815d-1800d, wenn entweder NEXTWE oder NDMAWE behauptet ist.
Das ODER-Glied 1827 behauptet Ausgangsfreigabe-Signale für die Leitungspuffer 1815e-1808e, wenn entweder NEXTWE oder NDMAWE behauptet ist und wenn gleichzeitig entweder ARAMBUS[0] eine 1 oder BUS8BIT behauptet ist.
Das ODER-Glied 1829 behauptet Ausgangsfreigabe-Signale für die Leitungspuffer 1807d-1800d, wenn entweder NEXTWE oder NDMAWE behauptet ist und wenn gleichzeitig entweder ARAMBUS[0] eine 0 oder BUS8BIT nicht behauptet ist.
Das nachfolgende ergibt eine Beschreibung des Betriebs der wie vorstehend beschrieben aufgebauten Verarbeitungsvorrichtung mit einem Beispiel eines grundsätzlichen Buszugriffs.
(1) Die Betriebsvorgänge der Dekodiereinheit 101 und der PC-Einheit 102 zum Abrufen von Befehlen von dem internen ROM 104 werden wie folgt mit Bezug auf das Zeitablaufdiagramm der Fig. 20 beschrieben.
Die PC-Einheit 102 berechnet die Adresse des nächsten Befehls (IA[15 : 0]) oder eine Verzweigungsadresse, und gibt die IA in der Zeitgabe von T02 gleichlaufend mit dem Befehlsabruf-Anforderungssignal (IFREQ) aus.
In diesem Moment dekodiert die Adreßraum-Entscheidungsschaltung 201 die 4 Bit hoher Ordnung der IA[15 : 11], identifiziert als ein Befehlsabruf an den internen ROM 104 und behauptet die ROM Befehlszugriff-Signale (IROM2) und (IROM1) in der Zeitgabe von T02 bzw. T11.
In Reaktion auf die Behauptung von nur IFREQ behauptet der Bus-Zuteiler 202 ein Befehlsabruf-Startsignal (IFSTRT) und ein Befehlsabruf-Quittierungssignal (IFACK) in der Zeitgabe von T02 bzw. T11.
In Reaktion auf die Behauptung von IFSTRT führt die Busstatus- Übergangsschaltung 203 ein Busstatus-Signal von einem Leerlaufzustand (BUSST[3 : 0] = 0000), wo kein Zugriff in den Status durchgeführt ist, daß nur ein Befehl in der Zeitgabe von T11 übertragen wird (BUSST[3 : 0] = 0100).
In Reaktion auf die Übertragung wird ein Buszyklus begonnen, und der IA wird durch den Befehlsadreßpuffer 112 gehalten und dann an den AROMBUS ausgegeben.
Die Bussteuersignal-Erzeugungsschaltung 204 behauptet ein Adreß-Übergabesignal (NROMAS), das einen Adreßausgang bezeichnet, und ein Zugangsgrößen-Signal (NROMWD), das Wort-(16Bit)-Zugriff bezeichnet, in der Zeitgabe von T11 und behauptet ein den Lesezyklus bezeichnendes Lesefreigabe-Signal (NROMRE) in der Zeitgabe von T12.
Gleichzeitig erfaßt die Busschalter-Steuersignal-Erzeugungsschaltung 205 Zugriff zu dem internen ROM 104 gemäß dem Busstatus-Signal (BUSST[3 : 0]) und dem IROM1. Dann steuert die Schaltung 205 den ersten Busschalter 117, um den AROMBUS und den DROMBUS unverbunden zu setzen und den ARAMBUS und den DRAMBUS unverbunden zu setzen, durch Negieren aller Busschalter-Steuersignale (NAROAM, NARAOM, NDROAMU, NDROAML, NDRAOM) in der Zeitgabe von T11.
Der interne ROM 104 gibt einen Befehl entsprechend der dorthin eingegebenen Adresse in der Zeitgabe von T12 aus, aufgrund eines ROM-Steuersignales. Der so gelesene Befehl wird von dem DROMBUS zu dem Befehlsabruf-Puffer 111 zwischengespeichert in der Zeitgabe, daß das Lesefreigabe-Signal (NROMRE) negiert und in dem Befehlsdekodierer 101 dekodiert wird:
(2) Der Betrieb der Datenwegeinheit 103 zum Laden und Speichern von Daten von dem internen RAM 105 wird wie folgt mit Bezug auf das Zeitgabediagramm der Fig. 21 beschrieben.
Die Datenwegeinheit 103 berechnet die Operanden-Adresse (OA[15 : 0]) von zu ladenden Daten und gibt OA in der Zeitgabe von T02 gleichlaufend mit dem Ladeanforderungs-Signal (OFREQ) aus.
In diesem Moment dekodiert die Adreßraum-Entscheidungsschaltung 201 die 5 Bit hoher Ordnung der OA[15 : 11], identifiziert als von dem internen RAM 104 gelesene Daten und behauptet ein RAM Datenzugriffs-Signal (DRAM1) in der Zeitgabe von T11.
In Reaktion auf das Behaupten von nur OFREQ behauptet der Bus-Zuteiler 202 ein Ladestart-Signal (OFSTRT) in der Zeitgabe von T02.
In Reaktion auf das Behaupten des OFSTRT überführt die Busstatus- Übergangsschaltung 203 ein Busstatus-Signal von einem Leerlaufzustand (BUSST[3 : 0] = 0000) in den Status, daß nur ein Operand übertragen wird (BUSST[3 : 0] = 0100) in der Zeitgabe von T11.
In Reaktion auf die Überführung wird ein Buszyklus begonnen, OA wird durch den Operanden-Adreßpuffer 113 gehalten und zu dem ARAMBUS ausgegeben.
Die Bussteuersignal-Erzeugungsschaltung 204 behauptet ein Adreß-Übergabesignal (NRAMAS), das eine Adreßausgabe bezeichnet, und ein Zugriffsgrößen-Signal (NRAMWD), das Wort-(16 Bit-)Zugriff in der Zeitgabe von T11 bezeichnet, und behauptet ein Lesefreigabe-Signal (NRAMRE), das einen Lesezyklus in der Zeitgabe von T12 bezeichnet.
Zu der gleichen Zeit erfaßt die Busschaltersignal-Erzeugungsschaltung 205 Zugriff zu dem internen RAM, entsprechend dem Busstatus-Signal und den RAM Datenzugriffs- Signalen. Die Schaltung 205 steuert dann den ersten und den zweiten Busschalter 117 und 118, den AROMBUS mit dem ARAMBUS unverbunden zu setzen, den DROMBUS mit dem DRAMBUS unverbunden zu setzen, den ARAMBUS mit dem APERIBUS unverbunden zu setzen und den DRAMBUS mit dem DPERIBUS unverbunden zu setzen, durch Negieren aller Busschalter-Steuersignale (NAROAM, NARAOM, NDROAMU, NDROAML, NDRAOM, NDRAPER, NDPERAM) in der Zeitgabe von T11.
Der interne RAM 105 gibt Daten entsprechend der Adresse zu dem DRAMBUS in der Zeitgabe von T12 aufgrund der RAM-Steuersignale aus. Die so gelesenen Daten werden von dem DRAMBUS zu dem Ladepuffer 114 in der Zeitgabe zwischengespeichert, daß die NRAMRE negiert wird, und zu der Datenwegeinheit 103 ausgegeben.
Um Daten zu dem internen RAM 105 zu speichern, läßt die Datenwegeinheit 103 den Speicherpuffer 115 die Daten in der Zeitgabe von T12 halten, so daß die Adresse in dem Operanden-Adreßpuffer 113 in dem vorher erwähnten Datenladebetrieb gehalten wird. Dann behauptet die Bussteuersignal-Erzeugungsschaltung 204 ein Adreßübergabe-Signal (NRAMAS) in der Zeitgabe von T21 und ein Zugriffsgrößen-Signal (NRAMWD) in der Zeitgabe von T21, und behauptet ein Schreibfreigabe-Signal (NRAMWE) in der Zeitgabe von T22. Dann steuert die Schaltung 204 den Operanden-Adreßpuffer 113 zum Ausgeben der OA zu dem ARAMBUS in der Zeitgabe von T21 und den Speicherpuffer 115 zum Ausgebender Daten zu dem DRAMBUS in der Zeitgabe von T22. Die Daten an dem DRAMBUS werden in den internen RAM 105 in der Zeitgabe geschrieben, daß NRAMWE negiert wird. (3) Der Betrieb der Datenwegeinheit 103 zum Laden und Speichern von Daten von den internen Peripherie-Geräten 106 wird nachfolgend mit Bezug auf das Zeitablaufdiagramm der Fig. 22 beschrieben.
Der Betriebsablauf ist gleich dem in (2) beschriebenen Zugriff zu dem internen RAM 105, bis auf die Art und Weise, mit der die Busschalter-Steuereinheit 120 die Busschalter 117 und 118 steuert.
Die Bussteuersignal-Erzeugungsschaltung 204 behauptet ein Adreßübergabe-Signal (NPERIAS) und ein Zugriffsgrößen-Signal (NPERIWD) in der Zeitgabe von T11 und behauptet ein Lesefreigabe-Signal (NPERIRE) in der Zeitgabe von T12.
Gleichzeitig erfaßt die Busschalt-Steuersignal-Erzeugungsschaltung 205 Zugriff zu den internen Peripherie-Geräten 106 gemäß den Busstatus-Signalen und den Peripherie-Daten-Zugriffssignalen. Die Schaltung 205 steuert den ersten Busschalter 117, um den
AROMBUS und den ARAMBUS durch Negieren der Busschalt-Steuersignale (NAROAM, NARAOM, NDROAMU, NDROAML, NDRAOM) in der Zeitgabe von T11 jeweils unverbunden mit dem DROMBUS bzw. dem DRAMBUS zu setzen; und steuert auch den zweiten Busschalter 118, um den ARAMBUS und den DRAMBUS jeweils durch Behaupten der Busschalt-Steuersignale (NDRAPER, NDPERAM) mit dem APERIBUS bzw. dem DPERIBUS verbunden zu setzen.
Als Ergebnis wird die von dem Operanden-Adreßpuffer 113 ausgegebene Adresse durch den ARAMBUS und den APERIBUS den internen Peripherie-Geräten 106 zugeliefert.
Die internen Peripherie-Geräte 106 geben Daten in der Zeitgabe von T12 aufgrund der peripheren Steuersignale aus, die der Adresse zu dem DPERIBUS entsprechen. Die so ausgegebenen Daten werden durch den Ladepuffer 114 durch den DRAMBUS in der Zeitgabe gehalten, während der NPERIRE negiert ist, und zu der Datenwegeinheit 103 ausgegeben.
Um Daten an den internen Peripherie-Geräten 106 zu speichern, läßt die Datenwegeinheit 103 den Speicherpuffer 115 die Daten in der Zeitgabe von T12 halten, in welcher die Adresse in den Operanden-Adreßpuffer 113 bei dem vorher erwähnten Datenladen gehalten wird. Dann behauptet die Bussteuersignal-Erzeugungsschaltung 204 ein Adreßübergabe-Signal (NPERIAS) und ein Zugriffsgrößen-Signal (NPERIWD) in der Zeitgabe von T11, und behauptet ein Schreibfreigabe-Signal (NPERIWE) in der Zeitgabe von T12. Dann steuert die Schaltung 204 den Operanden-Adreßpuffer 113 zum Ausgeben der OA zu dem APERIBUS in der Zeitgabe von T21 und den Speicherpuffer 115 zum Ausgeben der Daten an den DPERIBUS in der Zeitgabe von T22. Die Daten an dem DPERIBUS werden in die internen Peripherie-Geräte 106 in der Zeitgabe eingeschrieben, daß NPERIWE negiert ist.
(4) Die Betriebsvorgänge des Befehlsdekodierers 101 und der PC-Einheit 102 zum Abrufen von Befehlen an den internen ROM 104 und gleichzeitig die Betriebsvorgänge der Datenwegeinheit 103 zum Laden von Daten zu dem internen RAM 105 werden nachfolgend mit Bezug auf das Zeitablaufdiagramm der Fig. 23 beschrieben.
Die PC-Einheit 102 gibt ein IA[15 : 0] in der Zeitgabe von T02 gleichlaufend mit dem IFREQ aus. Die Datenwegeinheit 103 gibt den OA[15 : 0] in der Zeitgabe von T02 gleichlaufend mit einem OFREQ aus.
In diesem Augenblick dekodiert die Adreßraum-Entscheidungsschaltung 201 den IA[15 : 11] und den OA[15 : 11], und erfaßt Befehlsabruf von dem internen ROM und Datenladen von dem internen RAM. Die Schaltung 201 behauptet ein ROM-Befehlszugriffs- Signal (IROM2) in der Zeitgabe von T02 und ein ROM-Befehlszugriffs-Signal (IROM1) und ein RAM Datenzugriffs-Signal (DRAM1) in der Zeitgabe von T11.
Obwohl sowohl IFREQ als auch OFREQ behauptet sind, erfaßt der Bus-Zuteiler 202, daß der Befehlsabruf und die Datenladung an dem Bus nicht in Konflikt treten, da die Adreßraum-Identifizierungssignale IROM1, IROM2, DRAM1 sind. Dann behauptet der Bus-Zuteiler 202 den IFSTRT und den OFSTRT gleichzeitig und behauptet ein Befehlsabrufanforderungs-Quittierungssignal (IFACK) in der Zeitgabe von T11.
Als Reaktion auf das Behaupten von IFSTRT und OFSTRT transformiert die Busstatus-Übergangsschaltung 203 das Busstatus-Signal von dem Leerlaufstatus (BUSST[3 : 0] = 0000) zu dem Status, daß ein Befehl und ein Operand gleichzeitig übertragen werden (BUSST[3 : 0] = 0110), in der Zeitgabe von T11. Dann wird der IA in dem Befehls- Adreßpuffer 112 gehalten und an den AROMBUS ausgegeben, während der OA in dem Operanden-Adreßpuffer 113 gehalten und an den ARAMBUS ausgegeben wird.
Die Bussteuersignal-Erzeugungsschaltung 204 behauptet Adreßübergabe-Signale (NROMAS und NRAMAS) und Zugriffsgrößen-Signale (NROMWD und NRAMWD) in der Zeitgabe von T11, und behauptet Lesefreigabe-Signale (NROMRE und NRAMRE) in der Zeitgabe von T12.
Gleichzeitig erfaßt die Busschalt-Steuersignal-Erzeugungsschaltung 205 Befehlsabruf von dem internen ROM und Datenladung von dem internen RAM. Die Schaltung 205 steuert den ersten und den zweiten Busschalter 117 und 118, den AROMBUS und den DROMBUS jeweils mit den ARAMBUS bzw. dem DRAMBUS nicht verbunden zu setzen und den ARAMBUS und DRAMBUS jeweils mit dem APERIBUS und dem DPERIBUS nicht verbunden zu setzen durch Negieren aller Busschalt-Steuersignale (NAROAM, NARAOM, NDROAMU, NDROAML, NDRAOM, NDRAPER und NDPERAM) in der Zeitgabe von T11.
Der interne ROM 104 wird einen Befehl entsprechend der Adresse aufgrund der ROM-Steuersignale gelesen, und der Befehl wird an den DROMBUS in der Zeitgabe von T12 ausgegeben. Der ausgegebene Befehl wird durch den Befehlsabruf-Puffer 112 in der Zeitgabe, in der der NROMRE negiert wird, zwischengespeichert und an den Befehlsdekodierer 101 ausgegeben.
Gleichzeitig werden bei dem internen RAM 105 Daten entsprechend der Adresse aufgrund der RAM-Steuersignale gelesen, und die Daten werden mit der Zeitgabe von T12 an den DRAMBUS ausgegeben. Die ausgegebenen Daten werden durch den Ladepuffer 114 in der Zeitgabe, in der NRAMRE negiert ist, zwischengespeichert und zu der Datenwegeinheit 103 ausgegeben.
(5) Schließlich wird der Betrieb der Datenwegeinheit 103 zum Laden von Daten zu dem internen ROM 104 und gleichzeitig der Betrieb des Befehlsdekodierers 101 und der PC-Einheit 102 zum Abrufen von Befehlen zu dem internen RAM 105 wie folgt mit Bezug auf das Zeitablaufdiagramm der Fig. 24 beschrieben.
Die PC-Einheit 102 gibt ein IA[15 : 0] in der Zeitgabe von T02 gleichlaufend mit IFREQ aus. Die Datenwegeinheit 103 gibt den OA[15 : 0] in der Zeitgabe von T02 gleichlaufend mit einem OFREQ aus.
In diesem Moment dekodiert die Adreßraum-Entscheidungsschaltung 201 den IA[15 : 11] und den OA[15 : 11] und erfaßt Befehlsabruf von dem internen RAM und Datenladung von dem internen ROM. Die Schaltung 201 behauptet ein RAM-Befehlszugriffs- Signal (IRAM1) und ein ROM-Datenzugriffs-Signal (DROM1) in der Zeitgabe von T11.
Obwohl IFREQ und OFREQ beide behauptet sind, erfaßt der Bus-Zuteiler 202 den Befehlsabruf- und Datenladekonflikt an dem Bus, weil die Adreßraum-Identifizierungssignale IRAM1 und DROM1 sind. Dann behauptet der Bus-Zuteiler 202 den OFSTRT in der Zeitgabe von T02 und behauptet den IFSTRT nicht.
In Reaktion auf das Behaupten des OFSTRT überträgt die Busstatus-Übergangs schaltung 203 das Busstatus-Signal von dem Leerlaufzustand (BUSST[3 : 01] = 0000) in dem Status, bei dem ein Operand in der Zeitgabe von T11 übertragen (BUSST[3 : 0] = 0010) wird. Dann wird der OA durch den Operanden-Adreßpuffer 113 gehalten und zu dem ARAMBUS ausgegeben, während die IA in dem Befehls- Adreßpuffer 112 gehalten, aber nicht an den AROMBUS ausgegeben wird.
Die Bussteuersignal-Erzeugungsschaltung 204 behauptet ein Adreßübergabe-Signal (NROMAS) und ein Zugriffsgrößen-Signal (NROMWD) in der Zeitgabe von T11 und behauptet ein Lesefreigabe-Signal (NROMRE) in der Zeitgabe von T72.
Gleichzeitig erfaßt die Busschalt-Steuersignal-Erzeugungsschaltung 205 Datenladen von dem internen ROM entsprechend den Buszuständen und den Adreßraum-Identifizierungssignalen.
Die Schaltung 205 steuert den ersten Busschalter 117, um den ARAMBUS und den DROMBUS jeweils mit dem AROMBUS bzw. dem DRAMBUS verbunden zu setzen durch Behaupten der Busschalt-Steuersignale (NARAOM, NDROAMU, NDROAML) und die Busschalt-Steuersignale (NAROAM, NDRAOM) in der Zeitgabe von T11 zu negieren, so daß Daten von dem ARAMBUS zu dem AROMBUS und von dem DROMBUS zu dem DRAMBUS übertragen werden können.
Die ausgegebenen Daten werden in dem Ladepuffer 114 durch den DRAMBUS in der Zeitgabe gehalten, in der das Lesefreigabe-Signal negiert wird, und weiter zu der Datenwegeinheit 103 ausgegeben.
In dem nächsten Buszyklus behauptet der Bus-Zuteiler 202 in Reaktion auf IFREQ ein Befehlsabruf-Startsignal (IFSTRT) und ein Befehlsabruf-Quittierungssignal (IFACK) in der Zeitgabe von T12 bzw. T21.
In Reaktion auf das Behaupten von IFSTRT überträgt die Bussfatus-Übergangsschaltung 203 das Busstatus-Signal von dem Status, daß nur ein Operand in der Zeitgabe von T21 übertragen wird (BUSST[3 : 0] = 0010), in den Status, daß nur ein Befehl übertragen wird (AUSST[3 : 0] = 0100). Dann wird der in dem Befehls-Adreßpuffer 112 gehaltene IA an den AROMBUS ausgegeben.
Die Bussteuersignal-Erzeugungsschaltung 204 behauptet ein Adreßabtast-Signal (NRAMAS) und ein Zugriffsgrößen-Signal (NRAMWD) in der Zeitgabe von T21 und behauptet ein Lesefreigabe-Signal (NRAMRE) in der Zeitgabe von T22.
Gleichzeitig erfaßt die Busschalt-Steuersignal-Erzeugungsschaltung 205 Befehlsabruf von dem internen RAM entsprechend dem Busstatus-Signal und dem Adreßraum- Identifizierungssignal. Die Schaltung 205 steuert den ersten Busschalter 117, um den AROMBUS mit dem ARAMBUS verbunden zu setzen und den DRAMBUS mit dem DROMBUS verbunden zu setzen durch Behaupten der Busschalt-Steuersignale (NAROAM, NDRAOM) in der Zeitgabe von T21 und Negieren der Busschalt-Steuersignale (NARAOM, NDROAMU, NDROAML), so daß Daten von dem AROMBUS zu dem ARAMBUS und von dem DRAMBUS zu dem DROMBUS übertragen werden können.
Der interne RAM 105 wird datengelesen entsprechend der Adresse aufgrund der RAM- Steuersignale, und die Daten werden in der Zeitgabe von T22 zu dem DRAMBUS ausgegeben. Die ausgegebenen Daten werden durch den Befehlsabruf-Puffer 111 in der Zeitgabe, in der NRAMRE negiert wird, zwischengespeichert und an den Befehlsdekodierer 101 ausgegeben.
Wie vorher beschrieben, trennt die Bussteuereinheit 120 die internen Buse durch Steuern der Busschalter, so daß auf einen Befehl und auf Daten gleichlaufend zugegriffen werden kann. Weiter können die Buse auf Anforderung miteinander verbunden werden, um in dem internen ROM 104 gespeicherte Tabellen-Daten zu der Datenwegeinheit 103 zu übertragen. Das Trennen der Buse hat den Vorteil, daß die Last auf jeden Bus reduziert wird, wodurch sich die Taktfrequenz erhöht.

< Ausführung 2>

Der Aufbau der Datenverarbeitungs-Vorrichtung dieser Ausführung ist der gleiche wie bei Ausführung 1, mit Ausnahme des folgenden Aspekts.
Anders als in Ausführung 1 wird ein an die Bussteuereinheit 120 eingegebenes Modussignal (BUS8BIT) behauptet. BUS8BIT ist ein Modus, der als nur für die 8 Bit hoher Ordnung (D[15 : 8]) eines externen Datenbus (D[15 : 0]) wirksam bezeichnet wird, wenn z. B. ein 8Bit breiter externer Speicher mit den 8 Bit höherer Ordnung (D[15 : 8]) des externen Datenbus verbunden wird. In diesem Fall sind die 8 Bit niederer Ordnung unwirksam, wodurch die wirksame Länge des externen Datenbus kürzer als die des internen Datenbus (DROMBUS[15 : 0], DRAMBUS[15 : 0], DPERIBUS[15 : 0]) wird.
Das folgende ist eine Beschreibung des Betriebs der wie vorstehend aufgebauten Datenverarbeitungs-Vorrichtung indem Fall, daß die Datenwegeinheit 103 Daten von dem mit den externen Datenbus (D[15 : 8]) verbundenen externen Speicher mit Bezug auf das in Fig. 25 gezeigte Zeitablaufdiagramm lädt.
Die Datenwegeinheit 103 berechnet die Operanden-Adresse (OA[15 : 0]) von zu ladenden Daten und gibt die (OA[15 : 0]) in der Zeitgabe von T02 gleichlaufend mit dem Lade-Anforderungssignal (OFREQ) aus. Das LSB(OA[0]) von OA[15 : 0] ist eine 0. Diese OA ist eine Byte-Adresse.
Die Adreßraum-Entscheidungsschaltung 201 dekodiert OA[15 : 0] und erfaßt Datenladen von dem externen Speicher. Die Schaltung 201 behauptet ein externes Datenzugriffs-Signal (DEXT2) in der Zeitgabe von T02 und ein externes Datenzugriffs-Signal (DEXT1) in der Zeitgabe von T11.
In Reaktion auf die Behauptung nur von OFREQ behauptet die Bus-Zuteilung 202 OFSTRT in der Zeitgabe von T02.
In Reaktion auf die Behauptung des OFSTRT und BUSST[3 : 0] überführt die Busstatus-Übergangsschaltung 203 das Busstatus-Signal in der Zeitgabe von T11 von dem Leerlaufstatus zu dem Status, daß nur ein Operand (BUSST[3 : 0] = 0011) übertragen wird. Als Ergebnis wird ein Buszyklus neu gestartet und OA wird in dem Operanden-Adreßpuffer 113 gehalten und an den ARAMBUS ausgegeben.
Die Bus-Steuersignal-Erzeugerschaltung 204 behauptet ein Adreß-Abtastsignal (NEXTAS) in der Zeitgabe von T11 und behauptet ein Lesefreigabe-Signal (NEXTRE) in der Zeitgabe von T12.
Gleichzeitig erfaßt die Busschalt-Steuersignal-Erzeugerschaltung 205 Zugriff zu dem externen Speicher gemäß dem Busstatus-Signal und dem Adreßraum-Identifizierungssignal. Die Schaltung 2β5 steuert den ersten und den zweiten Busschalter 117 und 118, um den AROMBUS und den DROMBUS jeweils mit dem ARAMBUS bzw. dem DRAMBUS unverbunden zu setzen und den ARAMBUS und den DRÄMBUS jeweils mit dem APERIBUS und dem DPERIBUS unverbunden zu setzen, durch Negieren aller Busschalt-Steuersignale.
Der externe Speicher gibt Daten entsprechend der Adresse zu dem externen Datenbus (D[15 : 8]) aufgrund der externen Bussteuer-Signale aus. Da das Busstatus-Signal die Übertragung eines ersten Byte bezeichnet, gibt die externe Busschnittstelleneinheit 116 Daten an den 8 Bit hoher Ordnung (D[15 : 8]) an die 8 Bit niederer Ordnung (DRAMBUS[7 : 0]) des DRAMBUS und läßt den Ladepuffer 114 die Daten in den 8 Bit niederer Ordnung halten.
Dann überführt die Schaltung 203 den Status, daß nur ein Operand übertragen wird und das erste Byte übertragen wird (BUSST[3 : 0) = 0011], in den Status, daß nur ein Operand übertragen wird und das zweite Byte übertragen wird (BUSST[3 : 0] = 0010). Die Betriebsvorgänge der Bus-Steuersignal-Erzeugerschaltung 204 und der Busschalt-Steuersignal-Erzeugerschaltung 205 hängen nicht von dem LSB(BUSST[0]) des Busstatus ab, so daß die Bus-Steuersignale und die Busschalt-Steuersignale in der gleichen Weise wie die erste Byte-Übertragung ausgegeben werden.
In Reaktion auf die Übertragung von BUSST[3 : 0] = 0011 zu BUSST[3 : 0] = 0010 läßt die Externbus-Schnittstelleneinheit 116 LSB(A[0]) des externen Adreßbus 1 sein. Das bedeutet, die Adresse des ersten Byte wird um 1 erhöht und die Adresse des zweiten Byte wird von der externen Bus-Schnittstelleneinheit 116 ausgegeben.
Der externe Speicher gibt der Adresse entsprechende Daten an den externen Datenbus (D[15 : 8]) in der Zeitgabe von T22 aus, aufgrund der Externbus-Steuersignale. Da das Busstatus-Signal die Übertragung eines zweiten Byte anzeigt, gibt die Externbus- Schnittstelleneinheit 116 Daten von den 8 Bit hoher Ordnung (D[15 : 8]) an die 8 Bit hoher Ordnung (DRAMBUS[15 : 8]) des DRAMBUS aus und läßt den Ladepuffer 114 die Daten von den 8 Bit hoher Ordnung in der Zeitgabe halten, in der das Lesefreigabe-Signal negiert wird. Damit sind 16Bit Daten bereit, so daß die Datenwegeinheit 103 Daten von dem Ladepuffer 114 entnimmt.
Wie vorher beschrieben, steuert, wenn BUS8BIT ansagt, daß die Buslänge des externen Datenbus kürzer als die des internen Datenbus eingegeben wird, die Bussteuereinheit 120 den Zugriff zu dem Bus mehrere Male, wodurch die Länge verringert werden kann. Das kann die Buslänge zu dem an der Außenseite des Chip angeschlossenen Speicher reduzieren und die Kosten für eine diesen Chip aufnehmende Platine vermindern.

< Ausführung 3>

Der Aufbau der Datenverarbeitungs-Vorrichtung dieser Ausführung ist der gleiche wie bei Ausführung 1, bis auf den folgenden Aspekt.
Anders als in Ausführung 1 wird ein Signal Datenabruf-Obere (Data Fetch Upper DFU) und/oder ein Signal Datenabruf-Untere (Data Fetch'Lower DFL), die von dem Dekodierer 101 zur Bussteuereinheit 120 eingegeben wurden, behauptet.
Die DFU und DFL steuern Verbindungs/Trennungs-Abläufe zwischen dem DROMBUS [15 : 0] und dem DRAMBUS[15 : 0]durch den ersten Busschalter 117. Wenn DFU behauptet wird, sind die 8 Bit hoher Ordnung (DROMBUS[15 : 8] und DRAMBUS[15 : 8]) verbunden, und wenn DFL behauptet wird, sind die 8 Bit niederer Ordnung (DROMBUS[7 : 0] und DRAMBUS[7 : 0]) verbunden.
Das folgende ist eine Beschreibung des Betriebs der wie vorstehend aufgebauten Datenverarbeitungs-Vorrichtung in dem Falle, daß die Datenwegeinheit 103 Daten von dem ROM 104 gleichlaufend mit Befehlsabruf der PC-Einheit 102 lädt, mit Bezug auf das Zeitablaufdiagramm nach Fig. 26.
Gleichlaufendes Abrufen eines Befehls und eines Operanden wird wie folgt ausgeführt:
Wenn z. B. das erste und das zweite Byte eines 3Byte-Befehlskodes, dessen drittes Byte 8811-Unmittelbar-Daten trägt, in einem Zyklus abgerufen wird, werden in dem nächsten Zyklus das dritte Byte (Unmittelbar-Daten) zusammen mit dem ersten Byte eines anderen Befehls abgerufen. Diese Unmittelbar-Daten sollten direkt in die Datenwegeinheit 103 statt in die Dekodiereinheit 101 eingegeben werden. Deshalb findet die Dekodiereinheit 101 das die Unmittelbar-Daten tragende dritte Byte durch Dekodieren des ersten und des zweiten Bytes und behauptet die DFU.
Die Betriebsabläufe der Adreßraum-Entscheidungsschaltung 201, des Bus-Zuteilers 202, der Busstatus-Übergabeschaltung 203, der Bus-Steuersignal-Erzeugerschaltung 204 zum Abrufen von Befehlen von der PC-Einheit 102 zu dem internen ROM 104 sind die gleichen wie (1) in Ausführung 1, bis auf das folgende.
Zur gleichen Zeit, wie die Bus-Steuersignal-Erzeugerschaltung 204 die ROM- Steuersignale (NROMAS, NROMRE, NROMWD) ausgibt, erfaßt die Busschalt- Steuersignal-Erzeugerschaltung 205 Zugriff zu dem internen ROM gemäß dem Busstatus-Signal und dem Adreßraum-Identifizierungssignal. Die Schaltung 205 negiert die Busschalt-Steuersignale (NAROAM, NARAOM, NDROAML, NDRAOM) in der Zeitgabe von T11. Anders als in Ausführung 1 wird NDROAMU behauptet, weil DFU behauptet wird. Als Ergebnis werden der AROMBUS[15 : 0] und der DROMBUS[7 : 0] mit dem ARAMBUS[15 : 0] bzw. dem DRAMBUS[7 : 0] unverbunden eingestellt, während der DROMBUS[15 : 8] und der DRAMBUS[15 : 8] verbunden sind. Deshalb können 8Bit-Daten von dem DROMBUS[15 : 8] zu dem DRAMBUS[15 : 8] übertragen werden.
Der interne ROM 104 gibt einen Befehl entsprechend der Adresse zum DROMBUS [15 : 0] in der Zeitgabe von T12 aufgrund der ROM Steuersignale aus. Die 8 Bit des DROMBUS[7 : 0] werden zu den 8 Bit niederer Ordnung des Befehlsabruf-Puffers 111 gespeichert und an den Dekodierer 101 in der Zeitgabe ausgegeben, in welcher das Lesefreigabe-Signal (NROMRE) negiert wird. Zur gleichen Zeit werden die 8 Bit des DROMBUS [15 : 8] zu den 8 Bit hoher Ordnung des Ladepuffers 114 durch den DRAMBUS[15 : 8] gespeichert und an die Datenwegeinheit 103 ausgegeben.
Wie vorher hier beschrieben wurde, steuert die Busschalt-Steuersignal-Erzeugerschaltung 205 so, daß die Daten in dem internen ROM 104 zu der Datenwegeinheit 103 gleichzeitig mit Befehlsabruf von der PC-Einheit 102 übertragen werden, gemäß den DFU und DFL, welche die Byte/Byte-Verbindung von DROMBUS[15 : 0] mit DRAMBUS[15 : 0] bezeichnet. Das kann eine Operanden-Datenübertragung beschleunigen.

< Ausführung 4>

Der Aufbau der Datenverarbeitungs-Vorrichtung dieser Ausführung ist der gleiche wie der bei Ausführung 1, bis auf den folgenden Aspekt.
Anders als in Ausführung 1 wird ein von einer externen Schaltung zu der Bussteuereinheit 120 eingegebenes Signal (NRELREQ) behauptet. NRELREQ bezeichnet eine Anforderung zum Trennen der internen Buse (AROMBUS[15 : 0], DROMBUS[15 : 0], ARAMBUS[15 : 0], DRAMBUS[15 : 0], APERIBUS[15 : 0], DPERIBUS[15 : 0]), so daß die externe Schaltung auf die Hardware-Ressourcen auf dem Chip zugreifen kann.
Das folgende ist eine Beschreibung des Betriebsablaufes der in der vorstehend beschriebenen Weise aufgebauten Datenverarbeitungs-Vorrichtung im Falle, daß die externe DMAC Daten von dem internen ROM 104 lädt, mit Bezug auf das Zeitablaufdiagramm nach Fig. 27.
Die externe DMAC behauptet NRELREQ in der Zeitgabe von T01, um so zu den Hardware-Ressourcen in dem Chip zuzugreifen.
Beim Erfassen der Behauptung von NRELREQ behauptet die Bustrenn = Anforderungs-Erfassungsschaltung 206 ein BUSREL, das bezeichnet, daß der Bus in einem getrennten Zustand ist, zu der Busstatus-Übergangsschaltung 203.
In Reaktion auf das Behaupten von BUSREL wandelt die Busstatus-Übergangsschaltung 203 das Busstatus-Signal von dem Leerlaufstatus (BUSST[3 : 0] = 0000) in den Status um, daß der Bus gelöst ist (BUSST[3 : 0] = 1000), in der Zeitgabe von T11.
In Reaktion auf die Umwandlung des Busstatus behauptet die Bustrenn-Anforderungs-Erfassungsschaltung 206 ein Bustrenn-Anforderungs-Quittierungssignal (NREQACK), durch welches informiert wird, daß die externe DMAC in den busgetrennten Status gesetzt ist.
In Reaktion auf die Bustrennung gibt die externe DMAC Datenadressen zum Zugriff zu dem externen Adreßbus (A[15 : 0]) in der Zeitgabe von T11 aus, um Daten von dem internen ROM 104 zu laden. Gleichzeitig behauptet die externe DMAC ein Adreß- Übergabesignal (NDMAAS) und ein Zugriffsgrößen-Signal (NDMAWD) in der Zeitgabe von T11 und behauptet ein Lesefreigabe-Signal (NDMAWD) in der Zeitgabe von T22.
In diesem Moment dekodiert die Adreßraum-Entscheidungsschaltung die zu dem ARAMBUS[15 : 0] durch die Externbus-Schnittstelleneinheit 116 von A[15 : 0] eingegebene Adresse und erfaßt Datenladen zu dem internen ROM 104 und gibt ROM-Steuersignale aus. Genauer gesagt, die Schaltung 201 behauptet die Signale NROMAS und NROMWD in der Zeitgabe von T11 und behauptet NROMRE in der Zeitgabe von T22.
Gleichzeitig erfaßt die Schaltung 205 Datenladen des internen ROM 104 entsprechend dem Busstatus-Signal und dem Adreßraum-Identifizierungssignal. Die Schaltung 205 steuert den ersten Busschalter 111 zum Verbinden des ARAMBUS mit dem AROMBUS und des DROMBUS mit dem DRAMBUS durch Behaupten der Busschalt- Steuersignale
(NARAOM, NDROAMU, NDROAML) und Negieren der Busschalt-Steuersignale (NAROAM, NDRAOM), so daß Daten von dem ARAMBUS zu dem AROMBUS und von dem DROMBUS zu dem DRAMBUS übertragen werden können.
Der interne ROM 104 gibt einen Befehl entsprechend der Adresse zu dem DROMBUS in der Zeitgabe von T22 aufgrund der ROM-Steuersignale aus. Dann leitet die externe DMAC Daten ab, die an den externen Datenbus (D[15 : 0]) durch den DROMBUS, DRAMBUS und die externe Bus-Schnittstelleneinheit 116 ausgegeben wurden, in der Zeitgabe, in der NDMARE negiert wird.
Wie vorher beschrieben, erfaßt die Bustrenn-Anforderungs-Erfassungsschaltung 206 eine Bustrenn Anforderung; in Reaktion auf die erfaßten Ergebnisse steuern die Bus- Steuersignal-Erzeugerschaltung 204 und die Busschalt-Steuersignal-Erzeugerschaltung 205 die Bustrennung. Das erlaubt externen Schaltungen den Zugriff zu den Ressourcen in dem Chip. Als ein Ergebnis wird durch Hinzufügen einer kleinen Hardware-Menge die Kompatibilität mit der externen DMAC verbessert und das Prüfen der internen Ressourcen vereinfacht.

< Ausführung 5>

Der Aufbau der Datenverarbeitungs-Vorrichtung dieser Ausführung ist der gleiche wie der der Ausführung 1, bis auf den folgenden Aspekt.
Anders als in Ausführung 1 wird ein von einer externen Schaltung zu der Bussteuereinheit 120 eingegebenes Signal (NINHREQ) behauptet. NINHREQ bezeichnet die Anforderung der externen Schaltung, die Verwendung der internen Peripherie-Geräte 106 zu sperren.
Das nachfolgende ist eine Beschreibung dieses Betriebs der wie vorstehend beschrieben aufgebauten Datenverarbeitungs-Vorrichtung in dem Falle, daß die Datenwe geinheit 103 Daten zu den externen Peripherie-Geräten statt den internen Peripherie- Geräten 106 lädt, mit Bezug auf das in Fig. 28 gezeigte Zeitablaufdiagramm. Das ist grundsätzlich das gleiche wie in (3) der Ausführung 1, bis auf die folgenden Aspekte.
Um Daten von den externen Peripherie-Geräten zu laden, gibt die Datenwegeinheit 103 ein Signal aus, das das Sperren der Verwendung der internen Peripherie-Geräte 106 anfordert, mit der Zeitgabe von T01. Die Peripherie-Zugriffsperranforderungs-Erfassungsschaltung 207 erfaßt das Behaupten von NINHREQ und behauptet ein Peripherzugriff-Sperrsignal (IOINH) an die Bus-Steuersignal-Erzeugerschaltung 204 und die Busschalt-Steuersignal-Erzeugerschaltung 205, mit der Zeitgabe von T02.
Die Bus-Steuersignal-Erzeugerschaltung 204 behauptet ein Adreß-Übergabesignal (NEXTAS) und ein Zugriffsgrößen-Signal (NEXTWD) in der Zeitgabe von T11 und behauptet ein Lesefreigabe-Signal (NEXTRE) in der Zeitgabe von T12.
Gleichzeitig erfaßt die Busschalt-Steuersignal-Erzeugerschaltung 205 in Reaktion auf das Behaupten von IOINH Zugriff zu den externen Peripherie-Geräten statt den internen Peripherie-Geräten 106. Die Schaltung 205 steuert den zweiten Busschalter 118, um den ARAMBUS und den A-Bus durch Negieren eines der Busschalt- Steuersignale (NDPERAM) unverbunden zu setzen, was Datenübertragung von dem DPERIBUS[15 : 0] zu dem DRAMBUS [15 : 0] bezeichnet, mit der Zeitgabe von T11. Als Ergebnis wird die von dem Operanden-Adreßpuffer 113 ausgegebene Adresse den externen Peripherie-Geräten durch den ARAMBUS[15 : 0] und den externen Adreßbus (A[15 : 0]) zugeführt.
Die externen Peripherie-Geräte geben Daten entsprechend der Adresse zu dem externen Datenbus (D[15 : 0]) in der Zeitgabe von T12 aus, begründet auf den Externbus- Steuersignalen. Die Adresse wird zu dem Ladepuffer 114 durch den DRAMBUS in der Zeitgabe gehalten, in der NEXTRE negiert wird. Dann wird die Adresse zu der Datenwegeinheit 103 ausgegeben.
Wie hier vorher beschrieben wurde, erlaubt das Vorsehen einer Schaltung zum Erfassen eines Modus, der das Sperren der Verwendung der internen Peripherie-Schaltung bezeichnet, die Verwendung von externen Peripherie-Geräten oder eines anderen Chip in dem busgetrennten Modus durch Integrieren derselben mit der Datenverarbeitungs- Vorrichtung dieser Erfindung.
Obwohl die vorliegende Erfindung mittels Beispielen mit Bezug auf die beigefügten Zeichnungen vollständig beschrieben wurde, ist zu bemerken, daß verschiedene Änderungen und Abwandlungen dem auf diesem Fachgebiet Erfahrenen offensichtlich wer den. Deshalb sollten sie, wenn solche Änderungen und Abwandlungen nicht von dem Schutzbereich der vorliegenden Erfindung abweichen, als darin enthalten angesehen werden.

Claims

1. Datenverarbeitungsvorrichtung, die mit einer Befehls-Speichereinheit, einer Befehls-Vorbereitungseinheit, einer Befehls-Ausführungseinheit und einer Daten-Speichereinheit versehen ist,

wobei die Datenverarbeitungsvorrichtung umfaßt:

einen ersten Bus zum Verbinden der Befehlsspeichereinheit mit der Befehlsvorbereitungseinheit;

einen zweiten Bus zum Verbinden der Befehlsausführungseinheit mit der Datenspeichereinheit;

erstes Schaltermittel, um wahlweise elektrisch den ersten und den zweiten Bus miteinander zu verbinden bzw. voneinander zu trennen; und

Steuermittel zum Steuern des Betriebs des ersten Schaltermittels in Reaktion auf Betriebsvorgänge der Befehlsvorbereitungseinheit und der Befehlsausführungseinheit.

2. Datenverarbeitungsvorrichtung nach Anspruch 1, bei der

der erste Bus einen ersten m-Bit-Adreßbus und einen ersten n-Bit-Datenbus (wobei m und n ganze Zahlen sind) enthält;

der zweite Bus einen zweiten m-Bit-Adreßbus und einen zweiten n-Bit-Datenbus enthält;

und

das erste Schaltermittel einen ersten m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden des ersten und zweiten Bus miteinander bzw. zum Trennen des ersten und zweiten Adreßbus voneinander und einen zweiten n-Bit Bus-Sendeempfänger zum bidirektionalen Verbinden des ersten mit dem zweiten Datenbus und zum Trennen dieser Buse voneinander enthält.

3. Datenverarbeitungsvorrichtung nach Anspruch 2, beider das Steuermittel umfaßt:

Erfassungsmittel, um zu erfassen:

eine erste Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu der Befehlsspeichereinheit bezeichnet,

eine zweite Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu der Datenspeichereinheit bezeichnet,

eine dritte Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu der Befehlsspeichereinheit bezeichnet, und

eine vierte Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungs einheit zu der Datenspeichereinheit bezeichnet; und

Bussteuermittel zum Steuern zum Anschließen des ersten Schaltermittels, wenn eine der ersten oder zweiten Anforderungen erfaßt wird, und zum Abtrennen des ersten Schaltermittels, wenn die dritte oder die vierte Anforderung erfaßt wird.

4. Datenverarbeitungsvorrichtung nach Anspruch 3, bei der das Erfassungsmittel umfaßt:

eine erste Dekodierschaltung zum Dekodieren einer von der Befehlsvorbereitungseinheit durch den ersten Adreßbus eingegebenen Adresse, wobei die dekodierte Adresse als die dritte Anforderung angesehen wird, wenn die dekodierte Adresse für die Befehlsspeichereinheit gilt, und als die zweite Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt; und

eine zweite Dekodierschaltung zum Dekodieren einer von der Befehlsausführungseinheit durch den zweiten Adreßbus eingegebenen Adresse, wobei die dekodierte Adresse als die erste Anforderung angesehen wird, wenn die dekodierte Adresse für die Befehlsspeichereinheit gilt, und als die vierte Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt.

5. Datenverarbeitungsvorrichtung nach Anspruch 2, bei der

der zweite n-Bit-Bus-Sendeempfänger so aufgebaut ist, daß Leitungen, die jeden solchen Datenbus entsprechend bis zum rten-Bit (1 ≤ r ≤ n - 1) zusammensetzen, unabhängig von den anderen Leitungen, die dem (n-r)ten Bit entsprechen, angeschlossen und gelöst werden können, und bei der

das Steuermittel umfaßt:

Richtungserfassungsmittel, um als eine vorgegebene Richtung eine Eingabe eines Signals zu erfassen, das bezeichnet, daß das (n-r)te Bit des als nächstes auszulesenden n-Bit-Befehls Daten entspricht, und

erstes Schaltersteuermittel zum Steuern des zweiten Bus-Sendeempfängers zum Trennen der r-Bit-Leitungen und zum Verbinden der (n-r) Bitleitungen in Reaktion auf das Erfassen der vorgegebenen Richtung.

6. Datenverarbeitungsvorrichtung nach Anspruch 5, bei der der Wert n = 16 und der Wert r = 8 ist.

7. Datenverarbeitungsvorrichtung nach Anspruch 1, die weiter umfaßt:

einen dritten Bus, zum Verbinden einer oder mehrerer Peripherie-Schaltungen damit; und

ein zweites Schaltermittel zum wahlweisen elektrischen Verbinden bzw. Trennen des zweiten und des dritten Bus, wobei,

das Steuermittel den Betrieb des zweiten Schaltermittels in Abhängigkeit von Betätigun gen der Befehlsvorbereitungseinheit und der Befehlsausführungseinheit steuert.

8. Datenverarbeitungsvorrichtung nach Anspruch 7, bei der der erste Bus einen ersten m-Bit- Adreßbus und einen ersten n-Bit-Datenbus (wobei m und n ganze Zahlen sind) enthält;

der z weite Bus einen zweiten m-Bit-Adreßbus und einen zweiten n-Bit-Datenbus enthält;

der dritte Bus einen dritten m-Bit-Adreßbus und einen dritten n-Bit-Datenbus enthält;

das erste Schaltermittel einen ersten m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des ersten und des zweiten Adreßbuses und einen zweiten n-Bit-Bus- Sendeempfänger zum bidirektionalen Verbinden und Trennen des ersten und des zweiten Datenbus enthält; und

das zweite Schaltermittel einen dritten m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten und des dritten Adreßbuses und einen vierten n-Bit-Bus- Sendeempfänger zum bidirektionalen Verbinden bzw. Trennen des zweiten und des dritten Datenbus enthält.

9. Datenverarbeitungsvorrichtung nach Anspruch 8, bei der das Steuermittel umfaßt:

Erfassungsmittel, um zu erfassen:

eine erste Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit auf die Befehlsspeichereinheit bezeichnet,

eine dritte Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu der Befehlsspeichereinheit bezeichnet,

eine vierte Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu der Datenspeichereinheit bezeichnet,

eine fünfte Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu den Peripherie-Schaltungen bezeichnet, und

eine sechste Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu den Peripherie-Schaltungen bezeichnet; und

Steuermittel zum Steuern:

zum Verbinden des ersten Schaltermittels, wenn eine der ersten oder zweiten Anforderungen erfaßt wird, und zum Trennen des ersten Schaltermittels, wenn die dritte und/oder vierte Anforderung erfaßt wird/werden,

zum Verbinden des ersten und des zweiten Schaltermittels, wenn die fünfte Anforderung erfaßt wird, und

zum Trennen des ersten Schaltermittels und zum Verbinden des zweiten Schaltermittels, wenn die dritte und die sechste Anforderung gleichzeitig erfaßt werden.

10. Datenverarbeitungsvorrichtung nach Anspruch 9, bei der das Erfassungsmittel umfaßt:

eine erste Dekodierschaltung zum Dekodieren einer von der Befehlsvorbereitungseinheit durch den ersten Adreßbus eingegebenen Adresse, wobei die dekodierte Adresse als die dritte Anforderung angesehen wird, wenn die dekodierte Adresse für die Befehlsspeichereinheit gilt, als die zweite Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt, und als die fünfte Anforderung angesehen wird, wenn die dekodierte Adresse für die Peripherie-Schaltungen gilt; und

eine zweite Dekodierschaltung zum Dekodieren einer von der Befehlsausführungseinheit durch den zweiten Adreßbus eingegebenen Adresse, wobei die dekodierte Adresse als die erste Anforderung angesehen wird, wenn die dekodierte Adresse für die Befehlsspeichereinheit gilt, als die vierte Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt und als die sechste Anforderung angesehen wird, wenn die dekodierte Adresse für die Peripherie-Schaltungen gilt.

11. Datenverarbeitungsvorrichtung nach Anspruch 8, bei der der zweite n = Bit-Bus- Sendeempfänger so aufgebaut ist, daß den jeweiligen Datenbus entsprechend bis zum r-ten Bit (1 ≤ r ≤ n - 1) zusammensetzende Leitungen unabhängig von den anderen, dem (n-r)ten Bit entsprechenden Leitungen angeschlossen und gelöst werden können, und wobei das Steuermittel umfaßt:

erstes Schaltersteuermittel, um den zweiten Bus-Sendeempfänger zum Trennen der r-Bit- Leitungen und zum Anschließen der (n-r) Bit-Leitungen in Abhängigkeit von der Erfassung der vorgegebenen Richtung zu steuern.

12. Datenverarbeitungsvorrichtung nach Anspruch 12, bei der der Wert n = 16 und der Wert r = 8 ist.

13. Datenverarbeitungsvorrichtung nach Anspruch 7, die weiter umfaßt:

drittes Schaltermittel zum wahlweisen elektrischen Verbinden bzw. Trennen des zweiten Bus mit/von einem externen Bus, wobei der externe Bus einen externen Adreßbus und einen externen Datenbus enthält, und externe Schaltungen und/oder ein I/O-Gerät verbindet,

wobei das Steuermittel den Betrieb des dritten Schaltermittels in Reaktion auf die Betätigungen der Befehlsvorbereitungseinheit und der Befehlsausführungseinheit steuert.

14. Datenverarbeitungsvorrichtung nach Anspruch 13, bei der

das erste Schaltermittel einen ersten m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des ersten mit bzw. von dem zweiten Adreßbus und einen zweiten n-Bit- Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des ersten mit bzw. von dem zweiten Datenbus enthält;

das zweite Schaltermittel einen dritten m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten mit bzw. von dem dritten Adreßbus und einen vierten n- Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten mit bzw. von dem dritten Datenbus enthält; und

das dritte Schaltermittel einen fünften m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten mit bzw. von externen Adreßbusen und einen sechsten n- Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten mit bzw. von externen Datebusen enthält.

15. Datenverarbeitungsvorrichtung nach Anspruch 14, bei der das Steuermittel umfaßt:

Erfassungsmittel, um zu erfassen:

eine fünfte Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu den Peripherie-Schaltungen bezeichnet,

eine sechste Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu den Peripherie-Schaltungen bezeichnet,

eine siebte Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu den externen Schaltungen und/oder dem I/O-Gerät bezeichnet, und

eine achte Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungs einheit zu den externen Schaltungen und/oder dem I/O-Gerät bezeichnet; und

Bussteuermittel zum Steuern:

zum Verbinden des ersten Schaltermittels, wenn eine der ersten und zweiten Anforderungen erfaßt ist und zum Trennen des ersten Schaltermittels, wenn die dritte und/oder vierte Anforderung erfaßt ist/sind,

zum Verbinden des ersten und des zweiten Schaltermittels, wenn die fünfte Anforderung erfaßt ist,

zum Trennen des ersten Schaltermittels und zum Verbinden des zweiten Schaltermittels, wenn die dritte und sechste Anforderung gleichzeitig erfaßt sind,

zum Verbinden des ersten und des dritten Schaltermittels, wenn die siebte Anforderung erfaßt ist, und

zum Trennen des ersten Schaltermittels und zum Verbinden des dritten Schaltermittels, wenn die achte Anforderung erfaßt ist.

16. Datenverarbeitungsvorrichtung nach Anspruch 15, bei der das Erfassungsmittel umfaßt:

eine erste Dekodierschaltung zum Dekodieren einer von der Befehlsvorbereitungseinheit durch den ersten Adreßbus eingegebenen Adresse, wobei die dekodierte Adresse als die dritte Anforderung angesehen wird, wenn die dekodierte Adresse für die Befehlsspeichereinheit gilt, als die zweite Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt, als die fünfte Anforderung angesehen wird, wenn die dekodierte Adresse für die Peripherie-Schaltungen gilt, und als die siebte Anforderung angesehen wird, wenn die dekodierte Adresse für die externen Schaltungen und/oder das I/O-Gerät gilt; und

eine zweite Dekodierschaltung zum Dekodieren einer von der Befehlsausführungseinheit durch den zweiten Adreßbus eingegebenen Adresse, wobei die dekodierte Adresse als die erste Anforderung angesehen wird, wenn die dekodierte Adresse für die Befehlsspeichereinheit gilt, als die vierte Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt, als die sechste Anforderung angesehen wird, wenn die dekodierte Adresse für die Peripherie-Schaltungen gilt und als die achte Anforderung angesehen wird, wenn die dekodierte Adresse für die externen Schaltungen und/oder das I/O-Gerät gilt.

17. Datenverarbeitungsvorrichtung nach Anspruch 15, bei der das dritte Schaltermittel weiter enthält:

einen siebten n-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen irgendwelcher k-Bits des zweiten Bus und irgendwelcher k-Bits des externen Bus; und

eine Steuereinheit zum Sperren der Betätigung des sechsten Bus-Sendeempfängers und zum Betätigen des siebten Bus-Sendeempfängers, wenn eine von den siebten und achten Anforderungen erfaßt wird.

18. Datenverarbeitungsvorrichtung nach Anspruch 17, bei der, wenn der Wert n = 16 und der Wert k = 8 ist, der siebte Bus-Sendeempfänger selektiv die 8 Bits hoher Ordnung des externen Bus und die 8 Bits niederer Ordnung des zweiten Bus verbindet und trennt.

19. Datenverarbeitungsvorrichtung nach Anspruch 14, bei der der zweite n-Bit-Bus-Sendeempfänger so aufgebaut ist, daß jeden solchen Datenbus entsprechend bis dem r-ten Bit (1 ≤ r ≤ n - 1) zusammensetzende Leitungen unabhängig von den anderen den (n-r)ten Bit entsprechenden Leitungen verbunden und getrennt werden können und wobei

das Steuermittel umfaßt:

Richtungserfassungsmittel, um als eine vorgegebene Richtung einen Eingang eines Signals zu erfassen, das bezeichnet, daß das (n-r)te Bit des als nächsten auszulesenden n- Bit-Befehls Daten entspricht, und

erstes Schaftsteuermittel zum Steuern des zweiten Bus-Sendeempfängers zum Trennen der rten Bit-Leitungen und zum Verbinden der (n-r)ten Bit-Leitungen in Abhängigkeit von dem Erfassen der vorgegebenen Richtung.

20. Datenverarbeitungsvorrichtung nach Anspruch 19, bei der der Wert n = 16 und der Wert r = 8 ist.

21. Datenverarbeitungsvorrichtung nach Anspruch 13, bei der, wenn ein externes Signal eingegeben wird, das zum Trennen interner Hardware-Ressourcen gerichtet ist, das Steuermittel das erste, zweite und dritte Schaltermittel so steuert, daß die externen Schaltungen und/oder das I/O-Gerät durch den externen Bus und das dritte Schaltermittel auf die Befehlsspeichereinheit, die Datenspeichereinheit und die Peripherie-Schaltungen zugreifen können.

22. Datenverarbeitungsvorrichtung nach Anspruch 21, bei der der erste Bus einen ersten m- Bit-Adreßbus und einen ersten n-Bit-Datenbus (wobei m und n ganze Zahlen sind) enthält;

das erste Schaltermittel einen ersten m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des ersten und des zweiten Adreßbus und einen zweiten n-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des ersten und des zweiten Datenbus enthält;

das zweite Schaltermittel einen dritten m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten und dritten Adreßbus und einen vierten n-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten und des dritten Datenbus enthält; und

das dritte Schaltermittel einen fünften m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten und des externen Adreßbus und einen sechsten n-Bit- Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten und des externen Datenbus enthält.

23. Datenverarbeitungsvorrichtung nach Anspruch 22, bei der das Steuermittel umfaßt:

Erfassungsmittel, um zu erfassen:

eine erste Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu der Befehlsspeichereinheit bezeichnet;

eine achte Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu den externen Schaltungen und/oder dem I/O-Gerät bezeichnet; und

Bussteuermittel zum Steuern:

zum Verbinden des ersten Schaltermittels, wenn eine der ersten und zweiten Anforderungen erfaßt wird; und zum Trennen des ersten Schaltermittels, wenn die dritte und/oder vierte Anforderung erfaßt wird,

zum Verbinden des ersten und des zweiten Schaltermittels, wenn die fünfte Anforderung erfaßt wird,

zum Trennen des ersten Schaltermittels und zum Verbinden des zweiten Schaltermittels, wenn die dritte und die sechste Anforderung gleichzeitig erfaßt werden,

zum Verbinden des ersten und des dritten Schaltermittels, wenn die siebte Anforderung erfaßt wird, und

zum Trennen des ersten Schaltermittels und zum Verbinden des dritten Schaltermittels, wenn die achte Anforderung erfaßt wird.

24. Datenverarbeitungsvorrichtung nach Anspruch 23, bei der das Steuermittel weiter Buslöseanforderungs-Erfassungsmittel zum Erfassen einer Anforderung für die Verwendung der internen Buse umfaßt, welche Anforderung durch die externen Schaltungen und/oder das I/O- Gerät abgegeben wird, und bei der

das Erfassungsmittel weiter erfaßt:

eine neunte Anforderung, die eine Anforderung zum Zugriff von den externen Schaltungen oder dem I/O-Gerät auf die Datenspeichereinheit bezeichnet, und

eine zehnte Anforderung, die eine Anforderung zum Zugriff von den externen Schaltungen und/oder dem I/O-Gerät zu den Peripherie-Schaltungen bezeichnet; und

das Bussteuermittel steuert:

zum Verbinden des dritten Schaltermittels und zum Trennen des ersten und des zweiten Schaltermittels, wenn sowohl die Bustrennanforderung als auch die neunte Anforderung erfaßt werden, und

zum Verbinden des zweiten und des dritten Schaltermittels und zum Trennen des ersten Schaltermittels, wenn die zehnte Anforderung erfaßt wird.

25. Datenverarbeitungsvorrichtung nach Anspruch 24, bei der das Erfassungsmittel weiter eine dritte Dekodierschaltung zum Dekodieren einer von den externen Schaltungen durch das dritte Schaltermittel und den zweiten Adreßbus eingegebenen Adresse umfaßt, wobei die dekodierte Adresse als die neunte Anforderung angesehen wird, wenn die dekodierte Adresse für die Datenspeichereinheit gilt, und als die zehnte Anforderung angesehen wird, wenn die dekodierte Adresse für die Peripherie-Schaltungen gilt.

26. Datenverarbeitungsvorrichtung nach Anspruch 22, bei der der zweite n-Bit-Bus-Sendeempfänger so aufgebaut ist, daß jeden solchen Datenbus entsprechend bis zum r-ten Bit (1 ≤ r ≤ n - 1) zusammensetzenden Leitungen unabhängig von den anderen dem (n-r)ten Bit entsprechenden Leitungen verbunden und getrennt werden können, und bei der das Steuermittel umfaßt:

Richtungserfassungsmittel, um als eine vorgegebene Richtung einen Eingang eines Signals zu erfassen, das bezeichnet, daß das (n-r)te Bit des als nächstes auszulesenden n- Bit-Befehls Daten entspricht, und

erstes Schaltersteuermittel zum Steuern des zweiten Bus-Sendeempfängers zum Trennen der rten Bit-Leitungen und zum Verbinden der (n-r)ten Bit-Leitungen in Abhängigkeit von der Erfassung der vorgegebenen Richtung.

27. Datenverarbeitungsvorrichtung nach Anspruch 26, bei der der Wert n = 16 und der Wert r = 8 ist.

28. Datenverarbeitungsvorrichtung nach Anspruch 13, bei der das Steuermittel weiter Sperranforderungs-Erfassungsmittel umfaßt zum Erfassen einer Sperranforderung zum Sperren der Verwendung der peripheren Schaltungen, welche Anforderung durch die externen Schaltungen und/oder das I/O-Gerät abgegeben wird, und wobei

das Bussteuermittel das Zugreifen auf die peripheren Schaltungen sperrt, wenn die Sperranforderung erfaßt wird.

29. Datenverarbeitungsvorrichtung nach Anspruch 28, bei der

das zweite Schaltermittel einen dritten m-Bit-Bus-Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten und des dritten Adreßbus und einen vierten n-Bit-Bus- Sendeempfänger zum bidirektionalen Verbinden und Trennen des zweiten und des dritten Datenbus enthält; und

30. Datenverarbeitungsvorrichtung nach Anspruch 29, bei der das Steuermittel umfaßt:

Erfassungsmittel, um zu erfassen:

eine fünfte Anforderung, die eine Anforderung zum Zugriff von der Befehlsvorbereitungseinheit zu den peripheren Schaltungen bezeichnet,

eine sechste Anforderung, die eine Anforderung zum Zugriff von der Befehlsausführungseinheit zu den peripheren Schaltungen bezeichnet,

Bussteuermittel zum Steuern:

zum Verbinden des ersten Schaltermittels, wenn eine der ersten und der zweiten Anforderungen erfaßt werden, und zum Trennen des ersten Schaltermittels, wenn die dritte und/oder vierte Anforderung erfaßt wird,

31. Datenverarbeitungsvorrichtung nach Anspruch 30, bei der das Bussteuermittel zum Verbinden des ersten und des dritten Schaltermittels und zum Trennen des zweiten Schaltermittels steuert, wenn sowohl die Sperranforderung als auch die fünfte Anforderung erfaßt werden, und

zum Verbinden des dritten Schaltermittels und zum Trennen des ersten und des zweiten Schaltermittels steuert, wenn sowohl die Sperranforderung als auch die sechste Anforderung erfaßt werden, wie auch dann, wenn sowohl die Sperranforderungen als auch die dritte und die sechste Anforderung gleichzeitig erfaßt werden.

32. Datenverarbeitungsvorrichtung nach Anspruch 29, bei der der zweite n-Bit-Bus-Sendeempfänger so aufgebaut ist, daß jeden solchen Datenbus entsprechend bis zum r-ten Bit (1 ≤ r ≤ n - 1) zusammensetzende Leitungen unabhängig von den anderen, dem (n-r)ten Bit entsprechenden Leitungen verbunden und getrennt werden können, und bei der

das Steuermittel umfaßt:

Richtungserfassungsmittel, um als eine vorbestimmte Richtung einen Eingang eines Si gnals zu erfassen, das bezeichnet, daß das (n-r)te Bit des als nächstes auszulesenden n-Bit- Befehls Daten entspricht, und

erstes Schaltersteuermittel zum Steuern des zweiten Bus-Sendeempfängers zum Trennen der r-Bit-Leitungen und zum Verbinden der (n-r)-Bit-Leitungen in Reaktion auf das Erfassen der vorgegebenen Richtung.

33. Datenverarbeitungsvorrichtung nach Anspruch 32, bei der der Wert n = 16 und der Wert r = 8 ist.