DE69325751T2

DE69325751T2 - Verfahren zum Testen des Kontakts zwischen einem integrierten Baustein und einer Leiterplatte

Info

Publication number: DE69325751T2
Application number: DE69325751T
Authority: DE
Inventors: Mark Alexander Laing; Robert John Williams
Original assignee: Marconi Instruments Ltd
Current assignee: Marconi Instruments Ltd
Priority date: 1992-06-15
Filing date: 1993-05-26
Publication date: 1999-11-18
Anticipated expiration: 2013-05-27
Also published as: EP0575061A1; DE69325751D1; US5399975A; EP0575061B1; GB9212646D0

Description

Die Erfindung betrifft ein Verfahren zum Testen der elektrischen Leitfähigkeit einer Verbindung zwischen einem integrierten Schaltungsbaustein und einer Leiterplatte, mit welcher der Baustein verbunden ist.
Ein bekanntes Verfahren zum Testen solch einer Verbindung beinhaltet das Anlegen von Potentialen an Schaltungsknoten der Leiterplatte und der Überwachung der Reaktionen der Schaltung auf diese Potentiale. Die Potentiale werden von einer zentralen Steuereinrichtung einer automatischen Testeinrichtung (ATE, für engl.: automatic test equipment) erzeugt und über eine In-Schaltungs-Test(ICT, für engl.: incircuit test)-Aufnahmevorrichtung an die Schaltungsknoten der Einrichtung, welche die Leiterplatte aufnimmt, angelegt. Die Aufnahmevorrichtung weist ein sogenanntes Nagelbett auf, das die Schaltungsknoten kontaktiert. Die Reaktionen der Schaltung, die durch das Nagelbett aufgenommen werden, werden an die zentrale Steuereinrichtung weitergeleitet. Die Steuereinrichtung kennt die Leiterplatte und den mit ihr verbundenen Baustein vollständig und weiß deshalb, welche Reaktionen auf verschiedene Potentialmuster, die sie erzeugt, zu erwarten sind. Die Steuereinrichtung ist deshalb in der Lage, jede schlechte Verbindung zwischen den Bausteinen und der Leiterplatte zu erkennen.
Ein Nachteil dieses Verfahrens besteht darin, daß es eine detaillierte Kenntnis der Leiterplatte und den mit dieser verbundenen Bausteinen voraussetzt. Die betreffenden Informationen könnten nicht verfügbar sein. Ein weiterer Nachteil dieses Verfahrens liegt darin, daß viel Zeit benötigt wird, um das Testprogramm zu schreiben, welches von der zentralen Steuereinrichtung ausgeführt wird und das die verschiedenen Potentialmuster festlegt, die angelegt werden sollen, und die darauf zu erwartenden Reaktionen.
Ein weiteres bekanntes Verfahren nutzt die zuvor erwähnte ATE-Einrichtung und die ICT-Aufnahmevorrichtung, um das Vorhandensein einer Diode der Schaltung zu testen, die während des Tests zwischen dem getesteten Stift (Anschlußstift, Pin) und einem Erdungsanschlußstift des Bausteins geschaltet ist. Die Diode bildet einen Teil der Spannungsschutzschaltung des Bausteins, die für den getesteten Stift bereitgestellt wird. An den getesteten Stift wird eine Spannung angelegt, um die Diode in Durchlaßrichtung vorzuspannen, und die Spannung zwischen dem getesteten Stift und Masse, d. h. der Spannungsabfall über die Diode wird von der ATE-Einrichtung gemessen. Wenn der charakteristische Spannungsabfall in Durchlaßrichtung gemessen wird, ist die getestete Stiftverbindung gut.
Ein Nachteil dieses Verfahrens macht sich dann bemerkbar, wenn ein Stift eines anderen Bausteins, welcher gleicherweise durch eine Diode wie die Diode des getesteten Bausteins geschützt ist, an demselben Schaltungsknoten liegt, wie der zu testende Stift. Wenn die Verbindung des getesteten Stifts schlecht ist, die Verbindung des Stifts des anderen Bausteins aber gut ist, wird man nach wie vor den charakteristischen Spannungsabfall in Durchlaßrichtung messen, und deshalb die schlechte Verbindung des getesteten Stifts nicht erkennen.
EP-A-0573159 (ein Dokument nach Artikel 54(3) EPC) offenbart ein Einrichtung, die bestimmt, ob Eingangs- und Ausgangsstifte der Halbleiterkomponenten vorhanden und exakt an eine Leiterplatte gelötet sind. Die Einrichtung nutzt einen Oszillator, der ein Signal, typischerweise zehn Kilohertz (10 kHz) bei 0,2 Volt an den getesteten Stift anlegt. Eine leitende Elektrode wird auf dem Gehäuse der Komponenten platziert. Die Elektrode ist mit einer Strommeßeinrichtung verbunden. Ein anderer Stift der Komponente ist mit dem üblichen Signalrücklauf verbunden. Typischerweise wird als anderer Stift ein Leistungs- oder Erdungsstift der Komponente gewählt. Die Strommeßeinrichtung mißt den von dem getesteten Stift zu der leitenden Elektrode fließenden Strom mittels kapazitiver Kopplung.
Gemäß der vorliegenden Erfindung wird ein Verfahren zum Testen der elektrischen Leitfähigkeit einer Verbindung zwischen einem integrierten Schaltungsbaustein und einer Leiterplatte, auf welcher der Baustein kontaktiert ist bereitgestellt, wobei der Baustein einen Strompfad zwischen einer weiteren seiner Verbindungen und der zu testenden Verbindung aufweist, und wobei das Verfahren, währenddessen die Schaltung nicht in Betrieb ist, folgende Schritte beinhaltet: Anlegen eines Potentials eines ersten Wertes über die Leiterplatte an die weitere Verbindung; Anlegen eines Potentials eines zweiten, verschiedenen Wertes über die Leiterplatte an die Verbindung, die getestet wird; Nutzung einer Prüfeinrichtung, die angrenzend an den Baustein angeordnet ist, um indirekt Strom in dem Strompfad zu messen, wobei das Vorhandensein eines Stromes anzeigt, das die getestete Verbindung leitend ist.
Ein erfindungsgemäßes Verfahren zum Testen der elektrischen Leitfähigkeit einer Verbindung zwischen einem integrierten Schaltungsbaustein und einer Leiterplatte, auf welcher der Baustein kontaktiert ist, wird nun beispielshalber unter Bezug auf die beiliegenden Zeichnungen beschrieben, in denen:
Fig. 1 eine schematische Darstellung einer Einrichtung zur Ausführung des Verfahrens ist, die mit einer Leiterplatte verbunden ist, wobei ein CMOS-Baustein mit der Leiterplatte verbunden ist;
Fig. 2 die Position einer Prüfspitze der Einrichtung bezüglich des CMOS-Bausteins aus Fig. 1 darstellt;
Fig. 3 eine schematische Darstellung ist, die detaillierter als in Fig. 1 dargestellt einen Teil der Einrichtung aus Fig. 1 zeigt;
Fig. 4 eine weitere Darstellung der Einrichtung ist, die insbesondere deren Prüfspitzen zeigt und eine Rahmenhalterung, die die Prüfspitzen in Position hält;
Fig. 5 ein Schaltdiagramm der Schaltung jeder der Prüfspitzen der Einrichtung ist; und
Fig. 6 verschiedene Wellenformen der Spannung darstellt, die bei Anwendung der Einrichtung auftreten.
Bezugnehmend auf Fig. 1, weist die Einrichtung eine zentrale ATE-Steuereinrichtung 1 auf, eine ICT-Aufnahmevorrichtung 3, mehrere induktive Prüfspitzen 5, von denen nur eine in Fig. 1 dargestellt ist und eine Rahmenhalterung, um die Prüfspitzen in Position zu halten (in Fig. 1 nicht dargestellt). Eine Leiterplatte 7 wird von der Aufnahmevorrichtung 3 gehaltert und ist mit dieser verbunden. Ein CMOS-Baustein 9 ist mit der Leiterplatte 7 verbunden. Der Baustein 9 weist die VCC- 11 und die Erdungsanschluß- 13 Stiftverbindungen auf, und die Signalstiftverbindung 15. Der Signalstift 15 wird durch die Spannungsschutzschaltung für den Signalstift des CMOS-Bausteins geschützt, die eine obere 17 und eine untere 19 Klemmdiode aufweist. Die Aufnahmevorrichtung 3 weist einen Widerstand 21 auf.
Die Steuereinrichtung 1 erzeugt Potentiale zum Anlegen an Schaltungsknoten der Leiterplatte 7. Die Potentiale werden über die Aufnahmevorrichtung 3 angelegt, welche ein sogenanntes Bett aus Nägeln aufweist, die die Schaltungsknoten kontaktieren.
Es soll nun die Anwendung der Einrichtung zum Test der elektrischen Leitfähigkeit der Signalstiftverbindung 15 zu der Leiterplatte 7 beschrieben werden.
Die Masseanschlüsse der Leiterplatte 7 und der ATE- Einrichtung 1 sind nicht verbunden, d. h. die Leiterplatte 7 wird durch die Einrichtung 1 nicht aufgeladen, dadurch liegt die Leiterplatte 7 effektiv auf Schwebepotential. An den VCC- Stift 11 und den Erdungsstift 13 werden Potentiale von etwa 5 V gelegt. Eine Folge von Spannungsimpulsen mit bekannter Frequenz, wie in Fig. 6(i) dargestellt, wird über einen Widerstand an den getesteten Stift 15 angelegt. Das Potential bewegt sich zwischen 5 V und 0 V.
Wenn das an den Stift 15 gelegte Potential 5 V beträgt, fließt in dem Baustein 9 kein Strom. Angenommen, die Stiftverbindung 15 ist gut, dann wird, wenn das angelegte Potential 0 V beträgt, die untere Klemmdiode 17 in Durchlaßrichtung vorgespannt und die obere Klemmdiode 19 umgekehrt vorgespannt. Somit wird auf dem Pfad zwischen den Stiften 13 und 15 über die Diode 17 Strom fließen. Es ist zu beachten, daß hier angenommen wird, daß die Erdungsstiftverbindung 13 gut ist. Der Widerstand 21 dient dazu, den Stromfluß zu begrenzen. Wenn die Stiftverbindung 15 nicht gut ist, wird in dem Baustein 9 kein Strom fließen.
Die in Fig. 1 gezeigte induktive Prüfspitze 5, die über dem Baustein 9 positioniert ist, nimmt jeden Stromfluß in dem Baustein 9 auf und liefert damit eine Anzeige dafür, ob die Stiftverbindung 15 gut ist oder nicht. Wie in Fig. 2 dargestellt, ist die Prüfspitze 5 über dem inneren Silizium- Wafer 23 des CMOS-Bausteins 9 positioniert, um den Stromfluß in dem Baustein 9 abzufühlen. Fig. 2 zeigt außerdem die inneren Verbindungsdrähte 25 und Stiftverbindungen des Bausteins 9, von denen drei die Stiftverbindungen 11, 13 und 15 aus Fig. 1 sind.
Außerdem auf Fig. 3 bezugnehmend, weist die ATE-Einrichtung 1 eine Softwaresteuereinheit 27 auf, eine Leistungsversorgung 29, Transistor-Schalter 31, die in der Lage sind, 5 V oder 0 V anzulegen, und eine Matrix aus Relais 33. Wie zuvor erwähnt, weist die ICE-Aufnahmevorrichtung 3 ein Bett aus Nägeln 35 auf, welche Schaltungsknoten der Leiterplatte 7 kontaktieren (in Fig. 3 nicht gezeigt), und den Widerstand 21 (man vergleiche Fig. 1). Der Widerstand 21 ist zwischen die Nägel F und G geschaltet, die nicht verwendet werden, d. h. die keine Schaltungsknoten der Leiterplatte 7 kontaktieren.
Es soll nun die Arbeitsweise des in Fig. 3 gezeigten Teils der Einrichtung zum Anlegen der Folge von Spannungsimpulsen an den Stift 15 (siehe Fig. 1) über den Widerstand 21, beschrieben werden.
Angenommen, Nagel D kontaktiert den für den Stift 15 des Bausteins 9 relevanten Schaltungsknoten. Die Relais a und b sind von der Steuerung 27 geschlossen, so daß der Widerstand 21 über den Pol 37 mit dem Nagel D verbunden ist. Das Anlegen der Folge von Spannungsimpulsen an Nagel D wird durch die Steuereinheit 27 gewährleistet, die wiederholt den dem Nagel G zugeordneten Transistorschalter 31 an und ausschaltet, um eine Spannung bereitzustellen, die sich zwischen 5 V und 0 V bewegt. Das Anlegen der Folge von Spannungsimpulsen an einen anderen Nagel zum Zwecke des Tests eines anderen Stiftes des Bausteins 9 oder des Stifts eines anderen Bausteins auf der Leiterplatte 7 wird einfach dadurch erreicht, daß das Relais b geöffnet und das Relais an Pol 37 unter dem Nagel, an den die Impulse angelegt werden sollen, geschlossen wird. Damit wird das Anlegen der Folge von Spannungsimpulsen an einen anderen Stift erreicht, indem das Relais an Pol 37 unter dem augenblicklichen Stift geöffnet wird und das Relais an Pol 37 unter dem nächsten Stift geschlossen wird. Um beispielsweise die Folge von Nagel D zu Nagel C zu versetzen, wird das Relais b geöffnet und das Relais c geschlossen, von Nagel C zu Nagel B wird das Relais c geöffnet und Relais d geschlossen.
Außerdem auf Fig. 4 bezugnehmend, ist dort die zuvor erwähnte Rahmenhalterung 43 gezeigt, die jede der mehreren Prüfspitzen 5 zum Test der Stiftverbindungen zu der Leiterplatte 7 des Bausteins 9 über ihrem jeweiligen Baustein 9 in Position hält. Die Halterung 43 ist an der ICT- Aufnahmevorrichtung 3 befestigt. Die Prüfspitzen 5 sind durch Drähten 45 mit unbenutzten Nägeln der Aufnahmevorrichtung 3 verbunden. Die Einrichtung 1 wählt mit Hilfe von Relais (nicht in Fig. 3 gezeigt), die bezüglich dieser ungenutzten Nägel vorgesehen sind, die geeignete Prüfspitze 5. Die Einrichtung 1 tastet dann die von diesen gelieferte Spannung ab, was weiter unten detaillierter beschrieben werden soll.
Außerdem auf die Fig. 5 und 6 bezugnehmend weist die Schaltung jeder Prüfspitze 5 einen gedämpften Schwingkreis 47 auf, einen Verstärker 49, einen Hüllkurvendetektor 51 und einen die Leistungsversorgung entkoppelnden Kondensator 53. Der Schwingkreis weist ein induktives Bauelement 55, einen Kondensator 57 und einen Widerstand 59 auf. Der Verstärker 49 weist einen Transistor 61, Widerstände 63, 65, 67 und einen Kondensator 69 auf. Der Hüllkurvendetektor 51 weist einen Transistor 71, Widerstände 73, 75, 77 und Kondensatoren 79, 81 auf.
Der Schwingkreis 47 erkennt induktiv Strom in dem jeweiligen Baustein 9. Die Wellenform der Spannung (i) in Fig. 6, auf die bereits Bezug genommen wurde, stellt die Folge von Spannungsimpulsen dar, die an die Stiftverbindung 15 (siehe Fig. 1) angelegt wird. Die Wellenform der Spannung (ii) stellt das Signal dar, das der Stromkreis 47 liefert, wenn er Stromfluß in dem Baustein 9 zwischen Erdungsstift 13 und Stift 15 über die Diode 17 erkennt. Zu der Wellenform (ii) ist anzumerken, daß, wenn die an Stift 15 angelegte Spannung auf 5 V geschaltet wird, die von dem Stromkreis 47 gelieferte Spannung abfällt, wogegen, wenn die angelegte Spannung auf 0 V geschaltet wird, die gelieferte Spannung ansteigt. Das von Stromkreis 47 gelieferte Signal läuft zu dem Verstärker 49 und auf die Basis des Transistors 61, der durch die Widerstände 63, 65 vorgespannt ist. Der Kondensator 69 liefert eine Wechselspannungs-Masse-Referenz für das Signal aus dem Detektor-Stromkreis 47. Der Widerstand 67 bildet eine Kollektorlast für den Transistor 61. Die Wellenform der Spannung (iii) stellt das verstärkte invertierte Ausgangssignal des Verstärkers 49 dar.
Das von dem Verstärker 49 gelieferte Signal läuft zu dem Hüllkurvendetektor 51, wo es über den Kondensator 79 zu dem Transistor 71 wechselstromgekoppelt wird. Der Transistor 71 ist durch die Widerstände 73, 75 vorgespannt. Die Basis- Gleichstromspannung an dem Transistor 71 kann durch Änderung des Potentials einer an den Eingang 83 angelegten Vorspannung geändert werden. An den positiv verlaufenden Flanken des von dem Verstärker 49 gelieferten Signals (Wellenform iii) lädt sich der Kondensator 81 schnell auf, wogegen sich an den negativ verlaufenden Flanken der Kondensator 81 langsam über den Widerstand 77 entlädt. Die Ladung des Kondensators 81 erhöht sich im Zeitverlauf exponentiell. Die Wellenform der Spannung (iv) stellt die Änderung der Ausgangsspannung Vaus des Hüllkurvendetektors 51 im Zeitverlauf dar.
Es wird eine vorbestimmte Testzeit gesetzt, die mit Beginn des Anlegens der Folge von Spannungsimpulsen an den getesteten Stift 15 beginnt. Nach Ablauf dieser Zeit tastet die ATE-Einrichtung 1 die Spannung Vaus ab. Wenn die abgetastete Spannung oberhalb einer von der Einrichtung 1 festgesetzten Schwellenspannung liegt, ist die Stiftverbindung 15 gut, anderenfalls nicht.
Die bei 83 angelegte Vorspannung (die Vorspannung der Prüfspitze) wird so gesetzt, daß Hintergrundrauschen, insbesondere das von den Schaltungsspuren auf der Leiterplatte, ignoriert wird. Der schlimmste Fall für die Strommessung tritt dann ein, wenn ein Baustein, der an den getesteten Baustein angrenzt und mit diesem verbunden ist, den gesamten zugeführten Strom abzieht, wenn der Stromkreis der getesteten Schaltung geöffnet ist. Damit also der Test zuverlässig ist, wird die Vorspannung der Prüfspitze so gesetzt, daß der Strom in dem angrenzenden Baustein ignoriert wird, Strom in dem getesteten Baustein aber erkannt wird. In der Praxis kann ein angrenzender verbundener Baustein wegen seiner internen Diodenspannung, die den Strom in dem Einspeisknoten reduziert, welcher die beiden Bausteine verbindet, natürlich niemals den gesamten zugeführten Strom abziehen.
Es ist zu beachten, daß die beispielshalber beschriebene Einrichtung nicht die Rahmenhalterung 43 und mehrere Prüfspitzen 5 aufweisen muß, sondern lediglich eine einzige Prüfspitze zu beinhalten braucht, die manuell oder von einer computergesteuerten Positioniereinrichtung nach Anweisung der ATE-Einrichtung 1 über dem getesteten Baustein positioniert wird.
Es ist ebenfalls zu beachten, daß die Kopplung der stromempfindlichen Prüfspitze zu dem getesteten Baustein nicht induktiv sein muß.
Es ist weiterhin zu beachten, das die vorliegende Erfindung generell zum Test der Stiftverbindungen von Bausteinen integrierter Schaltungen anwendbar ist, sowohl digitaler als auch analoger. Es ist lediglich notwendig, daß der Baustein einen Strompfad zwischen der getesteten Stiftverbindung und einer anderen Stiftverbindung des Bausteins aufweist. Diese andere Stiftverbindung muß keine Versorgungsstiftverbindung sein, wie in dem beispielshalber beschriebenen Fall. Ein Beispiel eines anderen Bausteins, der getestet werden kann, ist ein TTL-Baustein. TTL-Bausteine weisen die untere Klemmdiode, wie in Fig. 1 gezeigt, in ihrer Schaltung auf, aber nicht notwendigerweise die obere Klemmdiode. Bei einem TTL-Baustein kann deshalb derselbe Strompfad wie bei dem CMOS-Baustein aus Fig. 1 genutzt werden.
Es ist auch weiterhin zu beachten, daß die Erfindung insbesondere zum Test von oberflächenmontierten Bauelementen Anwendung findet. Und zwar deshalb, da offene Schaltungsverbindungen solcher Bauelemente mit bloßen Auge schwierig, wenn nicht unmöglich zu erkennen sind. Ein weiterer Grund liegt darin, daß bei solchen Bausteinen offene Schaltungsverbindungen gängig sind. Die Erfindung ist natürlich auch auf Bauelemente mit Standardleitungen anwendbar, d. h. Leitungen, die über die Leiterplatte verlaufen und an der Unterseite dieser gelötet sind.

Claims

1. Ein Verfahren zum Testen der elektrischen Leitfähigkeit zwischen einem integrierten Schaltungsbaustein (9) und einer Leiterplatte (7), auf welcher der Baustein (9) kontaktiert ist, wobei der Baustein (9) einen Strompfad zwischen einer weiteren (13) seiner Verbindungen und der zu testenden Verbindung (15) aufweist, und wobei das Verfahren, währenddessen die Schaltung nicht in Betrieb ist, folgende Schritte beinhaltet: Anlegen eines Potentials eines ersten Wertes über die Leiterplatte (7) an die weitere Verbindung (13); Anlegen eines Potentials eines zweiten, verschiedenen Wertes über die Leiterplatte (7) an die Verbindung (15), die getestet wird, Nutzung einer Prüfeinrichtung (5), die angrenzend an den Baustein (9) angeordnet ist, um indirekt Strom in dem Strompfad zu erkennen, wobei das Vorhandensein eines Stromes anzeigt, das die getestete Verbindung (15) leitend ist.

2. Ein Verfahren nach Anspruch 1, wobei die weitere Verbindung (13) eine Versorgungsverbindung für den Baustein (9) darstellt, und der Strompfad in einem Spannungsschutznetz des Bausteins (9) zum Schutz der getesteten Verbindung (15) liegt.

3. Ein Verfahren nach Anspruch 2, wobei das Schutznetz eine Diode (17) aufweist, die zwischen die Versorgungsverbindung (13) und die getestete Verbindung (15) geschaltet ist, wobei der Strompfad über die Diode (17) läuft.

4. Ein Verfahren nach Anspruch 1, 2 oder 3, wobei der Baustein (9) ein digitaler Baustein ist.

5. Ein Verfahren nach einem der vorhergehenden Ansprüche, wobei der Baustein (9) ein CMOS- oder TTL-Baustein ist.

6. Ein Verfahren nach einem der vorhergehenden Ansprüche, wobei das an die getestete Verbindung (15) angelegte Potential periodisch zwischen dem zweiten Wert und dem ersten Wert geschaltet wird, wodurch die Prüfeinrichtung (5) ein oszillierendes Stromsignal aufnimmt.

7. Ein Verfahren nach Anspruch 6, wobei die Prüfeinrichtung (5) eine induktive Aufnahmeeinrichtung aufweist.

8. Ein Verfahren nach Anspruch 7, wobei die Prüfeinrichtung (5) aufweist: einen Schwingkreis (47), ein induktives Bauelement (55), das die induktive Aufnahmeeinrichtung dessen darstellt; einen Verstärker (49) zur Verstärkung des von dem Schwingkreis (47) gelieferten Signals; und einen Hüllkurvendetektor (51) zum Empfang des verstärkten Signals und der Bereitstellung einer Ausgangsspannung, deren Wert nach einer festgesetzten Zeit anzeigt, ob die getestete Verbindung (15) leitend ist.

9. Ein Verfahren nach einem der vorhergehenden Ansprüche, wobei das an die getestete Verbindung (15) angelegte Potential über einen Widerstand (21) angelegt wird, der dazu dient, den Stromfluß zu begrenzen.

10. Ein Verfahren nach einem der vorhergehenden Ansprüche, wobei: die an die weitere Verbindung (13) und die getestete Verbindung (15) angelegten Potentiale von einer zentralen Steuereinrichtung (1) einer automatischen Testeinrichtung erzeugt werden; und die Potentiale über eine In-Schaltungs- Test-Aufnahmevorrichtung (3) der Testeinrichtung angelegt werden, wobei die Aufnahmevorrichtung (3) die Leiterplatte (7) trägt und mehrere Nägel (35) aufweist, die Schaltungsknoten auf der Leiterplatte (7) kontaktieren.

11. Ein Verfahren nach Anspruch 10, wenn abhängig von Anspruch 9, gemäß dem der Widerstand (21) zwischen zwei weitere Nägel (F, G) der Aufnahmevorrichtung (3) geschaltet ist, die keine Schaltungsknoten auf der Leiterplatte (7) kontaktieren.

12. Ein Verfahren nach Anspruch 10 oder 11, wobei die automatische Testeinrichtung weiterhin eine Rahmenhalterung (43) aufweist, die bezüglich der Aufnahmevorrichtung (3) fixiert ist, welche die Prüfeinrichtung (5) angrenzend an den Baustein (9) in Position hält.

13. Ein Verfahren nach einem der Ansprüche 1 bis 11, wobei die Prüfeinrichtung (5) manuell angrenzend an den Baustein (9) positioniert wird.

14. Ein Verfahren nach einem der Ansprüche 1 bis 11, wobei die Prüfeinrichtung (5) mittels einer computergesteuerten Positionierungseinrichtung angrenzend an den Baustein (9) positioniert wird.