DE69218706T2

DE69218706T2 - Leitung mit geregelter Zeitverzögerung

Info

Publication number: DE69218706T2
Application number: DE1992618706
Authority: DE
Inventors: Kiyoshi Kase
Original assignee: Motorola Japan Ltd
Current assignee: Motorola Solutions Japan Ltd
Priority date: 1991-09-16
Filing date: 1992-09-10
Publication date: 1997-10-23
Anticipated expiration: 2012-09-11
Also published as: JPH05218829A; EP0533402B1; DE69218706D1; EP0533402A1; HK1007221A1

Description

Diese Erfindung bezieht sich allgemein auf CMOS-Verzögerungsleitungen.
CMOS-Verzögerungsleitungen werden oftmals für eine Hochfrequenz-Taktsynchronisation für Video-Signale und parallele Mikro-Steuereinrichtungs-Einheiten (Micro Controller Unit - MCU) verwendet.
Eine CMOS-Verzögerungsleitung ist allgemein aus Vielfach-CMOS-Invertern oder einer kaskadierten CMOS-Inverterkette, wie beispielsweise ein 32-stufiger Serien-Inverter, aufgebaut. Jeder Inverter oder kaskadieter Inverter besitzt eine geringfügig unterschiedliche Anstiegs- und Abfallzeit ebenso wie eine geringfügig unterschiedliche Schwellwertspannung. Solche Variationen werden durch kleine geometrische Fehlanpassungen der Transistoren und Streukapazitäten um die Transistoren herum bewirkt.
Wenn ein digitales Signal durch die Vielfach- oder kaskadierten Inverter propagiert wird, akkumulieren sich die kleinen Variationen in den Anstiegs- und Abfallzeiten. Die Ausgangstaktzykluszeit des Signals (die Taktzykluszeit ist der Bereich des Eingangssignals, der eine hohe Spannung oberhalb des Schwellwerts registriert oder oberhalb der Schwellwertspannung liegt) wird gegenüber dem originalen Eingangssignal so geändert, daß sie verzögert wird.
Ein Szenario eines Worst Case (schlechtesten Falls) setzt ein Hochfrequenz-Eingangssignal ein, das ein niedriges Taktverhältnis bzw. eine niedrige Taktverhätlniszeit besitzt. In diesem Fall kann der Ausgangsimpuls sehr schmal werden und eine Takt-Resynchronisations-Fehlfunktion in den Schaltkreisen erzeugen, zu denen die Verzögerungsleitung hin ausgibt.
Um die Probleme einer Signalfehlanpassung und schmaler Ausgangsimpulse zu vermeiden, muß die Taktzykluszeit so gesteuert bzw. kontrolliert werden, um einen Taktzyklus ungefähr gleich zu dem Eingangssignal-Taktzyklus beizubehalten.
Weiterhin ist es erwünscht, einen bestimmten Taktzyklusbereich beizubehalten, der durch jeden individuellen Verzögerungs-Inverter erzeugt wird. Dies ermöglicht eine Steuerung des gesamten taktzyklus, der durch die gesamte Folge oder Serie der Verzögerungs-Inverter erzeugt wird.
Aus der japanischen Veröffentlichung JP63281514, Eguchi Takeo, Sony Corporation, ist ein Versuch bekannt, um eine Signalfehlanpassung und schmale Ausgangsimpulse zu korrigieren. Obwohl diese Veröffentlichung eine Art und Weise darstellt, um eine gewisse Fehlanpassung und gewisse schmale Ausgangsimpulse zu korrigieren, verbleibt ein Hauptteil des Problems, da diese Veröffentlichung nur die Verwendung eines einzelnen Rückkopplungs-Signals offenbart.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung wird eine Verzögerungsleitung geschaffen, wie sie gemäß Anspruch 1 beansprucht ist.
Die vorstehende und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden besser anhand der nachfolgenden, detaillierten Beschreibung verstanden werden, die in Verbindung mit den beigefügten Zeichnungen vorgenommen wird.

Kurze Beschreibung der Zeichnung

Fig. 1 zeigt eine Schematik einer Verzögerungseinheit für eine CMOS-Verzögerungsleitung gemäß der vorliegenden Erfindung.
Fig. 2 zeigt eine Schematik eines Bereichs der Verzögerungseinheit der Fig. 1, die die Komponenten davon gemäß der vorliegenden Erfindung darstellt.
Fig. 3 zeigt einen Ausdruck eines digitalen Eingangssignals an dem Eingang, nach Hindurchführen durch die erste Hälfte der Verzögerungseinheit der Fig. 1, und an dem Ausgang der Verzögerungseinheit der Fig. 1 gemäß der vorliegenden Erfindung.
Fig. 4 zeigt eine Schematik der CMOS-Verzögerungsleitung, die eine Taktzykluskontrolle gemäß der vorliegenden Erfindung besitzt.
Fig. 5 zeigt eine Schematik eines Vielfach-MCU-Systems, das die CMOS-Verzögerungsleitung der vorliegenden Erfindung verwendet.

Detaillierte Beschreibung der Erfindung

Die Basis-Verzögerungseinheit für eine CMOS-Verzögerungsleitung gemäß der vorliegenden Erfindung ist in Fig. 1 dargestellt und weist einen CMOS-Inverter mit kaskadierten P-Kanal-Stromquellen und N-Kanal-Stromquellen auf. Die Verzögerungseinheit 10 weist zwei Inverter 12 und 14 auf. Die Betriebsweise der Inverter 12 und 14 wird nachfolgend erläutert werden. Eine Spannung, die durch NBP dargestellt ist, versorgt den Inverter 12, und eine andere Spannung, die durch NBN dargestellt ist, versorgt den Inverter 14. Die Bedeutung dieser zwei Spannungen wird auch später beschrieben.
Fig. 2 stellt den Aufbau jedes der Inverter 12 und 14 dar. Genauer gesagt wird der Inverterbereich 16 durch Signale von zwei Transistoren gesteuert; einem P-Kanal-Transistor 18 und einem N-Kanal-Transistor 20. Der P-Kanal-Transistor 18 nimmt einen konstanten Strom auf, wodurch demzufolge eine Bias-Spannung für die Inverter 12 und 14 erzeugt wird. Die Bias-Spannung an dem P-Kanal-Transistor 18 steuert die Gesamtzykluszeit (hoher und niedriger Pegel kombiniert) jeder Verzögerungseinheit Ein Spannungseingang an dem N-Kanal-Transistor 20 steuert den hohen Pegel oder die Taktzykluszeit jeder Verzögerungseinheit.
Fig. 3 stellt ein digitales Eingangssignal an dem Eingang dar, und das Signal, wie es durch den Inverter 12 und den Inverter 14 hindurchführt. Das Signal besitzt, wenn es eingegeben wird, einen Taktzzyklus von 56,25%. Anders ausgedrückt registriert, unter Bezug auf die Schwellwertspannung 22, das Signal einen hohen Pegel (oberhalb der Schwellwertspannung 22) für 45 nS (Nanosekunden) und das Signal registriert einen niedrigen Pegel (unterhalb der Schwellwertspannung 22) für 35 nS. Der Taktzyklus ist der Prozentsatz der Zeit größer als die Schwellwertspannung 22 verglichen mit der Gesamtzykluszeit. Deshalb wird mit der Frequenz dieses Signals von 12,5 MHz oder 80 nS der Taktzyklus mit 45/80 gleich 0,5625 oder 56,25% Taktzyklus vorgefunden.
Wie anhand der Ausgänge der Inverter 12 und 14 in Fig. 3 zu sehen ist, wird die Rate der Abfallzeit die gesamte hohe Pegel- und die gesamte niedrige Pegelzeit an dem Ausgang beeinflussen. Die gesamte Zykluszeit verbleibt konstant. Wenn sich die Abfallzeit erhöht (dargestellt als langsame Abfallzeit) verbleibt die hohe Pegelzeit, oder der Taktzyklus, konstant. Wenn sich die Abfallzeit erniedrigt (schnelle Abfallzeit), erhöht sie die hohe Pegelzeit, was eine Erniedrigung der niedrigen Pegelzeit bewirkt.
Die Taktzykluszeit wird ähnlich durch die Anstiegszeit beeinflußt. In Fig. 3 ist die Anstiegszeit in dem Ausgang des Inverters 14 so dargestellt, daß sie durch die schnelle oder die langsame Abfallzeit verschoben ist. Obwohl sie verschoben ist, verbleibt die Rate, oder Steigung, des Anstiegs konstant. Es sollte angemerkt werden, daß sich, obwohl die Anstiegszeit in Fig. 3 konstant dargestellt ist, die Steigung oder Rate einer Änderung der Anstiegszeit generell ändert, wenn sich die Steigung der Abfallzeit ändert. Die zwei (Anstiegs-und Abfallzeit) wirken in Verbindung miteinander.
In dem Beispiel der Fig. 3 bewirkt die schnelle Abfallzeit einen hohen Pegel von 46 nS (Erhöhung von 1 nS) für einen Taktzyklus von 57,5%. Der niedrige Pegel erniedrigt sich auf 34 nS. Die langsame Abfallzeit bewirkt einen hohen Pegel von 41 nS (Erniedrigung von 4 nS) mit einem Taktzyklus von 51,25% und einem erhöhten niedrigen Pegel von 39 nS.
Mit einem gegebenen Grad einer Variation in der Taktzykluszeit in gerade einer Verzögerungseinheit, wie beispielsweise der Verzögerungseinheit 10, ist es leicht zu verstehen, warum eine Kontrolle, in Bezug auf den Abfall und/oder den Anstieg, der Zeit des digitalen Signals in der Verzögerungsleitung vorhanden sein muß. Es wird zum Beispiel eine Umsetzung von 32 Verzögerungseinheiten angenomen, wie sie zum Beispiel für eine Hochfrequenz-Taktsynchronisations-Anwendung, ähnlich einer Video-Signal- und Parallel-Mikrosteuereinheit-(MCU) Taktsynchronisation, verwendet werden kann. Diese Verzögerungseinheiten sind miteinander in Serie gekoppelt. Wenn sich ein digitales Signal durch die Folge der Verzögerungseinheiten, in dem Beispiel der Fig. 3, ausbreitet, würde die abschließende, zusätzliche Taktzykluszeit, die durch die Verzögerungsleitung für die schnelle Abfallzeit akkumuliert ist, 32 nS sein (eine Erhöhung von 1 nS pro Verzögerungseinheit), was zu einem Signal mit einem hohen Pegel von 77 nS oder nahezu 100% des Signals führt. Andererseits führt die langsame Abfallzeit zu (-4 nS)x32= -128 nS. Anders ausgedrückt würde das Signal nicht an dem Ausgang vorhanden sein.
Fig. 4 stellt den gesamten Schaltkreis einer CMOS-Verzögerungsleitung 30 gemäß der vorliegenden Erfindung dar. Allgemein weist die CMOS-Verzögerungsleitung 30 n Verzögerungseinheiten 10 (in dem vorherigen Beispiel betrug n = 32 Verzögerungseinheiten), einen Tiefpaßfilter (LPF) 32, einen Differentialverstärker 34 und einen Spannungsteiler 36 auf.
Wie zuvor in Bezug auf die Figuren 1 und 2 erwähnt ist, wird eine Bias-Spannung zu dem P-Kanal-Transistor (16) jeder Verzögerungseinheit 10 zugeführt. Diese Bias-Spannung wird auf einer konstanten Spannung aufrechterhalten, um die gesamte Zykluszeit aufrechtzuerhalten. Die konstante Spannung wird über die Leitung 38 von dem Transistor T1 zugeführt. Die Spannung wird innerhalb T1 durch einen konstanten Strom "Iset" erzeugt. Iset wird auf einen konstanten Wert durch die Stromquelle 40 eingestellt. Stromspiegelelemente T2, T3 und T4 spiegeln den Strom Iset für Transistoren T7, T5 und T6 und T8 jeweils.
Die Leitung für die Spannung NBN wird von den Verzögerungseinheiten 10 zu dem Transistor T7 hin gekoppelt. Die Spannung, die durch den Strom durch T7 erzeugt ist, steuert einen Inverter 14 jeder Verzögerungseinheit 10. Die Leitung für die Spannung NBP ist von den Verzögerungseinheiten 10 zu dem Transistor T8 hin gekoppelt. Die Spannnung, die durch den Strom durch T8 erzeugt ist, steuert den Inverter 14 von jeder Verzögerungseinheit 10.
Der LPF 32 ist mit dem Ausgang von den seriellen Verzögerungseinheiten 10 gekoppelt, um die verzögerten Ausgänge aufzunehmen, und ist weiterhin mit dem Differentialverstärker 34 gekoppelt. Der LPF 32 kann ein einfacher Tiefpaßfilter sein, der aus einem Widerstand R3 und einem Kondensator C1, der mit Masse verbunden ist, aufgebaut ist.
Der Differentialverstärker 34 ist aus einem Stromspiegel-Transistor T3 und Transistoren T5 und T6, die parallel zu dem Stromspiegel-Transistor T3 gekoppelt sind, aufgebaut. T5 ist mit dem Ausgang des LPF 32 gekoppelt ebenso wie mit dem Transistor T8. Der Transistor T6 ist mit dem Spannungsteiler 36 gekoppelt. Der Spannungsteiler 36 führt eine konstante Spannung zu dem Transistor T6 gleich zu VDD/² oder allgemein 5V/2=2,5V zu. Der Transistor T6 ist auch mit dem Transistor T7 gekoppelt.
Der Schaltkreiseingang 31 ist mit der ersten Verzögerungseinheit 10 gekoppelt und der Schaltkreisausgang 33 ist mit der letzten Verzögerungseinheit 10 gekoppelt.
Die Betriebsweise der CMOS-Verzögerungsleitung 30 ist wie folgt. Iset wird durch die Stromquelle 40 erzeugt und ist eine Konstante. Iset erzeugt eine Spannung in dem Transistor C1, wenn sie hindurchführt. Der Strom Iset wird durch die Transistoren T2, T3 und T4 gespiegelt. Da Iset immer eine Konstante ist, ist die Spannung, die von dem Transistor T1 zugeführt wird, auch eine Konstante. Diese Spannung wird zu jedem P-Kanal- Transistor 18 jeder Verzögerungseinheit 10 zugeführt. Wie vorstehend erläutert ist, liefert dies eine konstante Stromquelle zu den Invertern 12 und 14 der Verzögerungseinheit 10, was eine konstante Bias-Spannung erzeugt.
Der Strom Iset führt kontinuierlich durch die Transistoren T7 und T8 aufgrund der Stromspiegeltransistoren T2 und T4 jeweils hindurch. Dies erzeugt die zwei Spannungen NBN und NBP. Ohne die Hinzufügung eines Stroms von einer anderen Quelle (d.h.Transistoren T5 und T6) würden die Spannungen NBN und NBP konstant verbleiben.
Jedes digitale Signal, das durch die Verzögerungseinheit 10 hindurchführt, wird zu dem LPF 32 ausgegeben. Der LPF 32 wird ein Spannungssignal proportional zu der Länge des Taktzyklus ausgeben. Falls die Taktzykluszeit an dem Ausgang lang ist, wird der LPF 32 ein hohes Spannungssignal zu dem Transistor T5 des Differential-Verstärkers 34 ausgeben. Der Transistor T5 ist kontinuierlich eingeschaltet. Deshalb wird ein hohes Spannungssignal den Strom durch T5 reduzieren. Der Grad, zu dem der Strom durch T5 reduziert wird, ist proportional zu dem Signal von dem LPF 32. Wenn der Strom durch T5 reduziert wird, wird mehr Strom durch T6 zugeführt werden. Der erhöhte Strom durch T6 wird dann eine proportionale und zusätzliche Spannung an T7 erzeugen, die zu dem NBN übertragen wird, und deshalb zu dem N-Kanal-Transistor 16 des lnverters 14 (zweite Hälfte der Verzögerungseinheit 10) der Verzögerungseinheiten 10. Zu demselben Zeitpunkt wird die Erhöhung des Stroms durch T5 Strom von T8 aus ableiten, was eine Erniedrigung in der Spannung NBP bewirkt. Das Netto-Ergebnis einer erhöhten NBN- Spannung und einer erniedrigten NBP-Spannung ist eine schnelle Anstiegs- und eine langsame Abfallzeit in dem Inverter 12 und eine langsame Anstiegs- und eine schnelle Abfallzeit in dem Inverter 14. Dies führt zu einem reduzierten Taktzyklus in jeder Verzögerungseinheit 10.
Wenn sich die Spannung von dem LPF 32 erniedrigt, wird sich der Strom durch T5 erhöhen und der Strom durch T6 wird sich erniedrigen. Deshalb wird sich der Strom durch T8 erhöhen, was ein höheres Spannungssignal in NBN erzeugt, während der Strom durch T7 proportional abgeleitet werden wird, was die Spannung von NBN absenkt. Die Folge einer erniedrigten NBN-Spannung und einer erhöhten NBP-Spannung ist eine langsame Anstiegs- und eine schnelle Abfallzeit in dem Inverter 12 und eine schnelle Anstiegsund eine langsame Abfallzeit in dem Inverter 14. Das Netto-Ergebnis ist ein erhöhter Taktzyklus in jeder Verzögerungseinheit 10.
Aus der vorstehenden Beschreibung wird ein Fachmann auf dem betreffenden Fachgebiet erkennen, daß der Spann ungsteiler 36 den Taktzyklus (%) der Verzögerungseinheiten 10 einstellt.
Fig. 5 stellt eine Verwendung einer CMOS-Verzögerungsleitung 30 dar. In dieser besonderen Ausführungsform ist die CMOS-Verzögerungsleitung ein Takt-Synchronisierer für vielfache MTU's. Die Synchronisation ist dazu erforderlich, eine Verarbeitungsverschiebung bzw. -geometrie unter den unterschiedlichen MCU's (Hilfs- und Master-) zu minimieren.
In Fig. 5 bestimmt ein Phasendetektor (PD) 50 die Verschiebungszeit der Master-MCU 52 in der Relation zu der Hilfs-MCU 54 und anderer Hilfs-MCU-Blöcke 56. Der Ausgang des PD 50 regelt, und zwar über einen Phasenverriegelungs-Schleifenfilter 58, das Iset der CMOS-Verzögerungsleitung 30.
Demzufolge ist hier gemäß der vorliegenden Erfindund eine CMOS-Verzögerungsleitung geschaffen worden, die eine Taktkontrolle bzw. -regelung besitzt, die vollständig die Aufgaben, Ziele und Vorteile, wie sie vorstehend angeben sind, erfüllt. Während die Erfindung in Verbindung mit spezifischen Ausführungsformen davon beschrieben worden ist, ist ersichtlich, daß viele Alternativen, Modifikationen und Variationen für Fachleute auf dem betreffenden Fachgebiet im Lichte der vorstehenden Beschreibung ersichtlich werden. Demgemäß ist beabsichtigt, alle solchen Alternativen, Modifikationen und Variationen innerhalb des Schuzumfangs der beigefügten Ansprüche fallend einzuschließen.

Claims

1.Verzögerungsleitung zum Aufbringen einer kontrollierten Zeitverzögerung auf ein Eingangssignal, wobei die Verzögerungsleitung aufweist:

mindestens eine Verzögerungseinheit (10), die mit einem Eingang (31) gekoppelt ist;

wobei die mindestens eine Verzögerungseinheit mindestens einen Steuereingang besitzt;

wobei sich das Eingangssignal durch die mindestens eine Verzögerungseinheit ausbreitet und eine Änderung in einem Taktzyklus akkumuliert;

wobei die mindestens eine Verzögerungseinheit einen Ausgang (33) besitzt, wobei das Eingangssignal ausgegeben wird, das einen Gesamttaktzyklus besitzt;

eine Erzeugungseinrichtung eines Korrektur-Spannungssignals (32, 34), wobei der Wert des Korrektur-Spannungssignals proportional zu dem Wert des Gesamttaktzyklus ist;

wobei die Erzeugungseinrichtung mit dem Ausgang der mindestens einen Verzögerungseinheit gekoppelt ist, um den Gesamttaktzyklus aufzunehmen;

wobei die Erzeugungseinrichtung mit dem Steuereingang der mindestens einen Verzögerungseinheit gekoppelt ist, wobei die mindestens eine Verzögerungseinheit das Korrektur-Spannungssignal von der Erzeugungseinrichtung aufnimmt; und

wobei die mindestens eine Verzögerungseinheit den Taktzyklus gemäß dem Korrektur-Spannungssignal einstellt,

gekennzeichnet dadurch, daß die mindestens eine Verzögerungseinheit zwei CMOS-Inverter aufweist, wobei jeder Inverter einen N-Kanal-Transistor zum Steuern des hohen Pegels oder der Taktzykluszeit des Inverters aufweist;

wobei die Erzeugungseinrichtung aufweist:

eine Einrichtung zum Ausgeben einer Taktzyklus-Spannung (32), wobei der Wert der Taktzyklus-Spannung proportional zu dem Wert des gesamten Taktzyklus ist; wobei die Einrichtung zum Ausgeben mit dem Ausgang der mindestens einen Verzögerungseinheit gekoppelt ist, um den gesamten Taktzyklus aufzunehmen;

eine Differentialverstärkereinrichtung (34), die mit der Einrichtung zum Ausgeben gekoppelt ist, um die Taktzyklusspannung aufzunehmen;

wobei die Differentialverstärkereinrichtung einen ersten und einen zweiten Ausgang besitzt;

wobei die Differentialverstärkereinrichtung einen Strom durch den ersten Ausgang erhöht und einen Strom durch den zweiten Ausgang erniedrigt, wenn die Taktzyklusspannung klein ist, oder alternativ den Strom durch den ersten Ausgang erniedrigt und den Strom durch den zweiten Ausgang erhöht, wenn der Taktzyklus groß ist;

wobei die erste und die zweite Spannungserzeugungseinrichtung (T7, T8) eine Spannung erzeugt, wenn ein Strom angelegt wird;

wobei die erste und die zweite Spannungserzeugungseinrichtung mit dem ersten und dem zweiten Ausgang der Differentialverstärkereinrichtung jeweils gekoppelt ist;

wobei die erste und die zweite Spannungserzeugungseinrichtung mit der mindestens einen Verzögerungseinheit gekoppelt ist;

wobei die erste Spannungserzeugungseinrichtung (T8) das Korrekturspannungssignal ausgibt, was eine Erniedrigung in dem Taktzyklus bewirkt;

wobei die zweite Spannungserzeugungseinrichtung (T7) das Korrekturspannungssignal ausgibt, was eine Erhöhung in dem Taktzyklus bewirkt; und

wobei der Wert des Korrektursignals von der ersten und der zweiten Spannungserzeugungseinrichtung durch einen Strom von dem ersten und dem zweiten Ausgang der Differentialverstärkereinrichtung jeweils kontrolliert wird.

2. Verzögerungsleitung zum Zuführen einer gesteuerten Zeitverzögerung zu einem Eingangssignal gemäß Anspruch 1, wobei die Verzögerungsleitung weiterhin aufweist:

eine Bias-Einrichtung (TI);

wobei jede der mindestens einen Verzögerungseinheit einen Bias-Eingang besitzt; wobei die Bias-Einrichtung mit dem Bias-Eingang jeder der mindestens einen Verzögerungseinheit gekoppelt ist;

wobei die Bias-Einrichtung eine Bias-Spannung zu dem Bias-Eingang jeder der mindestens einen Verzögerungseinheit zuführt;

wobei die Bias-Spannung innerhalb der Bias-Einrichtung durch einen konstanten Strom erzeugt wird;

wobei eine Stromquelle (40) den konstanten Strom zu der Bias-Einrichtung zuführt; und

wobei die Stromquelle mit der Bias-Einrichtung gekoppelt ist.

3. Verzögerungsleitung zum Hinzufügen einer kontrollierten Zeitverzögerung zu einem Eingangssignal gemäß Anspruch 1 oder 2, wobei die Differentialverstärkereinrichtung aufweist:

eine erste Stomspiegeleinrichtung (T3);

einen ersten Transistor (T5), der mit dem ersten Ausgang gekoppelt ist, wobei der erste Transistor weiterhin mit der ersten Stromspiegeleinrichtung gekoppelt ist;

einen zweiten Transistor (T6), der mit dem zweiten Ausgang gekoppelt ist, wobei der zweite Transistor weiterhin mit der ersten Stromspiegeleinrichtung gekoppelt ist;

wobei die erste Stromspiegeleinrichtung den konstanten Strom von der Bias-Einrichtung zu dem ersten und dem zweiten Transistor zuführt;

wobei der erste Transistor mit der Einrichtung zum Ausgeben gekoppelt ist, um die Taktzyklusspannung aufzunehmen;

wobei sich ein Stromfluß durch den ersten Transistor reduziert, wenn sich die Taktzyklusspannung erhöht, was eine Erhöhung in dem Stromfluß durch den zweiten Transistor bewirkt;

wobei sich ein Stromfluß durch den ersten Transistor erhöht, wenn sich die Taktzyklusspannung erniedrigt, was eine Erniedrigung in dem Stromfluß durch den zweiten Transistor bewirkt; und

wobei der zweite Transistor mit einer Konstant-Spannungsquelle gekoppelt ist.

4. Verzögerungsleitung zum Hinzufügen einer kontrollierten Zeitverzögerung zu einem Eingangssignal gemäß Anspruch 3, wobei die Verzögerungsleitung weiterhin aufweist:

eine zweite Stromspiegeleinrichtung (T4), die mit der ersten Spannungserzeugungseinrichtung und der Bias-Einrichtung gekoppelt ist;

wobei die zweite Stromspiegeleinrichtung den konstanten Strom von der Bias-Einrichtung zu der ersten Spannungserzeugungseinrichtung zuführt;

wobei die Stromspiegeleinrichtung (T2) mit der zweiten Spannungserzeugungsein richtung und mit der Bias-Einrichtung gekoppelt ist; und

wobei die dritte Stromspiegeleinrichtung den konstanten Strom von der Bias-Einrichtung zu der zweiten Spannungserzeugungseinrichtung zuführt.

5. Verzögerungsleitung zum Hinzufügen einer kontrollierten Zeitverzögerung zu einem Eingangssignal gemäß Anspruch 1, wobei die Differentialverstärkereinrichtung aufweist:

eine Stromeinrichtung zum Zuführen eines konstanten Stroms (40);

einen ersten Transistor (T5), der mit dem ersten Ausgang gekoppelt ist, wobei der erste Transistor weiterhin mit der Stromein richtung gekoppelt ist;

einen zweiten Transistor (T6), der mit dem zweiten Ausgang gekoppelt ist, wobei der zweite Transistor weiterhin mit der Stromeinrichtung gekoppelt ist;

wobei sich eine erster Stromfluß durch den ersten Transistor reduziert, wenn sich die Taktzyklusspannung erhöht, was eine Erhöhung in dem Stromfluß durch den zweiten Transistor bewirkt;

wobei sich ein Sromfluß durch den ersten Transistor erhöht, wenn sich die Taktzyklusspannung erniedrigt, was eine Ernierdrigung in dem Stromfluß durch den zweiten Transistor bewirkt; und wobei der zweite Transistor mit einer Konstant-Spannungsquelle (36) gekoppelt ist.