DE69205193T2 - Verfahren zum Herstellen einer Halbleiteranordnung mit einem Halbleiterkörper mit einer vergrabenen Silicidschicht. - Google Patents

Verfahren zum Herstellen einer Halbleiteranordnung mit einem Halbleiterkörper mit einer vergrabenen Silicidschicht.

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Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiteranordnung, bei dem in einen einkristallinen Siliciumkörper Ionen implantiert werden, um eine vergrabene Silicidschicht zu erhalten.
  • Ein Verfahren der eingangs erwähnten Art ist aus EP-A-271.232 bekannt.
  • Die mit Hilfe des bekannten Verfahrens erhaltenen vergrabenen Schichten haben den Nachteil, daß sie für viele Anwendungen zu dick sind. Sie sind beispielsweise ungeeignet für sogenannte "Metal-Base"-Transistoren, in denen die als Basis dienende vergrabene Silicidschicht dünner als 10 nm sein muß.
  • Der Erfindüng liegt die Aufgabe zugrunde, diesen Nachteil zumindest in erheblichem Maße zu vermeiden und beruht auf der Erkenntnis, daß es effektiv ist, vor der Implantation des Elements, mit dem das Silicium des Siliciumkörpers die vergrabene Silicidschicht bilden soll, eine amorphe vergrabene Schicht zu bilden. EP-A-259 282 beschreibt ein Verfahren zur Bildung einer für einen Metal-Base-Transistor geeigneten vergrabenen Silicidschicht, das dadurch gekennzeichnet ist, daß Metallatome in ein Siliciumsubstrat implantiert werden und das Siliciumsubstrat einer Wärmebehandlung unterzogen wird. Siliciumatome werden bis zur gleichen Tiefe implantiert wie das Metall, bevor die Wärmebehandlung ausgeführt wird, in den Fällen, wo das implantierte Metall mit Silicium eine Verbindung bildet, das ein kleineres spezifisches Volumen einnimmt als Silicium.
  • Das eingangs genannte Verfahren ist daher dadurch gekennzeichnet, daß
  • a) durch Implantieren eines anderen Elements als desjenigen, mit dem das Silicium des Siliciumkörpers anschließend die vergrabene Silicidschicht bilden soll, erst eine vergrabene amorphe Schicht gebildet wird,
  • b) dann das Element, mit dem das Silicium des Siliciumkörpers die vergrabene Silicidschicht bilden soll, implantiert wird und
  • c) anschließend die vergrabene Silicidschicht durch eine Wärmebehandlung gebildet wird.
  • Ionen sind häufig in amorphem Silicium besser löslich als in einkristallinem Silicium. Bei der Wärmebehandlung, in der das Silicid gebildet wird, wird eine vergrabene Silicidschicht gebildet, deren Dicke geringer ist als die der durch Implantieren des anderen Elements gebildeten amorphen Schicht.
  • Die amorphe vergrabene Schicht kann durch Implantation von Silicium oder durch Implantation eines Edelgases gebildet werden.
  • Vorzugsweise ist das Element, mit dem das Silicium des Siliciumkörpers die vergrabene Silicidschicht bilden soll, Cobalt.
  • Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Sie zeigt schematisch und im Querschnitt einen Abschnitt einer Halbleiteranordnung in einem Schritt der Herstellung mittels des erfindungsgemäßen Verfahrens.
  • In dem vorliegenden Verfahren soll eine Halbleiteranordnung, beispielsweise ein Metal-Base-Transistor hergestellt werden, wobei Ionen in einen einkristallinen Siliciumkörper 1 (siehe Figur) implantiert werden, um eine vergrabene Silicidschicht 2 zu erhalten.
  • Erfindungsgemäß wird bei der Implantation erst eine vergrabene amorphe Schicht gebildet, woraufhin die vergrabene Silicidschicht 2 durch eine Wärmebehandlung gebildet wird.
  • Die amorphe Schicht wird durch Implantation eines anderen Elements als desjenigen, mit dem das Silicium des Siliciumkörpers anschließend die vergrabene Silicidschicht 2 bilden soll, gebildet. Dieses andere Element kann beispielsweise ein Edelgas sein, beispielsweise Argon, oder es kann Silicium sein.
  • Eine amorphe Siliciumschicht kann beispielsweise mittels Zufallsimplantation mit einer Dosis von 2,9 x 10¹&sup4; Siliciumatome pro cm² bei einer Energie von 500 keV und einer Temperatur von 80 K gebildet werden, wobei die amorphe Siliciumschicht eine Dicke von 540 nm unter einer 200 nm dicken oberen Schicht aus einkristallinem Silicium 3 erhält.
  • Um eine Cobalt-Disilicid(CoSi&sub2;)-Schicht mit einer Dicke von 10 nm zu erhalten, ist eine Cobaltimplantation von ungefähr 2,6 x 10¹&sup6; Cobaltatomen pro cm² erforderlich. Dies kann in üblicher Weise erfolgen.
  • Es sei bemerkt, daß amorphes Silicium eine hohe Löslichkeit für Cobaltatome aufweist.
  • Bei der darauf folgenden Wärmebehandlung wird die amorphe Siliciumschicht von 540 nm in eine Cobalt-Silicidschicht von 10 nm umgewandelt. Die Wärmebehandlung dauert beispielsweise vier Stunden bei 575 ºC und 0,5 Stunden bei 1000 ºC.
  • In dem Metal-Base-Transistor, der im übrigen in üblicher Weise hergestellt werden kann, wirkt die Schicht 3 als Emitter und der Siliciumkörper 1 als Kollektor.
  • Die vorliegende Erfindung ist natürlich nicht auf das dargestellte Beispiel beschrankt, sondern kann vom Fachmann in vielfältiger Weise abgewandelt werden. Statt einer Cobalt-Disilicidschicht kann beispielsweise eine vergrabene Nickel-Disilicidschicht gebildet werden. Es ist auch möglich, mit Hilfe des erfindungsgemäßen Verfahrens einen Permeable-Base-Transistor herzustellen.

Claims (4)

1. Verfahren zur Herstellung einer Halbleiteranordnung bei dem in einen einkristallinen Siliciumkörper Ionen implantiert werden, um eine vergrabene Silicidschicht zu erhalten, dadurch gekennzeichnet, daß
a) durch Implantieren eines anderen Elements als desjenigen, mit dem das Silicium des Siliciumkörpers anschließend die vergrabene Silicidschicht bilden soll, erst eine vergrabene amorphe Schicht gebildet wird,
b) dann das Element, mit dem das Silicium des Siliciumkörpers die vergrabene Silicidschicht bilden soll, implantiert wird und
c) anschließend die vergrabene Silicidschicht durch eine Wärmebehandlung gebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die amorphe Schicht durch Implantation von Silicium gebildet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die amorphe Schicht durch Implantation von Edelgas gebildet wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Element, mit dem das Silicium des Siliciumkörpers die vergrabene Silicidschicht bilden soll, Cobalt ist.
DE69205193T 1991-03-21 1992-03-12 Verfahren zum Herstellen einer Halbleiteranordnung mit einem Halbleiterkörper mit einer vergrabenen Silicidschicht. Expired - Fee Related DE69205193T2 (de)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290715A (en) * 1991-12-31 1994-03-01 U.S. Philips Corporation Method of making dielectrically isolated metal base transistors and permeable base transistors
US5666002A (en) * 1993-06-22 1997-09-09 Kabushiki Kaisha Toshiba Semiconductor device with wiring layer in tunnel in semiconductor substrate
US5661044A (en) * 1993-11-24 1997-08-26 Lockheed Martin Energy Systems, Inc. Processing method for forming dislocation-free SOI and other materials for semiconductor use
JP2978736B2 (ja) * 1994-06-21 1999-11-15 日本電気株式会社 半導体装置の製造方法
GB9525784D0 (en) * 1995-12-16 1996-02-14 Philips Electronics Nv Hot carrier transistors and their manufacture
US6803273B1 (en) * 1997-12-23 2004-10-12 Texas Instruments Incorporated Method to salicide source-line in flash memory with STI
US6841441B2 (en) 2003-01-08 2005-01-11 Chartered Semiconductor Manufacturing Ltd. Method to produce dual gates (one metal and one poly or metal silicide) for CMOS devices using sputtered metal deposition, metallic ion implantation, or silicon implantation, and laser annealing
FR2864336B1 (fr) * 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
US8089137B2 (en) 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US8093661B2 (en) * 2009-01-07 2012-01-10 Macronix International Co., Ltd. Integrated circuit device with single crystal silicon on silicide and manufacturing method
TWI398974B (zh) * 2009-01-07 2013-06-11 Macronix Int Co Ltd 具有單晶矽在矽化物上之積體電路元件及其製造方法
KR101801077B1 (ko) * 2012-01-10 2017-11-27 삼성전자주식회사 매립 배선을 갖는 반도체 소자 형성 방법 및 관련된 소자

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE792589A (fr) * 1971-10-06 1973-03-30 Ibm Procede d'obtention de structures semiconductrices par implantation d'ions
US4096622A (en) * 1975-07-31 1978-06-27 General Motors Corporation Ion implanted Schottky barrier diode
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
JPS59210642A (ja) * 1983-05-16 1984-11-29 Hitachi Ltd 半導体装置の製造方法
JPS60117738A (ja) * 1983-11-30 1985-06-25 Sanken Electric Co Ltd 半導体装置の製造方法
US4875082A (en) * 1986-06-20 1989-10-17 Ford Aerospace Corporation Schottky barrier photodiode structure
SE454309B (sv) * 1986-08-29 1988-04-18 Stiftelsen Inst Mikrovags Forfarande att framstella tunna ledande eller halvledande skikt inbeddade i kisel medelst implantering av metallatomer
US4816421A (en) * 1986-11-24 1989-03-28 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making a heteroepitaxial structure by mesotaxy induced by buried implantation
JPH02220444A (ja) * 1989-02-21 1990-09-03 Seiko Epson Corp 半導体装置製造方法
US5122479A (en) * 1991-04-11 1992-06-16 At&T Bell Laboratories Semiconductor device comprising a silicide layer, and method of making the device

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Publication number Publication date
JPH0590279A (ja) 1993-04-09
DE69205193D1 (de) 1995-11-09
JPH07109833B2 (ja) 1995-11-22
US5236872A (en) 1993-08-17
EP0504987B1 (de) 1995-10-04
EP0504987A3 (en) 1992-10-21
EP0504987A2 (de) 1992-09-23

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