DE2120832C3 - Verfahren zum Herstellen eines monolithischen, einen integrierten Schaltkreis bildenden Bauteils mit einem Halbleiterkörper - Google Patents

Verfahren zum Herstellen eines monolithischen, einen integrierten Schaltkreis bildenden Bauteils mit einem Halbleiterkörper

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Description

Die Erfindung bezieht sich auf ein Verfahren zum Herstellen eines monolithischen, einen integrierten Schaltkreis bildenden Bauteils mit einem Halbleiterkörper der wenigstens zwei aktive Elemente unterschiedlicher Art enthält, von denen wenigstens eines ein erster Feldeffekt-Transistor mit isolierter Gate-Elektrode ist, dessen in gegenseitigem Abstand angeordnete Source- und Drain-Gebiete den gleichen Leitfähigkeitstyp haben und einen Ladungsträger-Zwischenbereich bilden, über dem die Gate-Elektrode durch einen aus einem Metalloxid bestehenden Gate-Isolator getrennt angeordnet ist.
Ein derartiger Aufbau ist aus der Zeitschrift »Electronics«, Vol. 41, OkL 1968, Nr. 22, Seiten 49 bis 54 bekannt. Mit dem Ausdruck »aktive Elemente unterschiedlicher Art« werden im vorliegenden Zusammenhang Transistoren, Dioden usw. bezeichnet, die sich in ihrem allgemeinen Aufbau unterscheiden; in diesem Sinne unterscheidet sich z.B. ein NPN-Transistor von einsm PNP-Transistor. Der erwähnte Ausdruck umfaßt jedoch solche Elemente nicht, die denselben Aufbau besitzen und sich lediglich durch unterschiedliche Betriebsparameter unterscheiden, wie dies z. B. für zwei N PN-Transistoren mit unterschiedlichen Basisdicken
Bei den meisten integrierte Schaltkreise bildenden Halbleiterbauteilen wird nur eine Art von aktiven Elementen verwendet, d.h. z.B. NPN-Bipolar-Transistoren oder P-Kanal-Feldeffekt-Transistoren mit isolierter Gate-Elektrode. Versuche, unterschiedliche Arten von Elementen auf denselben Plättchen aufzubauen, waren bisher nur begrenzt erfolgreich, da dazu gewöhnlich zusätzliche Behandlungsschritte erforderlich waren und sich zudem ein beträchtlicher Ausschuß ergab.
Wie die eingangs genannte Literaturstelle zeigt, wurden immerhin einige bestimmte Kombinationen unterschiedlicher Bauteilarten auf einem integrierten Schaltkreis bildenden Plättchen aufgebaut. Zu diesen Kombinationen gehören z. B. NPN-PNP-Bipolar-Kombinationen. Kombinationen von bipolaren Bauelementen mit IGFETs (Feldeffekt-Transistoren mit isolierter Gate-Elektrode) ließen sich jedoch nicht mit Erfolg für die Praxis herstellen, da die für den Feldeffekt-Transistor mit isolierter Gate-Elektrode erforderlichen Herstellungsschritte die Bipolar-Diffusionen ungünstig beeinflußten.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der einleitend angegebenen Gattung vorzuschlagen, das die Bildung von Gate-Isolatoren ohne Beeinträchtigung von im selben Plättchen gebildeten Diffusionsbereichen andersartiger Elemente gestattet.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Halbleiterkörper zur Bildung der Gate-Isolatoren in einer nassen, oxydierenden und ein Wasserstoffhalogenid enthaltenden Atmosphäre erwärmt und dann bei einer Temperatur zwischen etwa 900°C und 1200°C in einer nicht-oxydierenden Atmosphäre erhitzt wird.
Durch diese Maßnahmen wird erreicht, daß die
Diffusionsbereiche eines auf demselben Plättchen befindlichen andersartigen Bauteils, beispielsweise eines Bipolar-Transistors, während der Bildung der Gate-Isolatoren nicht beeinträchtigt werden. Darüber hinaus ist es mit diesem Verfahren möglich, die Reinheit, vorbestimmte Ladung und Dicke der Isolatoren ohne Schwierigkeit zu steuern.
Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen angegeben.
Aus der Zeitschrift Electronics, VoL 41, Oktober 1968, ι ο Nr. 22, Seiten 49 bis 54 sind über den Gattungsbegriff des Anspruchs 1 hinaus auch die Merkmale der Ansprüche 2, 5 und 9 bekannt Aus der Zeitschrift Journal of the Electrochemical Society, Band 113,1966, Nr. 4, Seiten 399 bis 401 ist es bekannt daß bei der Oxydation von SiCU durch Wasserdampf innerhalb der oxydierenden Atmosphäre gasförmiger Chlorwasserstoff entsteht; vgl. insbesondere Seite 400, linke Spalte. Aus der GB-PS 8 82 076 ist es bekannt eine Halbleiteroberfläche in einer nassen, oxydierenden, ein Wasserstoffhalogenid enthaltenden Atmosphäre zu oxydieren, vgl. insbesondere den Anspruch 8. Aus der GB-PS 8 09 644 ist es bekannt, zur Oxydation einer Halbleiteroberfläche diese in einer nassen, oxydierenden Atmosphäre zu erwärmen, vgl. insbesondere Seite 4, 2 Zeilen 65 bis 104.
Der zuvor wiedergegebene Stand der Technik offenbart nur Teilmerkmale, vornehmlich solche der Unteransprüche, ohne die der Erfindung zugrundeliegende Aufgabe anzusprechen.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. In den Zeichungen zeigen
F i g. 1 bis 6 eine Reihe von Querschnitten, welche die Aufeinanderfolge der Verfahrensschritte des erfin- S5 dungsgemäßen Verfahrens zeigen.
Fig.6 zeigt einen Querschnitt durch ein einen integrierten Schaltkreis bildendes Bauteil 10, das mit dem erfindungsgemäßen Verfahren herstellbar ist. Bei dem in F i g. 6 dargestellten Ausführungsbeispiel weist das Bauteil 10 ein Substrat 12 des P-Leitfähigkeitstyps auf, auf dessen oberer Grenzfläche 14 ein schichtartiger Halbleiterkörper 16 aus einem Halbleitermaterial des N-Leitfähigkeitstyps angeordnet ist. Die Oberfläche 17 des Halbleiterkörpers 16 verläuft im wesentlichen -ti parallel zu der Grenzfläche 14 des Substrats 12. Der Halbleiterkörper 16 kann beispielsweise eine epitaktische Schicht auf der Grenzfläche 14 des Substrats 12 sein.
Im Bauteil 10 sind, wie dargestellt ist, drei 'M verschiedene aktive Elemente vorgesehen. Auf der linken Seite der Figur ist ein P-Kanal-Feldeffekt-Transistor 18 mit isolierter Gate-Elektrode und rechts ein N-Kanal-Feldeffekt-Transistor 20 mit isolierter Gate-Elektrode gezeigt Zwischen den Transistoren 18 und 20 ϊ5 befindet sich ein Bipolar-Transistor.
Der Bipolar-Transistor 22 ist in herkömmlicher Weise aufgebaut Er umfaßt ein vergrabenes Gebiet 24, das im vorliegenden Fall vom N+-Leitfähigkeitstyp ist ein Basisgebiet 26 des P-Leitfähigkeitstyps, das durch wi Eindiffundieren von Akzeptor-Dotierstoffen in den Halbleiterkörper 16 durch dessen Oberfläche 17 gebildet ist, und ein N+ -Emittergebiet 28, das durch Eindiffundieren von Donator-Dotierstoffen in den Halbleiterkörper 16 gebildet ist. Das ursprüngliche t>3 N-leitende Material der Schicht 16 bildet das Kollektorgebiet des Transistors 22. Gegebenenfalls kann eine Kollektoranschlußdiffusion, die als Gebiet 30 gezeigt ist, vorgesehen werden. Über Emitter-, Basis- und Kollektoranschlüsse 32, 33, 34 kann der Transistor 22 mit anderen Elementen des Bauteils verbunden werden. Der Transistor 22 ist durch Diffusionsgebiete 35 des P+-Typs von den Feldeffekt-Transistoren 18 und 20 isoliert
Der P-Kanal-Feldeffekt-Transistor 18 mit isolierter Gate-Elektrode besitzt in gegenseitigem Abstand angeordnete Source- und Drain-Gebiete 36 und 38, die an der Oberfläche 17 des Halbleiterkörpers 16 ausgebildet sind und die Enden eines Ladungsträgerzwischenbereichs definieren. Ein Gate-Elektroden-Bauteil 40 überdeckt den Zwischenraum zwischen den Source- und Drain-Gebieten 36 und 38. Der Gate-Elektroden-Bauteil 40 weist eine Gate-Elelctrode 42, beispielsweise aus Aluminium oder Silizium auf, die an dem Zwischenraum zwischen den Source- und Drain-Gebieten 36 und 38 angeordnet und von diesen durch einen Isolator 44 getrennt ist
Der N-Kanal-Feldeffekt-Transistor 20 mit isolierter Gate-Elektrode ist ähnlich dem Feldeffekt-Transistor 18 aufgebaut. Seine Unterlage bzw. sein Substrat ist jedoch ein Diffusionsbereich 46, der im Halbleiterkörper 16 gebildet ist. Innerhalb des Diffusionsbereichs 46 sind in gegenseitigem Abstand Source- bzw. Drain-Gebiete 48 bzw. 50 vorgesehen, und über dem Zwischenraum zwischen diesen Gebieten liegt ein Gate-Elektroden-Bauteil 52 mit einer Gate-Elektrode 54, die vom Halbleiterkörper 16 durch einen Isolator 56 getrennt ist. Die in Fig.6 dargestellten unterschiedlichen Bauelemente können in einer beliebigen Kombination in einem einen integrierten Schaltkreis bildenden Bauteil vorgesehen werden, d. h, ein P- oder N-Kanal-Feldeffekt-Transistor mit isolierter Gate-Elektrode kann mit einem Bipolar-Transistor und/oder einem Feldeffekt-Transistor mit isolierter Gate-Elektrode des entgegengesetzten Leitfähigkeitstyps kombiniert werden. Das Material, aus welchem die Elemente gebildet sind, kann ein epitaktisches Material gemäß Fig.6 oder Dickfilm-Halbleitermaterial sein. Die epitaktische Ausbildung ist vorzuziehen, da sie anderen integrierte Schaltkreise bildenden Bauteilen bekannter Art ähnlich ist und in geeigneter Weise bestehenden Herstellungsanlagen zugeordnet werden kann.
Das erfindungsgemäße Verfahren geht von dem Substrat 12 aus, das bei dem gezeigten Ausführungsbeispiel P-leitend ist und einen spezifischen Widerstand zwischen 0,5 und etwa 100 Ω cm besitzt Ein N +-Gebiet 24s(Fig. 1) wird zunächst im Substrat 12 in der Nähe der Grenzfläche 14 durch bekannte Fotolithografie und Diffusionstechniken ausgebildet.
Der nächste Schritt des am dargestellten Ausführungsbeispiel beschriebenen Verfahrens besteht im Aufwachsen einer epitaktischen Schicht des N-Leitfähigkeitstyps auf der Grenzfläche 14 des Substrats 12 zum Bilden des Halbleiterkörpers 16. Während des epitaktischen Aufwachsprozesses diffundieren Donator-Dotierstoffe aus dem Gebiet 24s nach oben in den Halbleiterkörper 16 und bilden das vergrabene Gebiet 24 der in F i g. 2 gezeigten Konfiguration. Bei diesem Ausführungsbeispiel wird das epitaktische Aufwachsen in bekannter Weise so eingestellt, daß ein spezifischer Widerstand von etwa 0,2 bis 40 Ω cm im Halbleiterkörper 16 erreicht wird.
F i g. 3 zeigt die nächsten beiden Schritte des Verfahrens. Der erste Schritt besteht im Eindiffundieren des P-Diffusionsbereichs 46 für den N-Kanal-Feideffekt-Transistor 20 mit isolierter Gate-Eiektrode. Nach
der Beendigung dieses Schritts werden Akzeptoren eindiffundiert, um die P+-Isolationszonen 35 herzustellen.
Die Source- und Drain-Gebiete 36 und 38 und das Basisgebiet 26 des Bipolar-Transistors 22 werden als nächstes durch ein gleichzeitiges Diffusionsverfahren ausgebildet. Das Ergebnis ist in F i g. 4 gezeigt. Obwohl diese Gebiete ähnlich dem Diffusionsbereich 46 und den Isolationszonen 35 vom P-Leitfähigkeitstyp sind, sollten sie nicht gleichzeitig mit den zuletzt genannten Gebieten gebildet werden. Der Diffusionsbereich 46 sollte eine vergleichsweise geringere Akzeptorkonzentration an der Oberfläche haben, um die Schwellenspannung des Feldeffekt-Transistors 20 mit isolierter Gate-Elektrode zu verringern. Die Isolationszonen sind andererseits tiefer, um eine geeignete Isolation aufrechtzuerhalten. Die Oberflächenkonzentration an Akzeptoren in dem Diffusionsbereich 46 sollte den Wert 5xl016/cm3 nicht wesentlich überschreiten. Diese Dotierung kann erreicht werden, indem man beispielsweise die Diffusion dieses Gebietes sorgsam kontrolliert.
Der nächste Schritt des neuen Verfahrens besteht in der gleichzeitigen Bildung des Emitters 28 des Bipolar-Transistors 22, des Kollektor-Anschlusses 30 und der Source- und Drain-Gebiete 48 bzw. 50 des N-Kanal-Transistors 20, wobei bekannte Diffusionsverfahren Anwendung finden. Das Ergebnis dieses Schritts ist in F i g. 5 dargestellt
Der nächste Schritt nach der N+-Diffusion ist die Bildung der Gate-Isolatoren 44 und 56 für die beiden Feldeffekt-Transistoren 18 und 20 mit isolierter Gate-Elektrode. Diese Isolatoren sind ebenfalls in F ig. 5 gezeigt.
Die Isolatoren 44 und 56 sollten so gebildet werden, daß die Dichte der in ihnen enthaltenen wirksamen festen Ladungsträger auf einen relativ niedrigen Wert verringert wird. Um dies zu erreichen, wird die gesamte Oberfläche 17 des epitaktischen Halbleiterkörpers 16 mit einer Siliziumdioxid-Maskenschicht 60 (Fig.5) überzogen, wobei öffnungen 62 an den Zwischenbereichen der beiden Transistoren vorgesehen werden. Das Bauteil 10 wird sodann auf eine Temperatur von etwa 875° C in einer nassen, oxidierenden und ein Wasserstoffhalogen enthaltenden Atmosphäre, z.B. einer Atmosphäre aus Wasserdampf und gasförmigen Chlorwasserstoff, die durch Verdampfen aus einem azeotropischen Gemisch aus Wasser und Salzsäure hergestellt ist.
erwärmt. Das Halogen geht eine chemische Reaktion mit den Fremdatomen in den Isolatoren 44 und 56 ein und bildet leicht flüchtige Chloride dieser Fremdatome. Nachdem die Isolatoren 44 und 56 gezüchtet worden sind, werden sie in einer nicht-oxidierenden Atmosphäre bei einer relativ hohen Temperatur, d. h. zwischen etwa 900° C und etwa 1200° C getempert. Geeignete Atmosphären sind Wasserstoff, Reformiergas, Helium u. dgl. Diese Temperbehandlung bewirkt eine Verringe-
iü rung der Dichte der festen Ladungsträger. Es sollte dafür Sorge getragen werden, daß die Akzeptorkonzentration an der Oberfläche im P-leitenden Diffusionsbereich 46 genügend gering ist, und daß die Schwellenspannung des N-Kanal-Feldeffekt-Transistors 20 durch die Oxidations- und Tempervorgänge nicht übermäßig erhöht wird. Wenn ein Bipolar-Transistor, wie der Transistor 22, auf dem Scheibchen vorhanden ist, sollte die Tempertemperatur unterhalb von etwa 1000° C gehalten werden, um eine unerwünschte Diffusion des Emittergebiets zu verhindern.
Von nun an entspricht die Behandlung der herkömmlichen Art und ist in Fig.6 dargestellt. Es werden Anschlußöffnungen ausgebildet, eine Metallschicht wird auf die Oberfläche aufgedampft, und das Verbindungs-
r> muster des Bauteils wird in der Metallschicht ausgebildet, um den in F i g. 6 dargestellten Anschluß herzustellen. Eine abschließende Temperbehandlung kann für etwa 15 Minuten bei einer Temperatur von etwa 450° C durchgeführt werden, worauf das Bauteil in bekannter
in Weise mit Halterungs- bzw. Anschlußteilen versehen werden kann.
Die Halogen-Oxidation und die Hochtemperatur-Temperbehandlung führen zusammen mit der niedrigen Störstellenkonzentration an der Oberfläche des Diffu-
i'i sionsbereich 46 zu einer Verbesserung der Schwellenspannung beider Feldeffekt-Transistoren mit isolierter Gate-Elektrode, wenn diese beiden Elemente auf demselben Plättchen vorgesehen sind. Wenn ein Feldeffekt-Transistor mit isolierter Gate-Elektrode mit
■»" einem Bipolar-Transistor kombiniert wird, erlauben die Halogen-Oxidations- und Hochtemperatur-Temperbehandlungen die Herstellung des Feldeffekt-Transistors mit isolierter Gate-Elektrode ohne ungünstige Beeinflussung der Diffusionen für den Bipolar-Transistor, da
■♦5 die Behandlungsschritte bei relativ niedrigen Temperaturen oder mit relativ kurzer Behandlungsdauer durchgeführt werden.
Hierzu 3 Blatt Zeichnungen

Claims (10)

Patentansprüche:
1. Verfahren zum Herstellen eines monolithischen, einen integrierten Schaltkreis bildenden Bauteils mit einem Halbleiterkörper, der wenigstens zwei aktive Elemente unterschiedlicher Art enthält, von denen wenigstens eines ein erster Feldeffekt-Transistor mit isolierter Gate-Elektrode ist, dessen in gegenseitigem Abstand angeordnete Source- und Drain-Gebiete den gleichen Leitfähigkeitstyp haben und einen Ladungsträger-Zwischenbereich bilden, über dem die Gate-Elektrode durch einen aus einem Metalloxid bestehenden Gate-Isolator getrennt angeordnet ist dadurch gekennzeichnet, daß der Halbleiterkörper (16) zur Bildung der Gate-Isolatoren (44, 56) in einer nassen, oxydierenden und ein Wasserstoffhalogenid enthaltenden Atmosphäre erwärmt und dann bei einer Temperatur zwischen etwa 9000C und 1200° C in einer nicht-oxydierenden Atmosphäre erhitzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens ein anderes der aktiven Elemente als zweiter Feldeffekt-Transistor (20) mit isolierter Gate-Elektrode ausgebildet wird, dessen in gegenseitigem Abstand angeordnete Source- und Drain-Gebiete einen zweiten Leitfähigstyp haben, der dem ersten Leitfähigkeitstyp der Source- und Drain-Gebiete des ersten Feldeffekl-Transistors (18) mit isolierter Gate-Elektrode entgegengesetzt ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die nasse, oxydierende Atmosphäre von einem azeotropischen Gemisch aus Wasser und Salzsäure erhalten wird.
4. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als nicht-oxydierende Atmosphäre ein Wasserstoff enthaltendes Gas verwendet wird.
5. Verfahren nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß wenigstens ein weiteres aktives Element ein bipolarer Transistor (22) mit Emitter-, Basis- und Kollektorgebieten ist.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß in einem weiteren Verfahrensschritt wenigstens ein Gebiet (26) des Bipolar-Transistors gleichzeitig mit den Source- und Drain-Gebieten eines ersten Feldeffekt-Transistors (18) im Diffusionsverfahren hergestellt wird.
7. Verfahren nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß der Halbleiterkörper (16), der den zweiten Leitfähigkeitstyp aufweist, auf einem Substrat (12) vom ersten Leitfähigkeitstyp angeordnet wird und daß die Source- und Draingebiete des zweiten Feldeffekt-Transistors (20) in einem in den Halbleiterkörper (16) eindiffundierten Diffusionsbereich (46) vom ersten Leitfähigkeitstyp angeordnet werden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß als oxydierende Atmosphäre eine Mischung aus Wasserdampf und gasförmigem Chlorwasserstoff verwendet wird.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Halbleiterkörper (16) eine epitaktische Schicht ist.
10. Verfahren nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, daß ein anderes Gebiet (28) des bipolaren Transistors (22) gleichzeitig mit den Source- und Drain-Gebieten (48,50) des zweiten Feldeffekt-Transistors (20) im Diffusionsverfahren hergestellt wird.
DE2120832A 1970-05-04 1971-04-28 Verfahren zum Herstellen eines monolithischen, einen integrierten Schaltkreis bildenden Bauteils mit einem Halbleiterkörper Expired DE2120832C3 (de)

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Publications (3)

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DE2120832A1 DE2120832A1 (de) 1971-11-25
DE2120832B2 DE2120832B2 (de) 1978-11-30
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5739058B2 (de) * 1973-05-07 1982-08-19
IN145547B (de) * 1976-01-12 1978-11-04 Rca Corp
JPS5299538U (de) * 1976-01-26 1977-07-27
DE3005384C2 (de) * 1979-02-15 1994-10-27 Texas Instruments Inc Verfahren zum Herstellen einer monolithischen integrierten Halbleiterschaltung
JPS6118348U (ja) * 1984-07-04 1986-02-03 シャープ株式会社 石油燃焼器具

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE550586A (de) * 1955-12-02
BE562973A (de) * 1956-12-06 1900-01-01
US3556879A (en) * 1968-03-20 1971-01-19 Rca Corp Method of treating semiconductor devices

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