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Die vorliegende Erfindung bezieht sich auf
Phasenverriegelungsschleifensysteme und im einzelnen auf eine
Pulsdichtemodulationstechnik für die Umsetzung eines Mehrbit-Phasenfehlereingangs in ein
Hochauflösungssteuersignal für einen abgestuften
Mehrphasen-Taktgenerator.
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Eine Phasenverrieglungsschleife (PLL) ist ein
frequenzselektives Rückkopplungssystem, das sich mit einem Eingangssystem synchronsiert
und dann Änderungen der Eingangssignalfrequenz folgt.
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Wie in Fig. 1 gezeigt, umfaßt eine fundamentale analoge PLL 10
drei primäre Elemente: einen Phasendetektor, ein Schleifenfilter mit
einem gewissen Verstärkungsfaktor und einen spannungsgesteuerten
Oszillator (VCO).
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Die Frequenz des Eingangssignals zu der PLL 10 hat eine
augenblickliche Phase oi(s). Die augenblickliche Phase der
VCO-Ausgangsfrequenz ist φo(s). Die Eingangs- und Ausgangsphasen werden von dem
Phasendetektor verglichen, um einen Phasenfehler φe(s) zu liefern.
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Der Phasenfehler φe(s) kann in Laplace-Schreibung ausgedrückt
werden als:
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worin Kd (Volt pro Radian) die Verstärkungskonstante des Phasendetektors
ist.
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Die Ausgangsspannung des Phasendetektors wird durch das
Schleifenfilter gefiltert, wobei eine Schleifentransferfunktion F(s)
verwendet wird, die außerhalb des Bandes liegendes Rauschen und
hochfrequente Signalkomponenten unterdrückt. Die Ausgangsspannung des
Schleifenfilters ist gegeben durch:
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Die entsprechende Änderung in der Ausgangsfrequenz des VCO
ist:
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ΔW = K&sub2;V&sub2;(s)
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worin K&sub2; (Radian pro Sekunde pro Volt) die Verstärkungskonstante des VCO
ist.
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Da
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Das Kombinieren der obigen Gleichung liefert die
Basisschleifentransferfunktion
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worin K = K&sub2;kd. Außerdem gilt, wie oben festgestellt,
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Deshalb gilt
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Die PLL 10 verhält sich wie irgendein Rückkopplungssystem. Für
den richtigen Betrieb der Schleife 10 müssen drei Parameter unabhängig
gewählt werden, abhängig von der Anwendung: (1) die natürliche Frequenz
Wn der Schleifen, (2) ein Dämpfungsfaktor und (3) die
Gleichspannungsschleifenverstärkung Kv = KF(o), worin F(o) die
Gleichspannungsverstärkung des Schleifenfilters 14 ist.
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Für eine einfache PLL erster Ordnung wird das Schleifenfilter
weggelassen. Demgemäß ist F(S) = 1 und die
Basisschleifentransferfunktion wird zu
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H(s) = K/s + k
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Da die einzige Variable in einer Schleife erster Ordnung Kv =
K ist, ist die Brauchbarkeit einer Schleife erster Ordnung sehr
begrenzt.
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In vielen Anwendungsfällen ist es wünschenswert, ein
Schleifenfilter zweiter Ordnung zu verwenden, das wie in Fig. 2 gezeigt
konfiguriert ist, die ein aktives Filter unter Verwendung eines
Operationsverstärkers illustriert. Für diese Konfiguration wird die
Schleifentransferfunktion zu:
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Die aktive Filtertransferfunktion ist gegeben durch
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Dies wird als eine Proportional-plus-Integral-Regelung
bezeichnet, da die Transferfunktion F(s) die Summe eines Terms, der
proportional zum Phasenfehler ist, und eines Terms, der die Integration
oder Akkumulation des Phasenfehlers über der Zeit repräsentiert, umfaßt.
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Wie in Fig. 3 gezeigt, kann die Transferfunktion F(s) durch
zwei aktive Filter realisiert werden, die parallel arbeiten, eines für
den Proportionalterm R&sub2;/R&sub1; und eines für den Integralterm 1/SCR&sub1;. Der
Proportional- und Integralterm werden dann addiert, um das Regelsignal
für den VCO 16 zu liefern. Beide letztgenannten Konfigurationen
ermöglichen die unabhängige Wahl von Wn, und Kv und sind in umfangreichem
praktischen Gebrauch von PLL-Konstruktionen. Das aktive Filter hat den
zusätzlichen Vorteil, daß das Vorhandensein des Verstärkers die
Gleichspannungsschleifenverstärkung Kv sehr hoch macht im Vergleich mit jener,
die mit der passiven Konfiguration erreichbar ist. Das aktive
Schleifenfilter zweiter Ordnung ist deshalb die attraktivste Wahl für die meisten
Anwendungen.
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Eine digitale PLL (DPLL) ist eine zeitdiskrete Version der
oben beschriebenen analogen PLL. In einer DPLL wird der Phasenfehler
abgetastet und in einem Analog-Digital-Umsetzer (A/D-Wandler) quantisiert
und dann in einem digitalen zeitdiskreten Filter verarbeitet. Der
diskrete Ausgang des Filters wird in analoge Abtastwerte durch einen
Digital-Analog-Umsetzer umgesetzt und dann in einem Haltekreis nullter
Ordnung gehalten, dessen Ausgang den VCO steuert.
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Ein einfacherer Typ der digitalen PLL, manchmal als digitaler
Phasensynchronisierer bezeichnet, kann verwendet werden, um ein
Stufensignal für das Beschleunigen oder Verzögern eines
Mehrphasen-Taktgenerators oder digital gesteuerten Taktgebers zu liefern. In diesem Typ von
PLL bestimmt das Vorzeichen des diskreten Phasenfehlerwertes, erzeugt
durch den A/D-Wandler, ob der Regelausgang der PLL den
Stufentaktgenerator beschleunigt oder verzögert. Das heißt, wenn während eines Zyklus
des Abtasttaktes, erzeugt durch den Taktgenerator, die Eingangsphase
relativ zu der Phase des Abtasttaktes vorläuft, dann wird ein
Vorlaufsignal dem Taktgenerator zugeführt, um einen Phasensprung in
Vorwärtsrichtung zu bewirken. Wenn umgekehrt die Eingangsphase relativ zu der Phase
des Abtasttaktausgangs des Taktgenerators zurückliegt, wird ein
Verzögerungssignal bereitgestellt, um einen Rückwärtsphasensprung
hervorzurufen.
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Ein größeres Problem in Verbindung mit diesem sogenannten
"Bang-Bang"-Ansatz bei der Phasentaktregelung ist, daß der
Einbit-Vorzeichenwert, der verwendet wird, um das
Beschleunigungs-/Verzögerungssignal anzusteuern, nur Einphasenbewegung
des Taktgenerators in einem gegebenen Zyklus des Abtasttaktes
realisieren kann und deshalb nicht die feine Auflösung schafft, die bei
Hochgeschwindigkeitsdaten-Aufbereitungsanwendungen erforderlich ist.
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Die vorliegende Erfindung, wie im Patentanspruch 1 definiert,
ist geeignet, diesen Nachteil zu überwinden, wobei die in seinem
Oberbegriff genannten Merkmale aus GB-A 22 01 859 bekannt sind. Vorzugsweise
sieht die vorliegende Erfindung ein Schleifenfiltersystem zweiter
Ordnung mit Pulsdichtemodulationsakkumulator (PDM) vor, das einen Mehrbit-
Phasenfehlereingang in ein hochaufgelöstes Steuersignal umsetzt, das als
eine Vorlauf-/Rücklaufsteuerung für einen mehrphasigen Taktgenerator
(oder abgestuften digital geregelten Taktgeber) verwendbar ist. Das
heißt, ein digitales Schleifenfilter koppelt den
Mehrbit-Phasenfehlereingang auf den abgestuften Taktgenerator über einen PDM-Akkumulator,
womit eine mehrphasige Einstellung des Taktgenerator innerhalb eines
einzigen Zylus des Abtasttaktausgangs geschaffen wird. Variable
PDM-Zyklen werden verwendet, um die Schleifenbandbreite zu steuern, was eine
Anfangseinfangsequenz hoher Geschwindigkeit ermöglicht, die dann
verlangsamt werden kann, wenn die Schleife sich auf das einlaufende
Signal verriegelt. Die Verwendung eines digitalen Integrators ermöglicht
die Auswahl einer großen Anzahl von diskreten Werten der Frequenz, die
sich nicht ändern wie in konventionellen RC-Integratoren infolge
Ladungsleck. Dies ermöglicht die Verfolgung und Wiederaussendung von
einlaufenden Daten unter Verwendung eines Referenzkristalls zu niedrigen
Kosten. Reale Proportionalregelung des Taktgenerator wird nur beschränkt
durch die Wortgröße des Phasenfehlereingangs.
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Das Schleifenfiltersystem zweiter Ordnung mit PDM-Akkumulator
gemäß der vorliegenden Erfindung umfaßt einen Proportionalakkumulator,
der auf das Mehrbit-Phasenfehlereingangssignal reagiert, indem ein
Mehrbit-Proportionalterm erzeugt wird, ein Integrator-Akkumulator auf den
Proportionalterm reagiert, um iterativ den Proportionalterm zu
akkumulieren, um einen Integralterm zu erzeugen, Integral-plus-Proportional-
Summiermittel den Proportionalterm und den Integralterm addieren, um
einen Mehrbit-Integral-Proportional-Term zu liefern, und ein
PDM-Akkumulator den Mehrbit-Integral-plus-Proportionalterm akkumuliert, um ein PDM-
Akkumulatorregelsignal bereitzustellen, das indikativ ist für sowohl die
Anzahl der vorzunehmenden Phasensprünge durch den Stufentaktgenerator in
Reaktion auf das PDM-Regelsignal als auch die Richtung der
Phasensprünge.
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Ein besseres Verständnis der Merkmale und Vorteile der
vorliegenden Erfindung ergibt sich aus der Bezugnahme auf die folgende
detaillierte Beschreibung mit begleitenden Zeichnungen, welche eine
illustrative Ausführungsform wiedergeben, bei der die Prinzipien der Erfindung
ausgenutzt werden.
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Fig. 1 ist ein Blockdiagramm zur Illustration einer
grundsätzlichen analogen Phasenverriegelungsschleife.
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Fig. 2 ist ein schematisches Diagramm zur Darstellung eines
aktiven Filters des Typs, der in einer konventionellen analogen
Phasenverriegelungsschleife einsetzbar ist.
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Fig. 3 ist ein schematisches Diagramm zur Darstellung einer
Realisierung des in Fig. 2 dargestellten aktiven Filters unter
Verwendung von zwei aktiven Filtern parallel zueinander, um Proportional- und
Integral-Terme zu erzeugen.
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Fig. 4 ist ein Blockdiagramm zur Illustration eines
Empfangssystems, das das Schleifenfiltersystem zweiter Ordnung mit
PDM-Akkumulator gemäß der vorliegenden Erfindung verwendet, um Digitaldaten aus
einem analogen Eingangssignal wiederzugewinnen.
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Fig. 5 ist ein Blockdiagramm zur Illustration einer
Ausführungsform
eines Schleifenfiltersystems zweiter Ordnung mit
PDM-Akkumulator gemäß der vorliegenden Erfindung.
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Fig. 6 ist eine Zusammenstellungszeichnung für Fig. 6A bis 6I.
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Fig. 6A bis 6I ergeben kombiniert ein schematisches Diagramm
zur Illustration einer Schaltungsausführung eines Schleifenfiltersystems
zweiter Ordnung mit PDM-Akkumulator gemäß der vorliegenden Erfindung.
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Fig. 7 ist ein Diagramm zur Illustration der
Zeitschlitzzuordnung für den PDM-Akkumulator des in Fig. 6A-6I gezeigten Systems für
unterschiedliche Bandbreiteneinstellungen.
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Fig. 4 zeigt ein einfaches Blockdiagramm eines
Empfängersystems für die Rekonstruktion von Digitaldaten aus einem analogen
Eingangssignal.
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Wie in Fig. 4 gezeigt, wird eine einlaufende analoge
modulierte Trägerwellenform, empfangen von einem Kommunikationskanal, zuerst
mittels eines analogen Frontendes 10 in konventioneller Weise
verarbeitet. Diese anfängliche Verarbeitung umfaßt typischerweise eine
Vorfilterung des empfangenen Signals und automatische Verstärkungsregelung. Das
Ausgangssignal 12 des analogen Frontendes 10 wird dann einem
Analog-Digital-Umsetzer (A/D) 14 zugeführt. Der A/D-Umsetzer 14 beruht auf einem
Abtasttaktsignal 16, um eine digitalisierte Replik 18 des analogen
Eingangssignals aus dem Ausgang des analogen Frontendes 10 zu
rekonstruieren. Diese digitalierte Replik 18 wird dann von einem digitalen
Signalprozessor (DSP) 20 gemäß einem entsprechenden DSP-Algorithmus
verarbeitet, um die einlaufenden digitalen Daten zu rekonstruieren. Der DSP 20
erzeugt auch ein Mehrbit-Phasenfehlersignal 22, das repräsentativ für
die Phasendifferenz zwischen dem einlaufenden Signal und dem laufenden
Abtasttaktausgang 16 eines mehrphasigen Taktgenerators oder digital
geregelten Taktgebers 14 ist.
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Wie oben in dem die Erfindungsbeschreibung einleitenden
Abschnitt dieses Patents festgehalten, wird in einer konventionellen
digitalen Phasenverriegelungsschleife das Vorzeichen des digitalen
Phasenfehlersignals 22, d.h. ein Einbitsignal, verwendet, um entweder die
Phase des von dem Mehrphasentaktgenerator 24 erzeugten Abtasttaktes 16 zu
beschleunigen oder zu verzögern. Die Einstellung des mehrphasigen
Taktgenerators
24 in dieser Weise ist beschränkt auf einen einzigen
Phasensprung pro Zyklus des Abtasttaktes 16.
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Gemäß der vorliegenden Erfindung jedoch wird das
Mehrbit-Phasenfehlersignal 22 einem digitalen Schleifenfiltersystem zweiter Ordnung
100 mit Pulsdichtemodulationsakkumulator zugeführt, das, wie im
einzelnen unten beschrieben, das Mehrbit-Phasenfehlersignal 22 in ein
hochaufgelöstes Regelsignal umsetzt, das für den Mehrphasenstufentaktgenerator
22 verwertbar ist. Das Regelsignal, bereitgestellt von dem
PDM-Akkumulatorsystem 100, umfaßt Komponenten, die indikativ sowohl für die Anzahl
von Phasensprüngen, die von dem abgestuften Taktgenerator 24 in einem
einzigen Zyklus des Abtasttaktes 16 vorzunehmen sind, als auch für die
Richtung der Phasensprünge sind. Demgemäß ist die reale
Proportionalregelung des Mehrphasentaktgenerators 24 nur durch die Wortgröße des
Phasenfehlereingangssignals 22 zum Schleifenfilter 100 begrenzt.
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Ein Beispiel eines Stufentaktgenerators 24, der bei der
Praktizierung der vorliegenden Erfindung verwendet werden kann, ist in der
gleichzeitig anhängigen und gemeinsam übertragenen US-Patentanmeldung,
Seriennummer 369,474 - jetzt US-A-5,018,169 -, hinterlegt von Hee Wong
und anderen am 21. Juni 1989 für einen High Resolution Sample Clock
Generator with Deglitcher, offenbart. Die hier erwähnte Anmeldung von Wong
und anderen ist hier durch Bezugnahme als Offenbarung aufgenommen, um
zusätzliche Hintergrundinformation bezüglich der hier vorliegenden
Erfindung zu bilden.
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Fig. 5 zeigt ein Blockdiagramm eines Schleifenfiltersystems
100 zweiter Ordnung mit PDM-Akkumulator gemäß der vorliegenden
Erfindung.
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Das in Fig. 5 gezeigte System 100 umfaßt einen
Proportionalakkumulator 102, der ein 16-bit-Phasenfehlereingangssignal von dem DSP 20
(Fig. 4) empfängt. Das 16-bit-Phasenfehlereingangssignal wird in einem
Eingangsregister 104 stabilisiert und dann mittels Dividieranordnung 106
geteilt, um einen 16-bit-Phasenfehlerterm proportional dem
Phasenfehlereingangssignal bereitzustellen. Der 16-bit-Proportionalterm wird sowohl
einem Integrator-Akkumulator 108 als auch der Summierschaltung 110 für
Integral-plus-Proportional-Term zugeführt.
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Der Integrator-Akkumulator 108, der einen 32-bit-Addierer 112
und ein 32-bit-Register 114 enthält, akkumuliert kontinuierlich den
16-bit-Proportionalterm in der konventionellen Weise, um einen
Integralterm dem Summierschaltkreis 110 zuzuführen.
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Der Summierschaltkreis 110 für Integralterm plus
Proportionalterm, der einen 16-bit-Addierer 116 und ein 16-bit-Register 118 enthält,
empfängt den Proportionalterm von dem Proportionalfilter 102 und den
Integralterm von dem Integrator-Akkumulator 108 und summiert sie in der
konventionellen Weise, um einen entsprechenden
16-bit-Integral-plus-Proportional-Term zu liefern. Das heißt, das
16-bit-Phasenfehlereingangssignal von dem Proportionalfilter 102 wird
dem 16-bit-Addierer 116 zugeführt. Der 16-bit-Addierer 116 empfängt auch
die 16 höchststelligen Bits (MSB) des 32-bit-Ausgangs des
Integrator-Akkumuolators 108. Den 16-bit-Ausgang des Addierers 116 läßt man sich
stabilisieren in dem 16-bit-Register 118, das dann den
16-bit-Integralplus-Proportional-Ausgangsterm einem
Pulsdichtemodulations-(PDM)-Akkumulator 120 zuführt.
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Wie in größeren Einzelheiten unten beschrieben, bildet der
PDM-Akkumulator 120 die Schnittstelle für den
16-bit-Integral-plus-Proportional-Term zu dem Mehrphasentaktgenerator 24 (Fig. 4). Der
PDM-Akkumulator 120 akkumuliert den Integral-plus-Proportional-Term unter
Verwendung eines 16-bit-Addierers 122, entweder 3, 6, 12 oder 24 mal pro
Periode des Abtasttakts 16 (Fig. 4), abhängig von einer
Bandbreitensteuereinstellung. Immer dann, wenn ein Überschuß oder
Unterschuß des Addieres 122 auftritt, wird der Mehrphasentaktgenerator
24 über das Verschiebe-/-Leerlaufsignal PJEN entsperrt, um eine
Phasenperiode zu springen. Die FSLOW-Signalkomponente des Ausgangs
des Addierers 16 gibt die Richtung des Phasensprunges an, die davon
abhängt, ob ein Überschuß oder Unterschuß auftrat.
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Es ist festzuhalten, daß der Addierer 122 nicht rückgesetzt
wird, wenn ein Überschuß oder Unterschußzustand auftritt. Dies
ermöglicht, den Rest des vorhergehenden Zyklus zu den laufenden
Integralplus-Proportional-Termen über das 16-bit-Register 24 zu addieren. Dies
reduziert weiter das Gesamtphasenrauschen des Abtasttaktausgangs 16,
geliefert von dem Mehrphasentaktgenerator 24 (Fig. 4) durch Eliminieren
von Rundungsfehlern.
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Fachleute werden verstehen, daß im Interesse der Effizienz und
der Einsparung von Chipfläche des integrierten Schaltkreises das
Schleifenfiltersystem 100 zweiter Ordnung mit PDM-Akkumulator unter
Verwendung einer arithmetischen 8-bit-Logikeinheit (ALU) als sein Kern
implementiert werden kann, wobei die ALU zeitmultiplexiert wird, um die
verschiedenen arithmetischen Funktionen des Systems 100 auszuführen. Die
Steuer- und Bandbreitewählfunktionen des Filters 100 können dann unter
Verwendung konventioneller Schaltungen implementiert werden.
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Die Fig. 6A bis 6I ergeben kombiniert ein schematisches
Diagramm einer Ausführungsform der Schleifenfilterschaltung 100 zweiter
Ordnung mit PDM-Akkumulator, welche eine zeitmultiplexierte ALU gemäß
der vorliegenden Erfindung verwendet.
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Der Kern der Schaltung 100 wird von einer arithmetischen
8-bit-Logikeinheit (ALU) 200 gebildet, die in Fig. 6 gezeigt ist, welche
verschiedene arithmetische Funktionen während verschiedener Gruppen
ihrer Zyklen ausführt.
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Eine kurze Bezugnahme auf Fig. 7, die das
Zeitschlitzzuordnungsdiagramm zeigt, ist hilfreich für das Verständnis
des zeitmultiplexierten Betriebs der ALU.
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Die obere Wellenform in Fig. 7 repräsentiert den 16,36
MHz-Systemtakt, der die Schleifenfilterschaltung 100 zweiter Ordnung mit
dem PDM-Akkumulator ansteuert. Die zweite Wellenform in Fig. 7
repräsentiert den 80 kHz-Abtasttaktausgang 16 des gestuften
Taktgenerators 24 (Fig. 4). Die nächsten vier Wellenformen
repräsentieren nacheinander den zeitmultiplexierten Betrieb der ALU 200
bei vier verschiedenen Bandbreiteeinstellungen (1X, 2X, 4X, 8X) des
PDM-Akkumulatorbetriebs, ausgeführt durch die ALU 200. Die 1X, 2X, 4X
bzw. 8X Bandbreiteneinstellungen entsprechen 3, 6, 12 bzw. 24
PDM-Zyklen.
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Wie in Fig. 7 gezeigt, führt während einer Einzyklusgruppe des
Systemtakts die ALU 200 die Funktion des Integrator-Akkumulators 108
(Fig. 5) aus unter Addition des laufenden
16-bit-Phasenfehlereingangssignals,
das von ROMS 201a und 201b erzeugt wird und dann den Ausgängen
der D-Flipflops 202, 204 zugeführt wird, wie auch der vorher berechnete
Integralterm, entnommen aus den 8-bit-Integralterm-Kontenregistern 206,
208, 210, 212; das Ergebnis dieser Integrator-Akkumulator-Operation wird
dann in den vier Integralterm-Kontoregistern 206, 208, 210, 212
gespeichert unter Verdrängung des vorherigen Terms. Die ROMS 201a und
201b verwenden einen Vollwortsteuercode SGSEL1.SRC bzw. SGSEL2.SRC, um
den Phasenfehlereingang zu erzeugen (der Quellencode für diese beiden
Programme ist als Anhang A am Ende der detaillierten Beschreibung
aufgelistet).
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Während einer zweiten Zyklusgruppe führt die ALU 200 die
Funktion des Integral-plus-Proportional-Akkumulators 110 (Fig. 1) aus,
addiert das laufende 16-bit-Phasenfehlereingangssignal und den vorher
berechneten Integral-plus-Proportional-Term, entnommen aus zwei
8-bit-Integral-plus-Proportional-Kontoregistern 214, 216; das Ergebnis
dieses Integral-plus-Proportional-Akkumulator-Vorgang wird dann in den
Integral-plus-Proportional-Kontoregistern 214, 216 unter Verdrängung des
vorherigen Integral-plus-Proportional-Terms gespeichert.
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Während einer dritten Zyklusgruppe führt die ALU 200 die
Funktion des PDM-Akkumulators 120 (Fig. 1) aus und addiert den laufenden
Integral-plus-Proportional-Term, entnommen aus den
Integral-plus-Proportional-Kontenregistern 214, 216 und den vorher berechneten
PDM-Akkumulatorterm, gespeichert in zwei
8-bit-PDM-Akkumulator-Kontoregistern 218, 220. Das Ergebnis dieser PDM-Akkumulator wird dann in den
PDM-Akkumulator-Kontenregistern 218, 220 unter Verdrängung des
vorherigen PDM-Akkumulatorterms gespeichert.
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Während der PDM-Akkumulatoroperation wird der
Überschuß/Unterschuß der ALU durch einen PDM-Kontroller überwacht, der ein ROM 222
umfaßt, welches einen Überschuß/Unterschuß- und Richtungscode-PLLODD.SRC
speichert, dessen Quellenlisten als Anhang B dieser Beschreibung
wiedergegeben ist. Dieser Code liefert einen 2-bit-Ausgang PSLOW über
die stabilisierende Latch-Schaltung 224. Das PJEN-Bit zeigt an, ob ein
Phasensprung von dem zugeordneten Mehrphasentaktgenerator 24 vorzunehmen
ist. Das PSLOW-Bit zeigt die Richtung des Phasensprunges an.
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Die ALU 200 wird von einem ALU-Kontroller gesteuert, der ein
ROM 226 und zugeordneten D-Flipflop 228 umfaßt. Das ROM speichert einen
Steuercode PLLCTL.SRC, dessen Quellenliste als Anhang C am Ende der
detaillierten Beschreibung wiedergegeben ist, und reagiert auf einen
Satz von Steuereinstelleingängen, die dem ROM 226 über Latch-Schaltung
230 zugeführt werden.
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Die Takt- und Ausgangsentsperrzyklen, die das Entnehmen von
Information aus und die Abspeicherung von Information in den
verschiedenen Kontenregistern für die entsprechenden Arbeitsgänge der
ALU 200 synchronisieren, werden von einem Konten-Controller gesteuert,
der ROMS 232 und 234 umfaßt, welche den Code PLLCKS.SRC halten, dessen
Quellenlisten als Anhang D am Ende der Beschreibung wiedergegeben sind.
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Sowohl der ALU-Controller als auch der Konten-Controller
werden von einem Sequenzer angesteuert, der die Zeitschlitzzuordnung für
die verschiedenen Zyklusgruppen ausführt, welche die ALU 200 auszuführen
hat. Ein Sequenzer-ROM 236 speichert einen Programmcode PLLTSA.SRC,
dessen Quellenlisten als Anhang E am Ende dieser Beschreibung
wiedergegeben sind, wobei es sich um ein Zeitschlitzzuordnungsprogramm
für die ALU handelt.
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Wie oben erwähnt, ist Fig. 7 ein Zeitlagediagram zur
Illustration der Zeitschlitzzuordnung für das Schleifenfiltersystem 100
zweiter Ordnung mit PDM-Akkumlator, das in Fig. 6A bis 61 gezeigt ist.
Die Zeitschlitzzuordnungswellenformen sind für vier
Bandbreiteneinstellungen gezeigt, IX, 2X, 4X und 8X. Die Überprüfung der
Zeitschlitzzordnungswellenformen zeigt, daß die 1X, 2X, 4X bzw. 8X
Bandbreiteneinstellungen 3, 6, 12 bzw. 24 PDM-Zyklen pro Abtasttaktperiode ergeben. Jeder
PDM-Zyklus ist als eine positive Stufe innerhalb der
PDM-Cursor-Begrenzung wiedergegeben.
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Die Zeitschlitzzuordnungssignale, die in Fig. 7 gezeigt sind,
wurden unter Verwendung eines Digital-Analog-Umsetzers an den Ausgängen
eines 4-bit-D-Flipflops gewonnen, der verwendet wurde, um die
überwachten Signale zu stabilisieren. Die Eingänge des D-Flipflops waren an die
Stifte 1 bis 4 des Controller-ROMS 226 angeschlossen. Der Takt des
D-Flipflops war mit dem CLK-Eingang der Komponente 228 verbunden.
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Wie weiter in Fig. 7 gezeigt, gibt es 96 Zyklen des
Systemtaktes in einer Abtasttaktperiode (12 us). Das Quellenprogramm,
das als Anhang F am Ende der Beschreibung wiedergegeben ist, liefert die
Details dieser Zyklen.
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Es versteht sich, daß verschiedene Alternativen zu der
Ausführungsform der hier beschriebenen Erfindung bei der Verwendung der
Erfindung eingesetzt werden können. Es ist beabsichtigt, daß die
folgenden Ansprüche den Schutzumfang der Erfindung definieren und ihre
Struktur und Verfahren innerhalb des Schutzumfangs dieser Ansprüche
durch diese erfaßt werden.