JP3163123B2 - マルチビット位相エラー入力を階段状クロック発生器用の前進／遅滞制御へ変換させるｐｄｍアキュムレータ二次ループフィルタ - Google Patents

マルチビット位相エラー入力を階段状クロック発生器用の前進／遅滞制御へ変換させるｐｄｍアキュムレータ二次ループフィルタ

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JP3163123B2 JP19467591A JP19467591A JP3163123B2 JP 3163123 B2 JP3163123 B2 JP 3163123B2 JP 19467591 A JP19467591 A JP 19467591A JP 19467591 A JP19467591 A JP 19467591A JP 3163123 B2 JP3163123 B2 JP 3163123B2
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    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフェーズロックループ装
置に関するものであって、更に詳細には、マルチビット
位相エラー入力をステップ型多相クロック発生器用の高
分解能制御信号へ変換するパルス密度変調技術に関する
ものである。
【０００２】
【従来の技術】フェーズロックループ（ＰＬＬ）は、入
力信号と同期をとり次いで入力信号周波数における変化
を追従する周波数選択性フィードバックシステムであ
る。図１に示した如く、基本的なアナログＰＬＬ１０は
三つの主要な要素を有しており、即ち位相検知器と、あ
る利得を有するループフィルタと、電圧制御発振器（Ｖ
ＣＯ）である。ＰＬＬ１０への入力信号の周波数は瞬間
的な位相φｉ（ｓ）を有している。ＶＣＯ出力周波数の
瞬間的な位相はφｏ（ｓ）である。入力の位相と出力の
位相とが位相検知器によって比較されて位相エラーφｅ
（ｓ）を与える。この位相エラーφｅ（ｓ）は、ラプラ
ス表示を使用して次式の如くに表わすことが可能であ
る。
【他１】
【０００３】位相検知器の出力電圧は、帯域外ノイズ及
び高周波数信号成分を拒否するループ伝達関数Ｆ（ｓ）
を使用するループフィルタによってフィルタされる。ル
ープフィルタの出力電圧は次式により与えられる。
【０００４】上式を結合すると、次式で表わされる基本
的なループ伝達関数が得られる。
【０００５】ＰＬＬ１０はフィードバックシステムの如
く動作する。ループ１０が適切に動作するためには、適
用状態に依存して三つのパラメータが独立的に選択され
ねばならない。即ち、（１）ループの自然周波数Ｗｎ、
（２）減衰係数ζ及び（３）ＤＣループ利得Ｋｖ＝ＫＦ
（ｏ）であり、尚Ｆ（ｏ）はループフィルタ１４のＤＣ
利得である。
【０００６】基本的な一次ＰＬＬの場合、ループフィル
タは省略される。従って、Ｆ（Ｓ）＝１であり、且つ基
本的ループ伝達関数は次式の如くになる。 従って、一次ループにおける唯一の変数はＫｖ＝Ｋであ
るので、一次ループの有用性は非常に制限されている。
多くの適用例において、図２に示した如く構成された二
次ループフィルタを使用することが望ましく、図２はオ
ペアンプを使用するアクティブフィルタを示している。
この形態の場合には、ループ伝達関数は次 これは、比例＋積分制御と呼ばれる。なぜならば、伝達
関数Ｆ（ｓ）は、位相エラーに比例する項と、時間に関
しての位相エラーの積分乃至は蓄積を表わす項の和を有
しているからである。
【０００７】図３に示した如く、伝達関数Ｆ（ｓ）は、
一方が比例項Ｒ２／Ｒ１に対するものであり且つ他方が
積分項１／ＳＣＲ１に対するものである二つのアクティ
ブフィルタを並列的に動作させることによって実現させ
ることが可能である。次いで、比例項及び積分項が加算
されて、ＶＣＯ１６に対する制御信号を与える。これら
後者の形態の両方ともＷｎ，ζ及びＫｖの独立した選択
を行なうことを可能とし、且つ実際のＰＬＬ設計におい
て広範に使用されている。アクティブフィルタは、増幅
器が存在することにより、受動的形態の場合に得られる
ものと比較してＤＣループ利得Ｋｖを非常に高いものと
するという付加的な利点を有している。従って、アクテ
ィブな二次ループフィルタは、殆どの適用に対して最も
魅力的な選択である。
【０００８】デジタルＰＬＬ（ＤＰＬＬ）は、上述した
アナログＰＬＬの離散的時間版である。ＤＰＬＬにおい
ては、位相エラーがサンプルされ且つアナログ・デジタ
ル（Ａ／Ｄ）変換器において量子化され、次いでデジタ
ル離散的時間フィルタにおいて処理される。該フィルタ
の離散的出力は、デジタル・アナログ変換器によってア
ナログサンプルへ変換され、次いで零次保持回路内に保
持され、該回路の出力がＶＣＯを制御する。
【０００９】デジタル位相同期器としても呼称されるデ
ジタルＰＬＬのより簡単なタイプのものは、多相クロッ
ク発生器乃至はデジタル的に制御されるクロックを前進
させるか又は遅滞させるためのステッピング信号を供給
するために使用することが可能である。このタイプのＰ
ＬＬにおいては、Ａ／Ｄ変換器によって発生される離散
的位相エラー値の符号が、ＰＬＬの制御出力がステップ
型クロック発生器を前進させるか又は遅滞させるかを決
定する。即ち、クロック発生器によって発生されるサン
プルクロックのサイクル期間中において、入力の位相が
サンプルクロックの位相と相対的に前進する場合には、
前進信号がクロック発生器へ供給されて前方位相ジャン
プを発生させる。逆に、入力の位相がクロック発生器の
サンプルクロック出力の位相と相対的に遅滞する場合に
は、遅滞信号が供給されて後方位相ジャンプが発生され
る。
【００１０】
【発明が解決しようとする課題】位相クロック制御に対
する上述した従来の所謂「バングバング（ｂａｎｇ−ｂ
ａｎｇ）」アプローチに関連する主要な問題は、前進／
遅滞信号を駆動するために使用される単一ビット符号値
は、サンプルクロックの与えられたサイクルにおいてク
ロック発生器の単一の位相移動を実施することが可能で
あるに過ぎず、従って、高速データ回復適用場面におい
て必要とされる微細な分解能を与えるものではないとい
う点である。
【００１１】
【課題を解決するための手段】本発明は、パルス密度変
調（ＰＤＭ）アキュムレータ二次ループフィルタ装置を
提供しており、それは、マルチビット位相エラー入力
を、多相クロック発生器（又はステップ型のデジタル的
に制御されるクロック）用の前進／遅滞制御として使用
可能な高分解能の制御信号へ変換する。即ち、デジタル
ループフィルタがマルチビット位相エラー入力を、ＰＤ
Ｍアキュムレータを介してステップ型クロック発生器へ
供給し、従ってサンプルクロック出力の単一サイクル内
においてのクロック発生器の多相調節を与えている。可
変ＰＤＭサイクルを使用してループの帯域幅を制御して
おり、高速の初期的な採取シーケンスを可能としてお
り、該シーケンスは、ループが入力信号状にロックする
場合にスローダウンさせることが可能である。デジタル
積分器を使用することにより、電荷の漏れに起因して従
来のＲＣ積分器における如く変化することのない多数の
離散的な値の周波数の選択を行なうことを可能としてい
る。このことは、低コストの基準クリスタルを使用し
て、入力データのトラッキング及び再送を行なうことを
可能としている。クロック発生器の実際の比例制御は、
位相エラー入力のワード寸法によってのみ制限されてい
る。
【００１２】本発明に基づくＰＤＭアキュムレータ二次
ループフィルタ装置は、マルチビット位相エラー入力信
号に応答しマルチビット比例項を発生する比例アキュム
レータと、比例項に応答し積分項を供給するために前記
比例項を反復して蓄積する積分器アキュムレータと、マ
ルチビット積分＋比例項を供給するために前記比例項と
前記積分項とを加算する積分＋比例手段と、ＰＤＭ制御
信号に応答してステップ型クロック発生器によってとら
れるべき位相ジャンプの数と該位相ジャンプの方向の両
方を表わすＰＤＭアキュムレータ制御信号を供給するた
めに前記マルチビット積分＋比例項を蓄積するＰＤＭア
キュムレータとを有している。尚、本明細書において
は、「項」という用語は「データ」と同意義を有するも
のとして使用している。
【００１３】
【実施例】図４はアナログ入力信号からデジタルデータ
を回復するためのレシーバシステムの簡単なブロック図
を示している。図４に示した如く、通信チャンネルから
受信された入力アナログ変調キャリア波形は、最初に、
従来の態様でアナログフロントエンド１０によって処理
される。この初期的な処理は、典型的に、受信信号のプ
レフィルタリング及び自動利得制御を包含する。アナロ
グフロントエンド１０の出力信号１２は、アナログ・デ
ジタル（Ａ／Ｄ）変換器１４へ供給される。Ａ／Ｄ変換
器１４は、サンプルクロック信号１６を使用して、アナ
ログフロントエンド１０の出力からアナログ入力信号の
デジタル化したレプリカ１８を回復する。このデジタル
化したレプリカ１８は、次いで、専用ＤＳＰアルゴリズ
ムに従ってデジタル信号プロセサ（ＤＳＰ）２０によっ
て処理され、入力デジタルデータを回復する。ＤＳＰ２
０は、更に、マルチビット位相エラー信号２２を発生
し、該信号２２は、入力信号と、多相クロック発生器乃
至はデジタル的に制御されるクロック２４の現在のサン
プルクロック出力１６との間の位相差を表わしている。
【００１４】上述した如く、従来のデジタルフェーズロ
ックループにおいては、デジタル位相エラー信号２２の
符号、即ち単一のビット信号を使用して、多相クロック
発生器２４によって供給されるサンプルクロック１６の
位相を前進させるか又は後退させる。このような多相ク
ロック発生器２４の調整は、サンプルクロック１６のサ
イクル当たりの単一の位相ジャンプに制限されている。
【００１５】しかしながら、本発明によれば、マルチビ
ット位相エラー信号２２は、パルス密度変調（ＰＤＭ）
アキュムレータ二次デジタルループフィルタシステム１
００へ供給され、該システム１００は、以下に詳述する
如く、マルチビット位相エラー信号２２を、多相ステッ
プ型クロック発生器２４によって使用可能な高分解能制
御信号へ変換する。ＰＤＭアキュムレータシステム１０
０によって与えられる制御信号は、サンプルクロック１
６の単一のサイクルにおいてステップ型クロック発生器
２４によってとられるべき位相ジャンプの数とその位相
ジャンプの方向の両方を表わす成分を有している。従っ
て、多相クロック発生器２４の実際の比例制御は、ルー
プフィルタ１００に対する位相エラー入力信号２２のワ
ード寸法によってのみ制限される。
【００１６】本発明を実施する場合に使用可能なステッ
プ型クロック発生器２４の一つの例は、１９８９年６月
２１日付で出願されており本願出願人に譲渡されている
米国特許出願第３６９，４７４号、発明者Ｈｅｅ Ｗｏ
ｎｇ ｅｔ ａｌ．、発明の名称「グリッチ除去器を有
する高分解能サンプルクロック発生器（Ｈｉｇｈ Ｒｅ
ｓｏｌｕｔｉｏｎ Ｓａｍｐｌｅ Ｃｌｏｃｋ Ｇｅｎ
ｅｒａｔｏｒ ｗｉｔｈ Ｄｅｇｌｉｔｃｈｅｒ）」に
開示されている。
【００１７】図５は本発明に基づくＰＤＭアキュムレー
タ二次ループフィルタシステム１００のブロック図であ
る。図５に示したシステム１００は、ＤＳＰ２０（図
４）からの１６ビット位相エラー入力信号を受信する比
例アキュムレータ１０２を有している。この１６ビット
位相エラー入力信号は、入力レジスタ１０４内において
安定化され、次いで分圧器１０６によって分圧されて、
位相エラー入力信号に比例する１６ビットの位相エラー
項を与える。この１６ビット比例項は、積分器アキュム
レータ１０８と積分＋比例加算回路１１０の両方に供給
される。３２ビットの加算器１１２と３２ビットのレジ
スタ１１４とを有する積分器アキュムレータ１０８は、
従来の態様で断続的に１６ビット比例項を蓄積して、積
分項を加算回路１１０へ供給する。
【００１８】１６ビットの加算器１１６と１６ビットの
レジスタ１１８とを有する積分＋比例加算回路１１０
は、比例フィルタ１０２から比例項を受取ると共に積分
器アキュムレータ１０８から積分項を受取り、且つそれ
らを従来の態様で加算して、対応する１６ビットの積分
＋比例項を供給する。即ち、比例フィルタ１０２からの
１６ビット位相エラー入力信号が１６ビット加算器１１
６へ供給される。この１６ビット加算器１１６は、更
に、積分器アキュムレータ１０８の３２ビット出力のう
ちで１６個の最大桁ビット（ＭＳＢ）を受取る。加算器
１１６の１６ビット出力は、１６ビットレジスタ１１８
内において安定化することが許容され、それは、次い
で、１６ビット積分＋比例出力項をパルス密度変調（Ｐ
ＤＭ）アキュムレータ１２０へ供給する。
【００１９】以下に更に詳細に説明する如くＰＤＭアキ
ュムレータ１２０は、１６ビット積分＋比例項を多相ク
ロック発生器２４（図４）に対してインターフェースす
る。ＰＤＭアキュムレータ１２０は、帯域幅制御設定に
依存して、サンプルクロック１６（図４）の周期当たり
３，６，１２又は２４回の何れかの割合で、１６ビット
加算器１２２を使用して積分＋比例項を蓄積する。加算
器１２２のオーバーフロ又はアンダーフロが発生する毎
に、多相クロック発生器２４は、シフト／アイドル信号
ＰＪＥＮを介してイネーブルされて一個の位相周期をジ
ャンプする。加算器１２２の出力のＦＳＬＯＷ信号成分
は、この位相ジャンプの方向を与え、それは発生したオ
ーバーフロ又はアンダーフロ条件が何れであるかに依存
する。
【００２０】注意すべきことであるが、加算器１２２
は、オーバーフロ又はアンダーフロ条件が発生する場合
にリセットすることはない。このことは、１６ビットレ
ジスタ１２４を介して、前のサイクルの残部を本積分＋
比例項へ加算することを可能とする。このことは、更
に、丸めエラーを除去することにより、多相クロック発
生器２４（図４）によって与えられるサンプルクロック
出力１６の全体的なジッタを減少させている。当業者に
とって明らかな如く、効率及び集積回路のダイ面積を節
約する観点から、ＰＤＭアキュムレータ二次ループフィ
ルタシステム１００を、そのコアとして８ビットＡＬＵ
を使用して実現することが可能であり、このＡＬＵは、
時間多重化されて、システム１００の種々の演算機能を
実施する。フィルタ１００の制御及び帯域幅選択機能
は、従来の回路を使用して実現することが可能である。
【００２１】図６Ａ乃至図６Ｉは、図６に示した如き配
置で結合されて、本発明に基づいて時間多重化型ＡＬＵ
を使用するＰＤＭアキュムレータ二次ループフィルタ回
路１００の一実施例を示す概略図を構成する。回路１０
０のコアは、図６に示した８ビット演算論理ユニット
（ＡＬＵ）２００によって与えられており、それは、そ
のサイクルの異なったグループの期間中に異なった演算
機能を実施する。タイムスロット割当て図を示す図７を
参照すると、このＡＬＵの時間多重化動作を理解するの
に有用である。
【００２２】図７における上側の波形は、ＰＤＭアキュ
ムレータ二次ループフィルタ回路１００をドライブする
１５．３６ＭＨｚシステムクロックを表わしている。図
７における二番目の波形は、ステップ型クロック発生器
２４（図４）の８０ＫＨｚサンプルクロック出力１６を
表わしている。次の四つの波形は、順番に、ＡＬＵ２０
０によって実行されるＰＤＭアキュムレータ動作の四つ
の異なった帯域幅設定（１Ｘ，２Ｘ，４Ｘ，８Ｘ）にお
けるＡＬＵ２００の時間多重化動作を表わしている。
尚、１Ｘ，２Ｘ，４Ｘ，８Ｘ帯域幅設定は、夫々、３，
６，１２，２４ＰＤＭサイクルに対応している。
【００２３】図７に示した如く、システムクロックの一
つのサイクルグループ期間中において、ＡＬＵ２００
は、積分器／アキュムレータ１０８（図５）の機能を実
施し、ＲＯＭ２０１ａ及び２０１ｂによって発生され次
いでＤフリップフロップ２０２，２０４の出力に与えら
れる現在の１６ビット位相エラー入力信号と、四つの８
ビット積分項レジャレジスタ２０６，２０８，２１０，
２１２から検索された以前に計算した積分項とを加算
し、この積分器／アキュムレータ動作の結果は、４つの
積分項レジャレジスタ２０６，２０８，２１０，２１２
へ格納され、前の項と置換させる。ＲＯＭ２０１ａ及び
２０１ｂは、フルワードの制御コードＳＧＳＥＬ１．Ｓ
ＲＣ及びＳＧＳＥＬ２．ＳＲＣを夫々使用して、位相エ
ラー入力を発生する。
【００２４】二番目のサイクルグループ期間中におい
て、ＡＬＵ２００は、積分＋比例アキュムレータ１１０
（図１）の機能を実行し、現在の１６ビット位相エラー
入力信号と二個の８ビット積分＋比例レジャレジスタ２
１４，２１６から検索した以前に計算した積分＋比例項
とを加算し、この積分＋比例アキュムレータ動作の結果
は、積分＋比例レジャレジスタ２１４，２１６ヘ格納さ
れ、前の積分＋比例項と置換える。
【００２５】三番目のサイクルグループ期間中におい
て、ＡＬＵ２００は、ＰＤＭアキュムレータ１２０（図
１）の機能を実行し、積分＋比例レジャレジスタ２１
４，２１６から検索した現在の積分＋比例項と二個の８
ビットＰＤＭアキュムレータレジャレジスタ２１８，２
２０内に格納されている以前に計算したＰＤＭアキュム
レータ項とを加算し、このＰＤＭアキュムレータ動作の
結果をＰＤＭアキュムレータレジャレジスタ２１８，２
２０へ格納し、前のＰＤＭアキュムレータ項と置換え
る。
【００２６】このＰＤＭアキュムレータ動作期間中、Ａ
ＬＵのオーバーフロ／アンダーフロが、オーバーフロ／
アンダーフロ及び方向コードＰＬＬＯＤＤ．ＳＲＣを格
納するＲＯＭ２２２を有するＰＤＭ制御器によってモニ
タされる。このコードは、安定化用ラッチ２２４を介し
て２ビット出力ＰＳＬＯＷ及びＰＪＥＮを供給する。Ｐ
ＪＥＮビットは、関連する多相クロック発生器２４によ
って位相ジャンプを取るべきか否かを表わし、ＰＳＬＯ
Ｗビットはその位相ジャンプの方向を表わす。ＡＬＵ２
００は、ＲＯＭ２２６と関連するＤフリップフロップ２
２８とを有するＡＬＵ制御器によって制御される。該Ｒ
ＯＭは、制御コードＰＬＬＣＴＬ．ＳＲＣを格納してお
り且つラッチ２３０を介してＲＯＭ２２６へ供給される
一組の制御設定入力に対して応答する。
【００２７】ＡＬＵ２００の対応する動作に対し種々の
レジャレジスタからの情報の検索及び該レジスタへの情
報の格納を同期させるクロック動作及び出力イネーブル
サイクルは、コードＰＬＬＣＫＣ・ＳＲＣを格納するＲ
ＯＭ２３２及び２３４を有するレジャ制御器によって制
御される。ＡＬＵ制御器及びレジャ制御器の両方が、Ａ
ＬＵ２００が実行すべき種々のサイクルグルーブに対す
るタイムスロット割当てを実施するシーケンサによって
ドライブされる。シーケンサＲＯＭ２３６は、プログラ
ムコードＰＬＬＴＳＡ．ＳＲＣを格納している。
【００２８】上述した如く、図７は、図６Ａ乃至６Ｉに
示したＰＤＭアキュムレータ二次ループフィルタシステ
ム１００用のタイムスロット割当てを示したタイミング
線図を示している。タイムスロット割当て波形は、四つ
の帯域幅設定、即ち１Ｘ，２Ｘ，４Ｘ，８Ｘに対して示
してある。これらのタイムスロット割当て波形を吟味す
ると理解される如く、１Ｘ，２Ｘ，４Ｘ，８Ｘ帯域幅設
定は、夫々、サンプルクロック周期当たり３，６，１
２，２４ＰＤＭサイクルを与える。各ＰＤＭサイクル
は、ＰＤＭカーソル境界内において正のステップとして
示してある。
【００２９】図７に示したタイムスロット割当て信号
は、モニタされる信号を安定化するために使用した４ビ
ットＤフリップフロップの出力においてデジタル・アナ
ログ変換器を使用して得られている。Ｄフリップフロッ
プの入力は、制御器ＲＯＭ２２６のピン１乃至４へ接続
されている。このＤフリップフロップのクロックは、構
成要素２２８のＣＬＫ入力端へ接続されている。図７に
おいて更に示される如く、一つのサンプルクロック周期
（１２．５マイクロ秒）において９６サイクルのシステ
ムクロックが存在している。以上、本発明の具体的実施
の態様について詳細に説明したが、本発明は、これら具
体例にのみ限定されるべきものではなく、本発明の技術
的範囲を逸脱することなしに種々の変形が可能であるこ
とは勿論である。
【図面の簡単な説明】
【図１】 基本的アナログフェーズロックループを示し
たブロック図。
【図２】 従来のアナログフェーズロックループにおい
て使用可能なタイプのアクティブフィルタを示した概略
図。
【図３】 比例項及び積分項を発生するために並列状に
二つのアクティブフィルタを使用する図２に示したアク
ティブフィルタの具体化を示した概略図。
【図４】 アナログ入力信号からデジタルデータを回復
するために本発明に基づくＰＤＭアキュムレータ二次ル
ープフィルタ装置を使用するレシーバシステムを示した
ブロック図。
【図５】 本発明の一実施例に基づいて構成されたＰＤ
Ｍアキュムレータ二次ループフィルタ装置を示したブロ
ック図。
【図６】 図６Ａ乃至６Ｉの配列状態を示した説明図。
【図６Ａ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図６Ｂ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図６Ｃ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図６Ｄ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図６Ｅ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図６Ｆ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図６Ｇ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図６Ｈ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図６Ｉ】 本発明の一実施例に基づいて構成されたＰ
ＤＭアキュムレータ二次ループフィルタ装置の一部を示
した概略回路図。
【図７】 異なった帯域幅設定に対する図６Ａ乃至６Ｉ
に示した装置のＰＤＭアキュムレータに対するタイムス
ロット割当てを示したタイミング線図。
【符号の説明】
１０ アナログフロントエンド １４ Ａ・Ｄ変換器 ２０ デジタル信号プロセサ ２４ デジタル制御型クロック発生器 １００ デジタルループフィルタ １０２ 比例アキュムレータ １０８ 積分器アキュムレータ １１０ 積分＋比例加算回路 １２０ パルス密度変調（ＰＤＭ）アキュムレータ
フロントページの続き (72)発明者 ハワード ウィルソン アメリカ合衆国， カリフォルニア 95051，サンタ クララ， カブリーロ 3573 (72)発明者 ジーザス ギニア イタリア国， ビージー24049， ベル デリーノ 11， ブイ． アルフィエリ （番地の表示なし) (56)参考文献 英国特許出願公開2201869（ＧＢ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 マルチビット位相エラー入力信号をサン
    プルクロックサイクル周期を有するサンプルクロック出
    力信号を供給する多相クロック発生器用の制御信号へ変
    換するために使用可能なパルス密度変調（ＰＤＭ）アキ
    ュムレータ二次ループフィルタ装置において、 （ａ）前記マルチビット位相エラー入力信号に応答して
    マルチビット比例データを発生する比例手段が設けられ
    ており、 （ｂ）前記マルチビット比例データを蓄積してマルチビ
    ット積分データを発生する積分器アキュムレータ手段が
    設けられており、 （ｃ）前記マルチビット比例データ及び前記マルチビッ
    ト積分データを加算してマルチビット積分／比例データ
    を供給する加算手段が設けられており、 （ｄ）前記制御信号を与えるために前記加算手段によっ
    て供給された前記マルチビット積分／比例データを蓄積
    するＰＤＭアキュムレータ手段が設けられており、前記
    制御信号が前記多相クロック発生器によってとられるべ
    き位相ジャンプの数を表わす第一成分と、前記位相ジャ
    ンプの方向を表わす第二成分とを有することを特徴とす
    るパルス密度変調アキュムレータ二次ループフィルタ装
    置。
  2. 【請求項２】 入力アナログ信号の周波数における変化
    をトラッキングするデジタルフェーズロックループ（Ｄ
    ＰＬＬ）において、 （ａ）制御信号に応答してサンプルクロック出力信号と
    して複数個の位相分離されたクロック信号の一つを選択
    する多相クロック発生器が設けられており、 （ｂ）前記入力信号と前記サンプルクロック出力信号と
    の間の位相差に対応す るマルチビット位相エラー信号を発生する位相比較器手
    段が設けられており、（ｃ）前記マルチビット位相エラ
    ー信号に応答してマルチビット比例データを発生する比
    例手段が設けられており、 （ｄ）マルチビット積分データを発生するために前記マ
    ルチビット比例データを蓄積する積分器アキュムレータ
    手段が設けられており、 （ｅ）前記マルチビット比例データ及び前記マルチビッ
    ト積分データに応答してマルチビット積分＋比例データ
    を発生する加算手段が設けられており、 （ｆ）前記制御信号を発生するために前記マルチビット
    積分＋比例データを蓄積するパルス密度変調（ＰＤＭ）
    アキュムレータ手段が設けられており、前記制御信号
    が、前記多相クロック発生器によってとられるべき位相
    ジャンプの数及び前記位相ジャンプの方向の両方を表わ
    す成分を有することを特徴とするデジタルフェーズロッ
    クループ。
  3. 【請求項３】 マルチビット位相エラー入力信号を多相
    クロック発生器用の制御信号ヘ変換するために使用可能
    なパルス密度変調（ＰＤＭ）アキュムレータ二次ループ
    フィルタ装置において、 （ａ）前記マルチビット位相エラー入力信号に応答して
    マルチビット比例データを発生する比例手段が設けられ
    ており、 （ｂ）システムクロックの第１サイクルグループ期間中
    にマルチビット積分データを発生するために前記マルチ
    ビット比例データを蓄積し、システムクロックの第２サ
    イクルグループ期間中にマルチビット積分／比例データ
    を発生するために前記マルチビット比例データ及び前記
    マルチビット積分データを加算する時間多重化型演算手
    段及びシステムクロックの第３サイクルグループ期間中
    にマルチビットＰＤＭアキュムレータデータを発生する
    ために前記マルチビット積分／比例データを蓄積するＰ
    ＤＭアキュムレータデータ格納手段が設けられており、 （ｃ）前記マルチビットＰＤＭアキュムレータデータに
    応答し前記多相クロック発生器によってとられるべき位
    相ジャンプの数を表わす第一成分と前記位相ジャンプの
    方向を表わす第二成分とを持った制御信号を発生するＰ
    ＤＭコントローラ手段が設けられていることを特徴とす
    るパルス密度変調アキュムレータ二次ループフィルタ装
    置。
JP19467591A 1990-05-02 1991-05-02 マルチビット位相エラー入力を階段状クロック発生器用の前進／遅滞制御へ変換させるｐｄｍアキュムレータ二次ループフィルタ Expired - Fee Related JP3163123B2 (ja)

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