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Die vorliegende Erfindung betrifft ein Gerät zur
Schallfeldkompensation bzw. eine Schallfeldkompensationsvorrichtung zum Erzeugen
eines reflektierten Simulationsschallsignals, das einem direkten
Schallsignal entspricht.
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Bekannt ist eine Schallfeldkompensationsvorrichtung zum Ausführen von
für eine Schallfeldsteuerung bestimmte Signal verarbeitungen zu Tonsignalen,
um diese in einer Wohnung oder in einem Fahrzeug darzustellen, indem ein
Schallfeld erzeugt wird, das durch Simulierung des Schallfelds in einem
akustischen Raum einer Konzerthalle oder eines Theaters entsteht. Eine
solche Schallfeldkompensationsvorrichtung weist einen digitalen
Signalprozessor (abgekürzt DSP) auf, der eine arithmetische Verarbeitung
von digitalen Signalen durchführt, die von einer Tonsignalquelle, z.B.
einer Abstimmeinrichtung oder dgl., zugeführt werden. Der DSP weist auf:
einen Berechnungsteil zum Durchführen von Rechenoperationen, z.B.
Multiplikation, Division, Addition und Subtraktion, und einen Speicherteil,
der hauptsächlich aus einem Datenspeicher zur Speicherung von digitalen
Tonsignaldaten, die an dem Berechnungsteil zu liefern sind, einem
Koeffizientenspeicher zur Speicherung von Koeffizientendaten, die mit dem
Faktor der Tonsignaldaten multipliziert werden, und andere Speicher.
Außerdem ist er versehen mit einem externen Verzögerungsspeicher zum
Verzögern der Signaldaten und einem Verzögerungszeitspeicher zur
Speicherung von Verzögerungszeitdaten, die die Information einer Dauer vom
Schreiben bis zum Lesen der Signaldaten im Verzögerungsspeicher
transportieren. Im Betrieb des DSP werden die Signaldaten mit hohen
Geschwindigkeiten beim Transport von relevanten Daten zwischen den
Speichern und von den Speichern zum Berechnungsteil entsprechend einem
Verarbeitungsprogramm verarbeitet. Beispielsweise werden Signaldaten, die
durch Abtasten entstehen, an den Verzögerungsspeicher übergeben, wo sie zu
Verzögerungssignaldaten verzögert und verschoben werden. Die
Verzögerungssignaldaten werden dann über den Datenspeicher an den
Berechnungsteil übergeben, wo sie mit dem Faktor eines Koeffizienten-
Datenelements multipliziert werden, um reflektierte Simulationsschalldaten
zur Kompensation der Schallpegeldämpfung zu erzeugen. Als Antwort auf die
Lieferung eines Abtastsignaldatenelements werden eine Vielzahl von
reflektierten Schalldaten, die sich in der Verzzgerungszeit und im
Koeffizientenwert unterscheiden, erzeugt und einem
Originalschalldatenelement oder Eingangssignal datenelement als ein direktes
Datenelement hinzugefügt. Ein resultierendes Signal, das die
Eingangsschalldaten und die reflektierten Schalldaten addiert, wird dann
vom DSP ausgegeben und zum Treiben eines Lautsprechers in ein Analogsignal
umgesetzt.
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Die herkömmliche Schallfeldkompensationsvorrichtung, die einen DSP
verwendet, enthält jedoch ein Verzögerungselement für jeden Kanal, wodurch
die Anzahl der Verzögerungsdaten, die aus dem Verzögerungsspeicher während
einer Abtastperiode gelesen werden, begrenzt ist. Wenn eine Vielzahl von
Kanälen verwendet wird, wachsen infolgedessen die reflektierten Schalldaten
nicht mehran.
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Es ist eine Aufgabe der vorliegenden Erfindung, eine verbesserte
Schallfeldkompensationsvorrichtung bereitzustellen, die in der Lage ist,
größere Anzahlen von reflektierten Schalldaten zur Kompensation zu
erzeugen.
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"International conference on acoustics, speech and signal
processing". Boston, 14.-16. April 1983, auf der der Oberbegriff des
Anspruchs 1 beruht, offenbart eine Schallfeldkompensationsvorrichtung mit:
nichtrekursiven bzw. FIR-Filtern, wobei jedes FIR-Filter aufweist:
Verzögerungseinrichtungen zum Erzeugen einer Vielzahl von verschiedenen
Verzögerungszeitdaten durch Verzögern eines Eingangssignals für jedes
Abtastdatenelement unter Verwendung eines Verzögerungsspeichers und
Multiplizierer- und Addierer-Einrichtungen zum Multiplizieren des Faktors
jedes Verzögerungsdatenelements mit dem Faktor eines Koeffizienten, um eine
Serie von multiplizierten Daten zu erzeugen, und zum Addieren der
multiplizierten Daten miteinander, wobei jede Verzögerungseinrichtung einer
Vielzahl der Multiplizierer- und Addierer-Einrichtungen zugeordnet ist
Bei dieser bekannten Vorrichtung werden die Signale aus der
Verzögerungsleitung wieder kombiniert, um ein Ausgangssignal zu ergeben.
Dies bedeutet, daß von einem Filter lediglich ein Ausgangssignal erzeugt
wird.
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JP-A-1135222 und "Patents Abstracts of Japan", Bd. 13, Nr. 386 (E-
812) offenbart ein Filter für ein Tonsignal mit einer Verzögerungsleitung
Die Verzögerungsleitung erzeugt eine Serie von Verzögerungszeitdaten, und
diese werden multipliziert und addiert, um ein Ausgangssignal zu erzeugen.
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Die vorliegende Erfindung stellt eine
Schallfeldkompensationsvorrichtung der oben beschriebenen Art bereit, dadurch gekennzeichnet, daß
das Eingangssignal ein Tonsignal ist und die Vorrichtung ferner aufweist:
Einrichtungen zum Erzeugen von Treibersignalen zum Treiben von
Lautsprechern (17, 18, 19, 20) entsprechend Ausgangssignalen der FIR-
Filter; und daß jedes Verzögerungsdatenelement einer Vielzahl von
Multiplizierern zugeführt wird, um eine Vielzahl von Ausgangssignalen aus
jedem Filter hervorzubringen.
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Im Betrieb sind die Verzögerungsdaten, die von einer der
Verzögerungseinrichtungen im FIR-Filter erzeugt werden, für eine gemeinsame
Verwendung in vielen Kanälen geeignet, und somit wird die maximale
Verzögerungszeit der Verzögerungsdaten verlängert, ohne die Anzahl der
Verzögerungsdatenlesevorgänge pro Abtastperiode im Verzögerungsspeicher zu
erhöhen. Dadurch kann eine akzeptable Anzahl von reflektierten Schalldaten
für jeden Kanal erzeugt werden.
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Eine Ausführungsform der Erfindung wird nachstehend lediglich anhand
von Beispielen und mit Bezug auf die beigefügten Zeichnungen beschrieben.
Dabei zeigen:
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Fig. 1 ein Blockschaltbild, das eine herkzmmliche
Schallfeldkompensationsvorrichtung darstellt;
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Fig. 2 ein Blockschaltbild, das eine bevorzugte Ausführungsform der
vorliegenden Erfindung darstellt;
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Fig. 3 ein Blockschaltbild, das die Anordnung eines DSP in der
Ausführungsform gemäß Fig. 2 darstellt;
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Fig. 4 einen Schaltplan, der einen Teil des DSP gemäß Fig. 3
beschreibt; und
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Fig. 5 eine Darstellung, die die Erweiterung eines
Verarbeitungsprogramms während einer Abtastperiode darstellt.
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Fig. 1 zeigt eine herkömmliche Schaltung, die durch das Wirken eines
DSP realisiert wird. Diese Schaltung enthält vier FIR-Filter 1 bis 4. Im
Betrieb werden digitale Rechtskanal-Tonsignale an die beiden FIR-Filter 1
und 2 und digitale Linkskanal-Tonsignale an die anderen beiden FIR-Filter
3 und 4 übergeben. Wenn die Eingangssignale analoge Tonsignale sind, werden
sie vor der Zuführung einer Analog-Digital-Umsetzung unterzogen.
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Die vier FIR-Filter 1 bis 4 haben alle den gleichen Aufbau, und
lediglich das FIR-Filter 1 ist ausführlicher dargestellt. Das digitale
Eingangstonsignal oder die Eingangssignaldaten wird bzw. werden zunächst
an ein Verzögerungselement 5 im FIR-Filter 1 übergeben. Das
Verzögerungselement 5 hat eine Reihe von Ausgangsanschlüssen zur Lieferung
einer Vielzahl von Verzögerungssignalen. Die Ausgangsanschlüsse des
Verzögerungselements 5 sind mit einer entsprechenden Anzahl von
Multiplizierern 6&sub1; bis 6n (n ist die Anzahl der Ausgangsanschlüsse)
gekoppelt. Jeder der Multiplizierer 6&sub1; bis 6n erzeugt ein reflektiertes
Schalldatenelement durch Multiplizieren des Faktors eines
Verzögerungssignals vom Ausgangsanschluß mit dem Faktor eines
Koeffizienten. Außerdem ist ein Multiplizierer 7 zum Multiplizieren eines
Eingangssignaldatenelements, das ein direktes Schal ldatenelement
transportiert, mit einem Koeffizienten vorgesehen. Die reflektierten
Schalldaten von den Multiplizierern 6&sub1; bis 6n und 7 werden alle dem
Addierer 8 zugeführt, wo sie miteinander addiert werden. Das resultierende
Ausgangssignal des Addierers 8 enthält sowohl die direkten als auch die
reflektierten Schalldaten und wird als das Ausgangssignal des FIR-Filters
1 abgegeben.
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Die Ausgangssignale der vier FIR-Filter 1 bis 4 werden von D/A-
Umsetzern 9 bis 12 jeweils in Analogsignale umgesetzt, die dann an
Verstärker 13 bis 16 übergeben werden. Der Verstärker 13 ist zum Treiben
eines Vorn-rechts-Kanal-Lautprechers 17, der Verstärker 14 zum Treiben
eines Hinten-rechts-Kanal-Lautsprechers 18, der Verstärker 15 zum Treiben
eines Vorn-links-Kanal-Lautsprechers 19 und der Verstärker 16 eines
Hintenlinks-Kanal-Lautsprechers 20 eingerichtet. Die vier Lautsprecher 17 bis 20
sind in einem Raum 21, z.B. einem Passagierraum eines Fahrzeugs,
installiert.
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Wie aus der vorstehend beschriebenen Einrichtung bzw. Anordnung der
herkömmlichen Schallfeldkompensationsvorrichtung mit einem DSP hervorgeht,
belegt jedes Kanalsignal ein Verzögerungselement Die Anzahl der in einer
Abtastperiode aus einem Verzögerungsspeicher zu lesenden Verzögerungsdaten
ist streng begrenzt. Wenn die Anzahl der Kanäle ansteigt, wird eine
gewünschte Anzahl der reflektierten Schalldaten nicht mehr erreicht.
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Eine Ausführungsform der vorliegenden Erfindung, die dieses Problem
lösen soll, wird nachstehend ausführlich beschrieben. Fig. 2 zeigt eine
Schallfeldkompensationsvorrichtung gemäß der vorliegenden Erfindung, die
ein Paar FIR-Filter 31 und 32 enthält, die durch das Wirken eines DSP
realisiert werden. Die beiden FIR-Filter 31 und 32 haben die gleiche innere
Anordnung, und die Anordnung des FIR-Filters 31 wird nachstehend
beschrieben. Das FIR-Filter 31 enthält auch ein Paar Verzögerungselemente
33 und 34, die dem in Fig. 1 dargestellten Verzögerungselement 5 gleichen.
Die beiden Verzögerungselemente 33 und 34 sind in Reihe geschaltet, und ein
Verzögerunsgdatenelement aus dem Verzögerungselement 33, das eine maximale
Verzögerung transportiert, wird als Eingangsdaten an das
Verzögerungselement 34 übergeben. Außerdem hat jedes der Verzögerungselemente 33 und
34 eine Reihe von Ausgangsanschlüssen zum Abgeben einer Vielzahl von
Verzögerungssignalen. Obwohl die beiden Ausgangsanschlußreihen der
Verzögerungselemente 33 und 34 in Längsrichtung (in der Zeitrichtung)
ausgerichtet sind, wie in Fig. 2 dargestellt, erzeugen die beiden
Ausgangsanschlüsse in der gleichen Position in der Zeitrichtung gleiche
Verzögerungsdaten. Das Verzögerungselement 33 wird dann an einem der beiden
Ausgangsenden mit einer entsprechenden Anzahl von Multiplizierern 35&sub1; bis
35n und das Verzögerungselement 34 mit einer entsprechenden Anzahl von
Multiplizierern 36&sub1; bis 36n gekoppelt. Jeder der Multiplizierer 35&sub1; bis 35n
erzeugt reflektierte Schalldaten durch Multiplizieren des Faktors eines
Verzögerungsdatenelements von dem entsprechenden Ausgangsanschluß des
Verzögerungselements 33 mit dem Faktor eines Koeffizienten. Außerdem ist
ein weiterer Multiplizierer 37 zur Multiplikation der direkten Schalldaten
eines Eingangssignals mit dem Faktor eines Koeffizienten vorgesehen. Die
reflektierten Ausgangsschalldaten der Multiplizierer 35&sub1; bis 35n und die
Ausgabedaten des Multiplizierers 37 werden dann einem Addierer 38
zugeführt, wo sie miteinander addiert werden. Ebenso werden die
Ausgangsdaten der Multiplizierer 36&sub1; bis 36n einem weiteren Addierer 39 zur
Addition zugeführt. Beide Datenausgabesignale der Addierer 38 und 39 werden
ferner von einem Addierer 40 miteinander addiert. Ein Ausgangssignal des
Addierers 40, das sowohl direkte als auch reflektierte Schalldaten enthält,
wird dann als eines der beiden Ausgangssignale des FIR-Filters 31
abgegeben.
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Andererseits sind die Ausgangsanschlüsse des Verzögerungselements 33
am anderen Anschluß mit einer entsprechenden Anzahl von Multiplizierern 41&sub1;
bis 41n und die Ausgangsanschlüsse des Verzögerungselements 34 mit einer
entsprechenden Anzahl von Multiplizierern 42&sub1; bis 42n gekoppelt. Jeder der
Multiplizierer 41&sub1; bis 41n erzeugt ein reflektiertes Schalldatenelement
durch Multiplizieren des Faktors eines Verzögerungsdatenelements vom
entsprechenden Ausgangsanschluß des Verzögerungselements 33 mit dem Faktor
eines Koeffizienten. Außerdem ist ein weiterer Multiplizierer 43 zur
Multiplikation der direkten Schalldaten eines Eingangssignals mit dem
Faktor eines Koeffizienten vorgesehen. Die reflektierten
Schalldatenausgangssignale der Multiplizierer 41&sub1; bis 41n und die
Datenausgangssignale des Multiplizierers 43 werden dann einem Addierer 44
zugeführt, wo sie miteinander addiert werden. Ebenso werden die
Ausgangsdaten der Multiplizierer 42&sub1; bis 42n einem weiteren Addierer 45 zur
Addition zugeführt. Beide Ausgangsdaten von den Addierern 44 und 45 werden
weiter von einem Addierer 46 miteinander addiert. Ein Ausgangssignal des
Addierers 46, das sowohl direkte als auch reflektierte Schalldaten enthält,
wird dann als das andere Ausgangssignal des FIR-Filters 31 abgegeben.
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Die Ausgangssignale der beiden FIR-Filter 31 und 32 werden von D/A-
Wandlern 9 bis 12 jeweils in Analogsignale umgesetzt, die wiederum den vier
Verstärkern 13 bis 16 zugeführt werden. Im einzelnen werden die beiden
Ausgangssignale des FIR-Filters 31 jeweils an den D/A-Umsetzer 9 bzw. 10
übergeben. Der D/A-Umsetzer 9 ist mit dem Verstärker 13 gekoppelt, der
einen Vorn-rechts-Kanal-Lautsprecher 17 treibt, und der D/A-Umsetzer 10 ist
mit dem Verstärker 14 gekoppelt, der einen Hinten-rechts-Kanal-Lautsprecher
18 treibt. Ebenso sollen die Verstärker 15 und 16 einen Vorn-links-Kanal-
Lautsprecher 19 bzw. einen Hinten-links-Kanal-Lautsprecher 20 treiben. Die
Anordnung der D/A-Umsetzer 9 bis 12, der Verstärker 13 bis 16 und der
Lautsprecher 17 bis 20 ist mit der der in Fig. 1 dargestellten
herkömmlichen Vorrichtung identisch.
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Die Anordnung eines DSP zur Realisierung der vorstehend beschriebenen
FIR-Filterschaltung wird nachstehend beschrieben.
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Wie in Fig. 3 dargestellt, wird ein digitales Tonsignal in eine E/A-
Schnittstelle 51 des DSP eingegeben. Die E/A-Schnittstelle 51 ist mit einem
ersten Datenbus 52 gekoppelt, der wiederum mit zwei Signaldaten-RAMs 53 und
54 verbunden ist. Der erste Datenbus 52 ist außerdem mit einem
Pufferspeicher 55 gekoppelt, dessen Ausgang mit einem der beiden Eingänge
eines Multiplizierers 56 verbunden ist. Der andere Eingang des
Multiplizierers 56 ist mit einem weiteren Pufferspeicher 57 gekoppelt, der
zum Halten von Koeffizientendaten vorgesehen ist. Der Pufferspeicher 57 ist
ferner mit einem Koeffizientendaten-RAM 58 zur Speicherung einer Vielzahl
von Koeffizientendaten gekoppelt. Es ist eine arithmetisch-logische Einheit
bzw. ALU 59 für Rechenoperationen, z.B. Akkumulation, von numerischen
Ausgangssignalen des Multiplizierers 56 vorgesehen, der mit einem ihrer
beiden Eingänge gekoppelt ist. Der andere Eingang der ALU 59 ist mit dem
Ausgang eines Akkumulators 60 verbunden, der zum Halten von numerischen
Ausgangssignalen der ALU 59 vorgesehen ist. Der Ausgang des Akkumulators
60 steht mit dem ersten Datenbus 52 in Verbindung.
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Der Signaldaten-RAM 53 ist ferner mit einer Speichercontroller-
Schaltung 61 gekoppelt, die Steuersignale zum Steuern von Daten erzeugt.
die in den RAM 53 zu schreiben und aus einer bestimmten Adresse des RAM 53
zu lesen sind. Außerdem ist der Signaldaten-RAM 54 über eine
Schalterschaltung 63 mit einer Speichercontroller-Schaltung 62 gekoppelt,
die im Betriebsablauf mit der Speichercontroller-Schaltung 61 identisch
ist. Die Schalterschaltung 63 bewirkt bei Empfang eines Steuersignals von
der Speichercontroller-Schaltung 61, daß der Signaldaten-RAM 54 einen
Datenschreib- und -lesevorgang in einer bestimmten Adresse durchführt. Der
Koeffizientendaten-RAM 58 ist mit einer entsprechenden Speichercontroller-
Schaltung 64 verbunden, die auch im Betriebsablauf mit der
Speichercontroller-Schaltung 61 identisch ist.
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Der Signaldaten-RAM 54 steht ferner in Verbindung mit dem zweiten
Datenbus 66. Im einzelnen sind ein Paar Dreizustandspuffer 83a und 83b
zwischen den Signaldaten-RAM 54 und den ersten Datenbus 52 geschaltet, wie
am besten in Fig. 4 zu sehen ist. Außerdem sind ein Paar Dreizustandspuffer
84a und 84b zwischen den Signaldaten-RAM 54 und dem zweiten Datenbus 66
geschaltet. Die Zustandspuffer 83a, 83b, 84a und 84b werden jeweils als
Antwort auf Anweisungssignale von einem Ablaufcontroller 67 eingeschaltet,
der später ausführlicher beschrieben wird. Wenn ein Signaldatenelement vom
ersten Datenbus 52 in den RAM 54 geschri eben wird, wird der Zustands puffer
83a eingeschaltet. Wenn ein Signaldatenelement vom RAM 54 an den ersten
Datenbus 52 übergeben wird, wird der Zustandspuffer 83b eingeschaltet.
Ebenso wird der Zustandspuffer 84a zum Schreiben eines Signaldatenelements
aus dem zweiten Datenbus 66 in den RAM 54 eingeschaltet, und der
Zustandspuffer 84b wird zum Weitergeben eines Signaldatenelements aus dem
RAM 54 an den zweiten Datenbus 66 eingeschaltet. Immer nur einer der vier
Puffer 83a, 83b, 84a und 84b wird zu einer Zeit vom Anweisungssignal
aktiviert.
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Der zweite Datenbus 66 ist mit einer Schnittstelle 69 gekoppelt, die
für einen Datenaustausch mit einem extern vorhandenen Verzögerungs-RAM 68
vorgesehen ist. Der Verzögerungs-RAM 68 ist ein Verzögerungsspeicher zum
Erzeugen eines Verzögerungssignaldatenelements aus Tonsignaldaten. Wenn die
Speicherkapazität des Verzögerungs-RAMs 68 größer ist, wird ein stärker
verzögertes Datensignal erzeugt. Außerdem ist eine Speichercontroller-
Schaltung 65 zum Bestimmen einer Adresse des Verzögerungs-RAMs 68 für einen
Lese- und Schreibvorgang vorgesehen. Die Speichercontroller-Schaltung 65
ist außerdem mit einem Verzögerungszeitdaten-RAM 70 gekoppelt, der von
einer Speichercontroller-Schaltung 71 für einen Lese- und Schreibvorgang
der Verzögerungszeitdaten gesteuert wird.
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Die beiden Schnittstellen 51 und 69, die Multiplizierer 56, die
beiden Pufferspeicher 55 und 57, die ALU 59, der Akkumulator 60, die fünf
Speichercontroller-Schaltungen 61, 62, 64, 65 und 71 und die
Schalterschaltung 63 werden alle vom Ablaufcontroller 67 gesteuert. Der
Ablaufcontroller 67 ist mit einem Programm-RAM 72 gekoppelt und wird
entsprechend einem Programm betrieben, das in einen Programm-RAM 72
gespeichert ist. Der Programm-RAM 72 wird dann mit einem Programmzähler 73
verbunden, so daß als Antwort auf eine Addition jedes Zählwertes im
Programmzähler 73 ein Anweisungscode zum Durchführen eines Schrittes der
dem Wert entspricht, aus dem Programm-RAM 72 gelesen und dem
Ablaufcontroller 67 zugeführt wird. Außerdem steht der Ablaufcontroller 67
mit einem Register 76 zum Halten einer Vielzahl von Anweisungen, die von
einem Mikrocomputer 74 kommen, in Verbindung.
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Sowohl der Programm-RAM 72 als auch das Register 76 sind mit einem
Hauptbus 77 gekoppelt, der sich über eine Schnittstelle 78 des
Mikrocomputers 74 erstreckt. Der Hauptbus 77 ist außerdem mit einem Paar
Übergabepuffer 79 und 80 verbunden. Der Übergabepuffer 79 ist zum
vorübergehenden Halten von Koeffizientendaten, die vom Mikrocomputer 74
geliefert werden, vor einer Speicherung im Koeffizientendaten-RAM 58
vorgesehen. Der Übergabepuffer 80 dient zum zeitweiligen Halten von
Verzögerungszeitdaten, die vom Mikrocomputer 74 geliefert werden, vor einer
Speicherung im Verzögerungszeitdaten-RAM 70.
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Der Mikrocomputer 74 weist Mikroprozessoren, RAMs, ROMs und
Schnittstellen (die alle nicht dargestellt sind) auf und ist mit einer
Tastatur 75 versehen. Die Tastatur 75 hat eine Vielzahl von Tasten (nicht
dargestellt), einschließlich Modus-Tasten zum Wählen eines Schallfeldmodus
beispielsweise aus Halle 1, Halle 2 usw., Schallpegelsteuertasten und
Stumm-Tasten. Der Mikrocomputer 74 transportiert in seinen RAMs eine Anzahl
von Ablaufsteuerprogrammen zur Abarbeitung im Ablaufcontroller 67, Gruppen
von zu reflektierten Anfangsschallpegeln gehörenden Koeffizientendaten, die
an den Koeffizientendaten-RAM 58 zu übergeben sind, und Gruppen von
Verzögerungszeitdaten zum Einstellen der zu lesenden Adressen, die an den
Verzögerungszeitdaten-RAM 70 zu übergeben sind, sowie ein DSP-
Steuerprogramm, das vom Mikroprozessor 74 selbst abgearbeitet wird.
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Der DSP enthält auch einen Taktgenerator 82, der Taktimpulse an den
Ablaufcontroller 67, den Programmzähler 73 und den Mikrocomputer 74
verteilt. Einige der Taktimpulse des Taktgenerators 82 werden als
Taktsignale für Abtastvorgänge in den A/D-Umsetzern während der Umsetzung
von analogen Tonsignalen in digitale Form verwendet.
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Ein Tonsignal, das von der E/A-Schnittstelle 51 ausgegeben wird, wird
einer Stummschalter-Schaltung 81 zugeführt. Der Ein/Ausschaltvorgang der
Stummschalter-Schaltung 81 wird durch Anweisungssignale gesteuert, die vom
Ablaufcontroller 67 geliefert werden. Verständlicherweise ist eine
entsprechende Anzahl von Kanälen der E/A-Schnittstellen 51 vorgesehen,
obwohl nur einer in Fig. 3 dargestellt ist.
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Im Betrieb erzeugt der Ablaufcontroller 67 viele verschiedene
Anweisungssignale, die sich von den Anweisungssignalen zum Ein- und
Ausschalten der Stummschalter-Schaltung 81 unterscheiden. Diese sind:
Anweisungssignale zum Übergeben von Gruppen von Koeffizientendaten vom
Übergabepuffer 79 an den Koeffizientendaten-RAM 58. Anweisungssignale zum
Übergeben von Gruppen von Adreßdaten vom Übergabepuffer 80 an den
Verzögerungszeitdaten-RAM 70; Anweisungssignale zum Übergeben von
Tonsignaldaten von der E/A-Schnittstelle 51 an entsprechende Adreßstellen
in den Signaldaten-RAMs 53 und 54; Anweisungssignale zum Auffinden von
Signaldaten an bestimmten Adreßstellen in den Signaldaten-RAMs 53 und 54
und zum Übergeben derselben an den Pufferspeicher 55; Anweisungssignale zum
Lesen von Signaldaten an bestimmten Adreßstellen im Signaldaten-RAM 58 und
zum Weitergeben derselben an den Pufferspeicher 57; Anweisungssignale zum
Betreiben der ALU 59, um viele verschiedene Rechenoperationen
durchzuführen; Anweisungssignale zum Übergeben von Signaldaten vom
Akkumulator 60 an entsprechende Adreßstellen in den Signaldaten-RAMs 53 und
54 oder an den Pufferspeicher 55; Anweisungssignale zum Übergeben von
Signaldaten von bestimmten Adreßstellen im Signaldaten-RAM 54, um eine
Adreßstelle im externen Verzögerungs-RAM 68 zu beschreiben;
Anweisungssignale zum Übergeben von Signaldaten von bestimmten
Verzögerungsadreßstellen im externen RAM 68 an verschiedene Adreßstellen
im Signaldaten-RAM 54; und Anweisungssignale für Rücksetzvorgänge, um die
Signaldaten-RAMs 53 und 54 und den externen Verzögerungs-RAM 68 auf ihre
Anfangswerte zu setzen. Diese Anweisungssignale werden zu bestimmten Zeiten
entsprechend Befehlen vom Mikrocomputer 74 oder entsprechend dem im
Programm-RAM 72 gespeicherten Programm geliefert. Jedes Befehlssignal vom
Mikrocomputer 74 wird im Anweisungsregister 76 gehalten. Demzufolge wird
bewirkt, daß der Ablaufcontroller 67 den Inhalt des Registers 76 während
des Ablaufs des Programms und nach Auffinden eines Befehls vom
Mikrocomputer 74 fortwährend überwacht, er unterbricht den Betrieb und
erzeugt ein Anweisungssignal, das dem Befehl entspricht. Wenn das
Anweisungssignal erzeugt ist, wird der entsprechende Befehl, der im
Register 76 gehalten wird, beispielsweise vom Ablaufcontroller 67
aufgehoben.
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Nachstehend wird die Signaldatenverarbeitung im DSP beschrieben. Eine
Serie von digitalen Tonsignalen, die vom DSP empfangen werden, werden über
die E/A-Schnittstelle 51 an den ersten Datenbus 52 übergeben. Die
Datengruppen der an den ersten Datenbus 52 weitergegebenen Signale werden
im Signaldaten-RAM 53 oder 54 gespeichert. Jedes Signaldatenelement im RAM
54 wird nacheinander über den zweiten Datenbus 66 an ein Ausgaberegister
(nicht dargestellt) in der Schnittstelle 69 übergeben, in der
Speicherstelle des externen Speichers 68, die von der Schreibadresse
definiert wird, gespeichert. Die Schreibadresse wird von der
Speichercontroller-Schaltung 65 bestimmt und jeweils aus den Adressen
gewählt, die den Speicherstellen im externen RAM 68 entsprechen. Wenn eine
bestimmte Leseadresse freigegeben ist, wird ein Signaldatenelement in der
entsprechenden Speicherstelle im externen RAM 68 gel esen und dem
Eingangsregister (nicht dargestellt) der Schnittstelle 69 zugeführt. Die
Leseadresse wird durch die Schreibadresse bestimmt, die zu einem an die
Speichercontroller-Schaltung 65 übergebenen Verzögerungszeitdatenelement
gehört, da das Verzögerungszeitdatenelement von der Speichercontroller-
Schaltung 71 im Verzögerungszeitdaten-RAM 70 gelesen und der
Speichercontroller-Schaltung 65 zugeführt wird. Im einzelnen wird die
Verzögerungszeit durch ein Intervall zwischen dem Schreib- und dem
Lesevorgang im RAM 68 bestimmt, das von den Verzögerungszeitdaten gesteuert
wird. Die Signaldaten, die im Eingangsregister der Schnittstelle 69
gehalten werden, werden dann über den zweiten Datenbus 66 wieder an den
Signaldaten-RAM 54 übergeben. Demzufolge ergeben sich Verzögerungsdaten für
eine Schallfeldsteuerung durch die Wechselwirkung zwischen dem Signaldaten
RAM 54 und dem externen RAM 68 gegeben.
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Die Koeffizientendaten, die aus dem Koeffizientendaten-RAM 58 gelesen
werden, werden an den Pufferspeicher 57 zur Speicherung übergeben. Unter
der Zeitsteuerung des Ablaufcontrollers 67 werden relevante Signaldaten vom
RAM 53, RAM 54 oder Akkumulator 60 an den Pufferspeicher 55 übergeben. Dann
führt der Multiplizierer 56 eine Multiplikation mit den Signaldaten vom
Pufferspeicher 55 und den Koeffizientendaten vom Pufferspeicher 57 durch.
Beispielsweise wird eine Multiplikation und Summierung von
Signaldatengruppen d&sub1;, d&sub2;, ... dn und Koeffizientendatengruppen k&sub1;, k&sub2;, ... kn in einer
Abfolge ausgeführt. Zunächst wird d&sub1; im Pufferspeicher 55 gehalten, während
k&sub1; im Pufferspeicher 57 gehalten wird. Der Multiplizierer 56 erzeugt dann
k&sub1; d&sub1;. In der ALU 59 findet eine Addition zur 0 statt. Ein resultierender
Wert wird nun im Akkumulator 60 gespeichert. Ebenso wird d&sub2; im
Pufferspeicher 55 gehalten, während k&sub2; im Pufferspeicher 57 gehalten wird.
Der Multiplizierer 56 erzeugt dann k&sub2; d&sub2;. Nach Empfang von k&sub1; d&sub1; erzeugt
die ALU 59 k&sub1; d&sub1; + k&sub2; d&sub2;. Nach Wiederholung dieses Vorgangs wird
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ki di ermittelt. Dies stellt den Betrieb der FIR-Filter 31 und 32
dar.
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Die Anzahl der Datenlesevorgänge aus Verzögerungs-RAM 68 in einer
Abtastperiode ist viel kleiner als die Anzahl der Multipliziervorgänge im
Multiplizierer 56 des DSP. Während beispielsweise 120 der
Multipliziervorgänge ablaufen, wird das Lesen von Daten aus dem
Verzögerungs-RAM 68 3omal ausgeführt. Demzufolge ermöglicht die Anordnung
der in Fig. 2 dargestellten FIR-Filter 31 und 32, daß die maximale
Verzögerungszeit in der Länge verdoppelt wird, ohne die Anzahl der
Datenlesevorgänge im Verzögerungs-RAM 68 zu erhöhen. Außerdem können
Kompensiersignale für reflektierten Schall für jeden Kanal erhöht werden.
Die Anzahl der Multipliziervorgänge erhöht sich von 30 auf 60, was noch
innerhalb eines zulässigen Wertes des DSP liegt.
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Der DSP enthält gemäß der vorliegenden Erfindung jeweils den ersten
Datenbus 52 für eine Datenübergabe zur Multiplikation und Addition und den
zweiten Datenbus 66 für eine Übergabe von Daten zur
Verzögerungsdatenerzeugung, wobei es möglich wird, dab die
Programmabarbeitung in einer Taktperiode ausgeführt wird, wobei sowohl die
Erzeugung als auch die Multiplikation und die Addition der
Verzögerungsdaten parallel durchgeführt wird, wie in Fig. 5 dargestellt.
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Im einzelnen werden die Verzögerungsdaten, die in der vorhergehenden
Abtastperiode erzeugt werden, in der gegenwärtigen Periode für
Multiplikation und Addition verarbeitet. Während die Dauer der
Verzögerungsdatenerzeugung aufgrund der gleichen Anzahl von
Datenlesevorgängen im Verzögerungs-RAM 68 unverändert bleibt, nämlich
gleich einer Taktperiode, erhöht sich die Anzahl der Multipliziervorgänge
von 30 auf 60, und somit wird die Dauer für eine Multiplikation und
Addition in der Länge verdoppelt, wie in Fig. 5 dargestellt (wobei eine
verlängerte Zeit mit dem Buchstaben A bezeichnet ist). Der Rest der Dauer,
bezeichnet mit B, für eine Multiplikation und Addition mit dem ersten
Datenbus 52 bleibt jedoch unberührt, wodurch mehr Abarbeitung stattfinden
kann.
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Obwohl die Ausgänge der Verzögerungselemente in der Ausführungsform
alle mit ihren entsprechenden Multiplizierern gekoppelt sind, deren
Datenausgangssignale dann summiert werden, können die Multiplizierer mit
gewählten der Verzögerungselemente zwecks Summierung der entsprechenden
Ausgangssignale der Multiplizierer verbunden werden. Das heißt gewünschte
Ausgangssignale der Verzögerungselemente können selektiv verwendet werden.
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Außerdem werden der direkte Schall und der Kompensationsschall in
Form von elektrischen Signalen zur Abgabe durch den bzw. die Lautsprecher
in der Ausführungsform gemischt. Die beiden Schalle können direkt über ihre
jeweiligen Lautsprecher zur Kompensation ohne vorbereitende Mischung ihrer
entsprechenden Signale abgegeben werden.
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Wie oben ausgeführt, enthält die Schallfeldkompensationsvorrichtung
gemäß der vorliegenden Erfindung FIR-Filter, wobei jedes Filter
Verzögerungseinrichtungen zur Erzeugung einer Vielzahl von verschiedenen
Verzögerungszeitdaten durch Verzögern des Eingangstonsignals für jedes
Abtastdatenelement unter Verwendung eines Verzögerungsspeichers und
Multiplizierer- und Addierer-Einrichtungen zum Multiplizieren des Faktors
jedes Verzögerungsdatenelements mit dem Faktor eines Koeffizienten, um eine
Serie von reflektierten Schalldaten zu erzeugen und zum Summieren der
reflektierten Schalldaten miteinander. Im einzelnen ist jede
Verzögerungseinrichtung im FIR-Filter einer Vielzahl der
Multipliziererund Addierer-Einrichtungen zugeordnet. Die von einer der
Verzögerungseinrichtungen im FIR-Filter erzeugten Verzögerungsdaten, und
die durch den Betrieb des DSP realisiert werden, sind geeignet für eine
gemeinsame Verwendung in vielen Kanälen, und dadurch wird die maximale
Verzögerungszeit der Verzögerungsdaten verlängert, ohne daß die Anzahl der
Verzögerungsdatenl esevorgänge pro Abtastperi ode im Verzögerungsspeicher
erhöht wird. Daher kann eine akzeptable Anzahl der reflektierten
Schal lsignale für jeden Kanal erreicht werden. Außerdem ermöglicht das FIR-
Filter, wenn es in Form einer Hardwarevorrichtung ohne Verwendung des DSP
angeordnet ist, daß die maximale Verzögerungszeit in der Länge vergrößert
wird, ohne daß die Anzahl der internen Komponenten sich erhöht, so daß eine
größere Anzahl von reflektierten Schallsignalen erzeugt werden kann.