DE69027239T2 - Verfahren zum Anordnen von Komponenten in einer Halbleitervorrichtung - Google Patents

Verfahren zum Anordnen von Komponenten in einer Halbleitervorrichtung

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Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Anordnen von Komponenten in einer Haibleitervorrichtung auf einem Substrat. Genauer gesagt, betrifft sie ein Verfahren zum Anordnen von Komponenten in solcher Weise, daß eine Verdrahtungskapazität (Netzwerkskapazität) von Leitern, welche zugeordnete Komponenten in einem spezifischen Netzwerk verbinden, niedriger als ein vorbestimmter Wert liegt.
  • Bei einem logischen Design einer LSI, wie einem Gate-Array, muß die Verdrahtungskapazität eines spezifischen Netzwerks, welches eine hohe Frequenz oder eine große Zahl von Ausgangslastfaktoren besitzt, sorgfältig in Betracht gezogen werden und es muß demzufolge die Anordnung oder Örtlichkeit der Komponenten, die das spezifische Netzwerk bilden, sorgfältig in Betracht gezogen werden, um der Verdrahtungskapazität der Komponenten Rechnung zu tragen.
  • Die Bezeichnung "Komponente" wird als Gattungsbegriff in dieser Beschreibung verwendet und umfaßt verschiedene logische Schaltungen, Halbleiterlemente, Flipflops, Gatterelemente usw. und beinhaltet auch die Ausdrücke "Element" und "Zelle", die unten benutzt werden.
  • Es gibt zwei bekannte Anordnungen von Komponenten in einer Halbleitervorrichtung, wie beispielsweise ein CMCS-Gate-Array. Gemäß einem ersten bekannten Anordnungsalgorithmus gestaltet ein Designer die Anordnung von Zellen ohne Berücksichtigung der Verdrahtungskapazität des spezifischen Netzwerks, so daß die Verdrahtung, d.h. die Leiteranordnung der Verbindung der Komponenten automatisch von einem Computer bestimmt werden kann. Andererseits wird bei einem zweiten bekannten Anordnungsalgorithmus die Anordnung und die elektrische Verbindung der Komponenten automatisch durch einen Computer bestimmt und es wird danach die Verdrahtungskapazität berechnet, um die Anordnung der Komponenten und die Verdrahtung so einzustellen, daß die Verdrahtungskapazität einen vorbestimmten Wert nicht überschreiten kann.
  • Da jedoch bei der ersterwähnten Anordnung die Verdrahtungskapazität in dem spezifischen Netzwerk nicht berücksichtigt wird, hängt die Bahn der Leiter von der Leiteranordnung der Umgebungskomponenten ab und dies führt zu einer Schwierigkeit, eine gewünschte Verdrahtungskapazität durch einen Designer zu erhalten. Als Ergebnis kann ein elektrischer Defekt, wie beispielsweise eine Elektromigration, auftreten.
  • Bei der letzteren Anordnung müssen die Anordnungen und die Komponenten und die Verdrahtung von Hand modifiziert werden, was jedoch mühsam und zeitaufwendig ist.
  • Es ist daher wünschenswert, ein Verfahren zur An ordnung von Komponenten in einer Halbleitervorrichtung in solcher Weise zu schaffen, daß keine erneute Anordnung der Komponenten und keine erneute Verdrahtung erforderlich sind, und durch welches die Komponentenanordnung bestimmt werden kann und die Verdrahtung effektiv so verlegt werden kann, daß die von einem Designer vorgegebene Verdrahtungskapazität nicht überschritten wird.
  • In IBM Technical Disclosure Bulletin, Vol 30, Nr. 10, März 1988, Seite 172, ist ein Verfahren zur Steuerung von VLSI-Chip-Zeitsteuereinschränkungen offenbart. Bei diesem Verfahren wird die am meisten einschränkende Zielsetzung von mehreren Konkurrenz-Zielsetzungen für jedes Chipnetz in ein Schaltungsplazierungsprogramm übertragen. Der Plazierungsalgorithmus optimiert diese Zielsetzungen mit anderen Zielsetzungen.
  • Die IEEE International Conference on Computer- Aided Design, ICCAD-87, Santa Clara, Calif., 9.-12. November 1987, enthält auf den Seiten 88-91 einen Artikel "Circuit Placement tor Predictable Performance" von P. S. Hauge et al. Es ist ein Verfahren zum Konstruieren eines Gate-Arrays oder von Standardzellenchips offenbart, bei dem präzise Grenzen für die Verzögerungen von jeder Schaltung entwickelt werden, und zwar unter Verwendung eines sog. "Null-Spielraumalgorithmus" ("zero-slack algorithm")
  • In "Research Disclosure", Nr. 299, 10. März 1989, Offenbarung Nr. 29924, Seite 169, ist ein Verfahren offenbart, um eine gleiche Kapazität bei einer Gruppe von Netzen während des Schaltungs-Layouts und Plazierung zu erreichen. Dies stellt eine Verbesserung eines bekannten Verfahrens einer Zufallsplazierung von Schaltungen dar, auf welches eine "Vergütung" ("annealing") folgt.
  • In "23. ACM/IEEE Design Automation Conference", 29. Juni bis 2. Juli 1986, Literatur 24.3, Seiten 404-410, IEEE, New York, U.S.A., sind effiziente Plazierungsalgorithmen offenbart zum Optimieren der Verzögerung in Masterslice LSIs unter Verwendung eines iterativen gewichteten Verbesserungsverfahrens, um die Zellenärtlichkeiten und Verdrahtungsbahnen zu verbessern.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren gemäß dem beigefügten Anspruch 1 geschaffen.
  • In bevorzugter Weise sind die Zellen in der Halbleitervorrichtung Flipflops (FIF-Elemente) oder ein Gate- Array, welches mit einem zugeordneten einen von Takt-I/O- Elementen verbunden ist, welche die F/F-Elemente umgeben.
  • Da durch die vorliegende Erfindung die Verdrahtungskapazität des Zellenplazierungsbereiches (Komponentenplazierungszone) von dem I/O-Element niedriger ist als eine vorbestimmte Verdrahtungskapazität, kann eine beabsichtigte Verdrahtungskapazität erhalten werden, sofern ein Designer die Zellen innerhalb der Komponentenplazierungszone anordnet. Da ferner die Komponentenplazierungszone lediglich die Verdrahtungskapazität spezifiziert, ist es nicht erforderlich, genau die Zellen zu bestimmen, welche das spezifische Netzwerk bilden und es existiert somit ein Freiheitsgrad bei der Anordnung der Zellen innerhalb der Komponentenplazierungszone, wobei die Verbindungsbeziehung von anderen Zellen mit in Betracht gezogen wird.
  • Es soll nun anhand eines Beispiels auf die beigefügten Zeichnungen eingegangen werden, in denen:
  • Fig. 1A und 1B schematische Darstellungen einer Halbleitervorrichtung sind, die ein Substrat aufweist, auf dem Komponenten in einer vorbestimmten Anordnung plaziert sind;
  • Fig. 2 ein schematisches Diagramm einer Schaltungskonstruktion einer Halbleitervorrichtung ist, die in Fig. 1 gezeigt ist;
  • Fig. 3 ein schematisches Diagramm einer Halbleitervorrichtung ist, nachdem das Komponentenplazieren vervollständigt ist, wobei die vorliegende Erfindung als ein Beispiel verkörpert ist;
  • Fig. 4 ein Diagramm einer Karte ist, die eine Anordnung von Komponenten als ein Beispiel zeigt;
  • Fig. 5 bis 9 Diagramme sind, welche aufeinanderfolgende Schritte eines Verdrahtungsprozesses gemäß der vorliegenden Erfindung wiedergeben;
  • Fig. 10 ein Flußdiagramm eines Plazierungsprozesses der Komponenten gemäß der vorliegenden Erfindung ist; und
  • Fig. 11 ein Flußdiagramm des Verdrahtungsprozesses der Komponenten gemäß der vorliegenden Erfindung ist.
  • Wie in den Fig. 1A, 1B und 2 gezeigt ist, besitzt ein Substrat 11 eine Vielzahl von Anordnungen von Komponenten 12, die aus Flipflops (F/F-Elementen oder -Zellen) bei dieser Ausführungsform bestehen. Die Reihe (in horizontaler Richtung) und die Spalte (vertikale Richtung) der Anordnung ist durch I und J jeweils bezeichnet. Es besitzt nämlich bei der dargestellten Ausführungsform das Substrat 12 Reihen von F/F-Elementen und jede Reihe besitzt 13 Spalten von Elementen (12I x 13J).
  • Das Substrat 11 besitzt auch eine Vielzahl von Takt-I/O-Zellen 5, die in der Nachbarschaft des Umfangsrandes des Substrates 11 gelegen sind und die F/F-Elemente 12 umgeben. Die Zwischenräume 13 zwischen den Reihen der F/F- Elemente 12 und den I/O-Elementen 5 und die Zwischenräume 14 zwischen den Reihen der F/F-Elemente 12 definieren Verdrahtungszonen.
  • Nach der Bestimmung der Plazierung der Elemente 12, die ein spezifisches Netzwerk 1 bilden (Fig. 1B) und der Verdrahtung der F/F-Elemente 12 mit einem spezifischen I/O-Element 5, welches diesen auf dem Substrat 11 zugeordnet ist, wird eine gewünschte Verdrahtungskapazität des spezifischen Netzwerks 1 voraus berechnet, um eine Komponentenplazierungszone 2 (Fig. 1B) zu setzen.
  • Danach wird, wie in Fig. 1A gezeigt ist, eine Verdrahtungsbahn 3 in solcher Weise angenommen, daß die Verdrahtungskapazität von dem spezifischen I/O-Element 5 (welches üblicherweise ein I/O-Element 5 ist, das am dichtesten bei der Komponentenplazierungszone 2 gelegen ist) nieriger liegt als der oben erwähnte vorbestimmte Wert in den Verdrahtungszonen 13 und 14. Es werden nämlich die benachbarten Zellen 12 sukzessive durch einen Leiter 7 verbunden, bis die Verdrahtungskapazität den vorbestimmten Wert erreicht, diesen jedoch nicht überschreitet.
  • Wenn danach die Verdrahtungsbahn 3 in solcher Weise bestimmt wird, daß die Verdrahtungskapazität niedriger ist als und am dichtesten bei der vorbestimmen Verdrahtungskapazität gelegen ist, definieren alle die Elemente 12, die durch die angenommene Verdrahtungsbahn 3 miteinander verbunden wurden, die Komponentenplazierungszone 2. Anschließend wird, wie aus Fig. 1B ersehen werden kann, die Verdrahtung der Elemente 12 in dem spezifischen Netzwerk 1 innerhalb der Komponentenplazierungszone 2 durchgeführt und schließlich wird die Verbindung (Verdrahtung) der Elemente 12 mit dem spezifischen I/O-Element 5 durchgeführt, um dadurch das spezifische Netzwerk 1 zu vervollständigen.
  • Wie aus dem Vorangegangenen entnommen werden kann, ist bei der vorliegenden Erfindung die Komponentenplazierungszone 2 diejenige, bei der die Verdrahtungskapazität niedriger ist als eine vorbestimmte Verdrahtungskapazität und es sind demzufolge, solange ein Design in solcher Weise erfolgt, daß die Plazierung der Elemente 12 in dem spezifischen Netzwerk 1 innerhalb der Komponentenplazierungszone 2 erfolgt, weder eine Einstellung der Plazierung der Elemente 12 noch eine erneute Verdrahtung erforderlich, was zu einer erhöhten Wirksamkeit bzw. Wirkungsgrad der Komponentenplazierungs- und Verdrahtungsoperationen führt. Ferner sind die Komponentenplazierung und die Verdrahtung so festgelegt, daß die vorbestimmte Verdrahtungskapazität nicht überschritten wird.
  • Es sei erwähnt, daß die Komponentenplazierungszone 2 lediglich die Verdrahtungskapazität spezifiziert und daß es demzufolge nicht erforderlich ist, präzise die Elemente 12 zu positionieren, die das spezifische Netzwerk 1 bilden.
  • Es sei auch erwähnt, daß, obwohl die obige Beschreibung auf die Bestimmung von einer Komponentenplazierungszone 2 für eine vorbestimmte Verdrahtungskapazität gerichtet ist, es auch möglich ist, eine optimale Komponentenplazierungszone für eine vorbestimmte Verdrahtungskapazität unter einer Vielzahl von erhaltenen Komponentenplazierungszonen auszuwählen, indem die Richtung des Verlaufes der Leiter der Elemente 12 (Verdrahtung) geändert wird.
  • Die folgende Beschreibung liefert mehr Details des Komponentenplazierungsprozesses und des Verdrahtungsprozesses.
  • Fig. 3 zeigt die Takt-I/O-Elemente 5 und die F/F- Elemente 12 auf dem Substrat 11, wobei die Zonen, die durch eine schräge Strichlierung wiedergegebenen sind und die Zonen, die durch eine vertikale Strichlierung wiedergegeben sind, die zugeordneten F/F-Elemente 12 in der objektiven Zone (dem spezifischen Netzwerk 1) und andere F/F-Elemente (verbotene Zone), die nicht in Betracht gezogen werden, jeweils angeben.
  • Es sei unter Hinweis auf das Flußdiagramm der Fig. 10 und 11 angenommen, daß die F/F-Elemente 12, die durch die schräge Strichlierung in der objektiven Zone (dem spezifischen Netzwerk) 1 wiedergegeben sind, mit dem spezifischen Takt-I/O-Element 5 verbunden werden sollen, welches am dichtesten bei der objektiven Zone 1 gelegen ist, wie in Fig. 3 gezeigt ist, wobei die Zahl 11 der Reihen I der Elemente 12, die benötigt werden, wenn alle die F/F-Elemente 12 plaziert werden, wenn eine vorbestimmte Zahl von Spalten J verwendet wird, bei dem Schritt S101 zuerst berechnet wird. Bei der veranschaulichten Ausführungsform beträgt die Gesamtzahl N der F/F-Elemente 12 (d.h. die Zahl der Zonen, die durch die schräge Strichlierung in Fig. 3 wiedergegeben sind) gleich 34 (N = 34) und die vorbestimmte Zahl von Spalten, d.h. eine Gesamtzahl von Spalten des Substrats 11, beträgt 13 (d.h. J = 13). Die erforderliche Zahl 11 der Reihen wird durch die Gleichung: 11 = N/J gegeben.
  • Es wird dann bei dem Schritt S103 bestimmt, ob I1 größer ist als eine vorbestimmte Zahl, beispielsweise 4. Wenn I1 gleich ist oder kleiner ist als 4, läuft die Steuerung zum Schritt S105, bei dem I1 gleich 4 gemacht wird (I1 = 4). Wenn bei dem Schritt S103 I1 größer ist als 4, wird bei dem Schritt S107 die erforderliche Zahl J1 der Spalten J berechnet, die benötigt wird, wenn alle die F/F-Elemente 12 plaziert werden, wenn die erforderliche Zahl 11 der Reihen verwendet wird. Nachfolgend wird bei dem Schritt S109 die erforderliche Zahl J2 von Spalten J, die benötigt wird, wenn alle die F/F-Elemente 12 gemäß einer Einschränkung plaziert werden, die im Hinblick auf eine vorbestimmte Verdrahtungskapazität und eine vorbestimmte Treiberkapazität des zugeordneten Takt-I/O-Elements 5 auferlegt wird, wenn die erforderliche Zahl 11 von Reihen verwendet wird, berechnet.
  • Es wird dann bei dem Schritt S111 bestimmt, ob J1 größer ist als J2. Wenn J1 gleich ist oder größer ist als J2, gelangt die Steuerung zu dem Schritt S113 und I und J werden jeweils zu I1 und J1 gemacht (I = I1, J = J1). Wenn bei dem Schritt S111 J1 kleiner ist als J2, gelangt die Steuerung zu dem Schritt S115 und I1 wird um I1 + 2 inkrementiert. Dies ist deshalb der Fall, wie aus Fig. 3 ersehen werden kann, weil zwei Reihen von F/F-Elementen 12 eine Einheit bilden.
  • Danach wird bei dem Schritt S117 entschieden, ob I1 größer ist als die Hälfte der Gesamtzahl der Reihen I oder nicht (die Gesamtzahl der Reihen beträgt 12 bei der gezeigten Ausführungsform). Wenn I1 ≤ I/2 ist, gelangt die Steuerung zum Schritt S107. Wenn umgekehrt bei dem Schritt S119 I1 > I/2 ist, wird I und J ein Wert erteilt, der zu einer größten Zahl von F/F-Elementen 12 führt, eingeschränkt in der oben geschilderten Weise innerhalb von 4 bis I/2.
  • Dann wird bei dem Schritt S121 die Örtlichkeit des spezifischen Netzwerks 1 in Einklang mit der Örtlichkeit des zugeordneten Takt-I/O-Elements 5 auf dem Substrat (Halbleiterchip) 11 so bestimmt, daß bei dem Schritt S123 die F/F-Elemente 12, die mit dem zugeordneten Takt-I/O-Element 5 zu verbinden sind, in dem in solcher Weise bestimmten spezifischen Netzwerk angeordnet werden.
  • Nach der Vervollständigung der Anordnung aller F/F-Elemente 12 wird der Verdrahtungsprozeß durch die Schritte durchgeführt, die in Fig. 11 gezeigt sind.
  • Zuerst wird bei dem Schritt S201 eine Verdrahtungskarte oder Plan, wie in Fig. 4 gezeigt ist, für die objektive Zone (das spezifische Netzwerk 1) vorbereitet. Fig. 4 zeigt Reihen von F/F-Elementen 12 und Verdrahtungs kanäle 20 zwischen den Reihen der F/F-Elemente 12. Danach werden bei dem Schritt S203 die vertikalen Leitungen (Hauptleitungen) 21 auf allen Verdrahtungskanälen 20 in dem spezifischen Netzwerk 1 (Fig. 3) gezogen, wie in Fig. 5 gezeigt ist, und es werden dann bei dem Schritt S205 die Segmente der horizontalen Leitungen (Verzweigungsleitungen) 23 von den F/F-Elementen 12 erweitert, um die zugeordneten Hauptleitungen 21 zu kreuzen, wie in Fig. 6 gezeigt ist. Die Verzweigungsleitungen 23 werden erweitert, bis sie die zugeordneten Hauptleitungen 21 kreuzen, vorausgesetzt, daß keine verbotene Zone bei der Fortsetzung existiert. Bei dem Schritt S207 werden die Schnittpunkte der Verzweigungsleitungen 23 und der Hauptleitungen 21 wahlweise abgespeichert und bei dem Schritt S209 wird eine vertikale Leitung 21', die am gewichtetsten ist, d.h. die größte Zahl von Schnittpunkten besitzt, provisorisch bestimmt, wie in Fig. 7 gezeigt ist. Die gewichtetste Hauptleitung 21' ist die zweite von links bei der veranschaulichten Ausführungsform. Nach der provisorischen Bestimmung der gewichtetsten Hauptleitung 21' bei dem Schritt S211 werden alle Verzweigungsleitungen 23, welche die provisorisch bestimmte Hauptleitung 21' schneiden, als "bereits behandelt" verarbeitet und danach wird bei dem Schritt S213 bestimmt, ob alle Verzweigungsleitungen 23 behandelt worden sind oder nicht. Es wird nämlich die provisorische Bestimmung der gewichtetsten Hauptleitung für alle die Verzweigungsleitungen 23 durchgeführt (d.h. für alle die F/F-Elemente 12). Wenn bei dem Schritt S213 die Antwort negativ ist, kehrt die Steuerung zu dem Schritt S209 zurück und es werden die Prozesse nach dem Schritt S209 solange wiederholt, bis die Behandlung aller Verzweigungsleitungen 23 vervollständigt ist. Bei der veranschaulichten Ausführungsform wird die am nächsten zu der oben erwähnten Hauptleitung 21' gelegenen Hauptleitung 21" als eine gewichtetste Hauptleitung unter den verbleibenden Hauptleitungen ausgewählt, und zwar bei der zweiten provisorischen Bestimmung der gewichtetsten Hauptleitung, wie in Fig. 8 gezeigt ist.
  • Wenn alle die Verzweigungsleitungen 23 bei dem Schritt S215 behandelt worden sind, wird bestimmt, ob eine Verzweigungsleitung 23 existiert, die sich über mehr als einen Verdrahtungskanal 20 erstreckt. Bei der veranschaulichten Ausführungsform erstrecken sich zwei Verzweigungsleitungen 23, 23' über mehr als einen Verdrahtungskanal 20. Wenn das Ergebnis bei dem Schritt S215 JA ist, gelangt der Steuerprozeß zu dem Schritt S217, bei dem bestimmt wird, ob die Verzweigungsleitung(en) mehr als eine Hauptleitung 21 schneidet bzw. schneiden. Wenn bei dem Schritt S219 die Verzweigungsleitung(en) mehr als zwei Hauptleitungen schneidet oder schneiden, wird die am dichtesten gelegene Hauptleitung ausgewählt, wie in Fig. 9 gezeigt ist. Danach wird bei dem Schritt S221 der Verdrahtungsprozeß ausgeführt, um die F/F-Elemente 12 mit dem zugeordneten Takt- I/O-Element 5 durch Leiter zu verbinden; dies wird gewöhnlich über ein vorbestimmtes Muster von gedruckten Leitungen realisiert. Wenn keine Verzweigungsleitung sich über mehr als einen Verdrahtungskanal 20 bei dem Schritt S215 erstreckt, oder wenn bei dem Schritt S217 keine Verzweigungsleitung mehr als eine Hauptleitung schneidet, werden die provisorisch bestimmten Hauptleitungen bei dem Schritt S221 als die formalen Hauptleitungen bestimmt (ausgewählt) und danach gelangt die Steuerung schließlich zu dem Schritt S223, bei dem die erforderliche Verdrahtung durchgeführt wird.
  • Obwohl die Elemente 12 aus F/F-Elementen bei der veranschaulichten Ausführungsform bestehen, sind die Elemente darauf nicht beschränkt, wie an früherer Stelle erwähnt worden ist. Es können die Elemente 12 nämlich logische Schaltungen, Gatterelemente oder andere elektronische Elemente sein.
  • Wie aus dem Vorangegangenen hervorgeht, kann gemäß der vorliegenden Erfindung die Komponentenplazierung und die Verdrahtung derselben effektiv durchgeführt werden, so daß eine vorbestimmte Verdrahtungskapazität nicht überschritten wird, ohne Elemente zu versetzen und erneut zu verdrahten.

Claims (2)

1. Verfahren zur Anordnung von Schaltungszellen in einer Halbleitervorrichtung, um wenigstens ein spezifisches Netzwerk (1) herzustellen, wobei die Halbleitervorrichtung eine Anordnung von Schaltungszellen umfaßt, die in einer Vielzahl von Reihen und in einer Vielzahl von Spalten auf einem Halbleitersubstrat angeordnet sind, wobei Verdrahtungskanäle (14, 20) zwischen den Reihen und einer Vielzahl von Signalausgabeschaltungen (5) die Schaltungszellen (12) umgeben, wobei das Verfahren folgendes umfaßt:
einen Plazierungsprozeß zum Bestimmen eines Zellenplazierungsbereiches (2), der erforderlich ist, um das spezifische Netzwerk (1) auszubilden und der sich über einen Teil der Anordnung der Schaltungszellen (12) erstreckt, wonach:
(a) ein gewünschter Wert der Verdrahtungskapazität des spezifischen Netzwerks (1) vorausberechnet wird,
(b) eine der Signalausgabeschaltungen ausgewählt wird, um sie dem spezifischen Netzwerk (1) zuzuordnen,
(c) angenommen wird, daß ein Verdrahtungspfad (3) sich von der ausgewählten Signalausgabeschaltung (5) aus erstreckt und aufeinanderfolgend mit den Schaltungszellen (12) verbunden ist, die benachbart der Signalausgabeschaltung (5) angeordnet sind, bis die Verdrahtungskapazität den vorausberechneten Wert erreicht, und
(d) der Zellenplazierungsbereich (2) als derjenige Bereich definiert wird, der alle die Schaltungszellen enthält, die durch den angenommenen Verdrahtungspfad mit der Signalausgabeschaltung (5) verbunden sind,
und wobei das Verfahren ferner einen Verdrahtungsprozeß zum Anschließen der Schaltungszellen innerhalb des Zellenplazierungsbereiches (2) umfaßt, um das spezifische Netzwerk (1) auszubilden, indem:
(i) ein Verdrahtungsplan vorbereitet wird, in welchem eine Vielzahl der Schaltungszellen, die in dem Zellenplazierungsbereich (2) enthalten sind, für die Verwendung bei der Ausbildung des spezifischen Netzwerks (1) zugeordnet werden,
(ii) eine Hauptleitung (21) entlang jedem Verdrahtungskanal innerhalb des Zellenplazierungsbereiches (2) gezeichnet wird,
(iii) Verzweigungsleitungen (23) von den zugeordneten Schaltungszellen (12) verlegt werden, um die Hauptleitung orthogonal zu schneiden,
(iv) die Schnittstellen der Verzweigungsleitungen (23) und der Hauptleitungen (21) gespeichert werden,
(v) eine gewichtetste Hauptleitung (21,) als die Hauptleitung bestimmt wird, welche die größte Zahl an Schnittpunkten aufweist,
(vi) Bezeichnen solcher Verzweigungsleitungen (23) als bereits behandelt, welche die gewichtetste Hauptleitung (21') schneiden,
(vii) wenn nicht alle Verzweigungsleitungen behandelt worden sind, aufeinanderfolgendes Wiederholen der Schritte (v) und (vi) für die nächste gewichtetste Hauptleitung (21") unter den verbleibenden Hauptleitungen (21), bis alle die Verzweigungsleitungen (23) behandelt worden sind,
(viii) Bestimmen, ob sich irgendeine Verzweigungsleitung durch mehr als einen Verdrahtungskanal erstreckt, und wenn dies so ist, ob sie mehr als eine Hauptleitung schneidet,
(ix) für irgendeine Verzweigungsleitung (23), die mehr als eine Hauptleitung (21) schneidet, Bestimmen der Verzweigungsleitung an ihrer Schnittstelle mit der Hauptleitung, die am dichtesten bei der Schaltungszelle (12) gelegen ist, von der aus sie sich erstreckt, und
(x) Anschließen der zugeordneten Schaltungszellen (12) an die Signalausgabeschaltung (5) durch Leiter, die sich entlang der Verzweigungsleitungen und der Hauptleitungen erstrecken, welche durch die Verzweigungsleitungen geschnitten werden.
2. Verfahren nach Anspruch 1, wonach die Halbleitervorrichtung ein Gate-Array ist, die Schaltungszellen Flipflop-Elemente sind und die Signalausgabeschaltungen Takt- I/O-Elemente (5) sind.
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