DE69014352T2

DE69014352T2 - In einer integrierten MOS-Logikschaltung verwendete Eingangsschalteinrichtung.

Info

Publication number: DE69014352T2
Application number: DE69014352T
Authority: DE
Inventors: Hiroaki Murakami; Yuji Nakano; Koji Saitoh
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-03
Filing date: 1990-03-02
Publication date: 1995-05-04
Anticipated expiration: 2010-03-03
Also published as: EP0385482B1; JP2566005B2; JPH02231813A; EP0385482A2; DE69014352D1; KR900015458A; US5017810A; KR930005648B1; EP0385482A3

Description

Die vorliegende Erfindung betrifft eine Eingabeschaltvorrichtung, benutzt in einer integrierten MOS- Logikschaltung.
Eine herkömmliche Eingabeschaltvorrichtung umfaßt ein Register, erste und zweite Logikschaltungen und eine erste und zweite Flag-Schaltung. Das Register empfängt ein willkürliches Eingabesignal uns speichert es dann. Die erste Logikschaltung wird versorgt mit dem Eingabesignal und in dem Register gespeicherten Daten. Die erste Logikschaltung wird gesteuert in Übereinstimmung mit der Bedingung eines Flags der ersten Flagschaltung und gibt eines aus von dein Eingabesignal und den in den in dem Register gespeicherten Daten. Die zweite Logikschaltung wird versorgt mit einem Eingabesignal von einem Eingabekissen einer integrierten Schaltung. Die zweite Logikschaltung führt das Eingabesignal mit dem Eingabekissen an einen Zeittakteingabeanschluß des Registers in Übereinstimmung mit der Kondition eines Flags der zweiten Flagschaltung, um dadurch den Betrieb des Registers zu steuern, oder führt das Eingabesignal von dem Eingangskissen an eine peripherische Schaltung als ein Eingabesignal. Mit anderen Worten wird das Eingabesignal, zugeführt von dem Eingabekissen, selektiv benutzt als ein Zeittaktsignal zum Steuern des Betriebs des Registers und ein Eingabesignal der peripherischen Schaltung. Diese Schaltungsanordnung zielt auf eine Reduktion der Anzahl von IC-Kissen unter Benutzung des Eingabekissens zum Eingeben von Zeittaktsignalen und Signalen an die peripherische Schaltung.
Die erste Logikschaltung umfaßt ein erstes und zweites UND- Gatter und ein ODER-Gatter. Das oben beschriebene willkürliche Eingabesignal wird geführt an einen Eingabeanschluß des ersten UND-Gatters, und ein Ausgabesignal des Registers wird zugeführt an einen Eingangsanschluß des zweiten UND-Gatters. Ein invertiertes Signals eines Ausgabesignals der ersten Flagschaltung wird geführt an den anderen Eingabeanschluß des ersten UND- Gatters und ein Ausgabesignal der ersten Flagschaltung wird zugeführt an den anderen Eingabeanschluß des zweiten UND- Gatters. Ausgabesignale des ersten und zweiten UND-Gatters werden zugeführt an einen ODER-Gatter, und das willkürliche Eingabesignal oder die in dem Register gespeicherten Daten werden ausgegeben von einem Ausgabeanschluß des ODER-Gatters in Übereinstimmung mit dem Flag der ersten Flagschaltung.
Die zweite Logikschaltung umfaßt ein drittes und viertes UND-Gatter. Ein Ausgabesignal der zweiten Flagschaltung wird zugeführt an einen Eingabeanschluß des dritten UND-Gatters und sein invertiertes Signal wird zugeführt an den anderen Eingabeanschluß des vierten UND-Gatters. Eingabesignale werden zugeführt von den Eingabekissen an die anderen Eingabeanschlüsse des dritten und vierten UND-Gatters. Ein Ausgabesignal des dritten UND-Gatters wird zugeführt an den Zeittakteingabeanschluß des Registers, und ein Ausgabesignal des vierten UND-Gatters wird zugeführt an die peripherische Schaltung als ein Eingabsignal.
Wenn bei der obigen Schaltungsanordnung jedoch das Flag der ersten Flagschaltung in die Bedingung versetzt ist, daß die ersten Logikschaltung die in dem Register gespeicherten Daten auswählt und ausgibt, falls das Flag der zweiten Flagschaltung gesetzt ist in der Bedingung, daß die zweite Logikschaltung ein Eingabesignal zuführt an die peripherische Schaltung, wird kein Zeittaktsignal zugeführt an das Register, und somit kann eine Fehlfunktion auftreten. Zum Auswählen der in dem Register gespeicherten Daten und Ausgeben dieser davon muß ein Zeittaktsignal zugeführt werden an das Register, und mit anderen Worten muß das Register in einem Betriebszustand sein. Falls das Flag der zweiten Flag-Schaltung in die Bedingung gesetzt ist, daß ein Eingabesignal von dem Eingabekissen zugeführt wird als ein Eingabesignal der peripherischen Schaltung, wird das Register nicht betrieben, da es kein Zeittaktsignal zur Steuerung empfängt. Es kann deshalb nicht gedacht werden, daß die Daten, die in dem Register gespeichert sind, normal zugeführt werden an die erste Logikschaltung und davon ausgegeben werden. Dies kommt von der Tatsache, daß die Flags der ersten und zweiten Flagschaltungen separat gsetzt werden.
Wenn das Flag der ersten Flagschaltung in die Bedingung gesetzt ist, daß die erste Logikschaltung das willkürliche Eingabesignal auswählt, falls das Flag der zweiten Flagschaltung in die Bedingung gesetzt ist, daß die zweite Logikschaltung ein Eingabesignal als ein Zeittaktsignal des Registers ausgibt, treten keine Probleme in dem Schaltungbetrieb auf. Da jedoch ein Zeittaktsignal stets eingegeben wird an ein unbenutztes Register, tritt eine Verschwendung von Leistungverbrauch auf.
Da die Flags von sowohl der ersten als auch der zweiten Flagschaltung nicht gesetzt werden müssen, ist die Flag- Setzoperation kompliziert, und ein Muster für zwei Flagschaltungen ist benötigt innerhalb des IC, mit dem Resultat eines Anstiegs in dem Bereich des Musters.
Dementsprechend ist es Aufgabe der vorliegenden Erfindung eine Eingabeschaltuvorrichtung zu schaffen, welche zuverlässig betrieben werden kann.
Eine weitere Aufgabe der Erfindung ist es, eine Eingabeschaltvorrichtung zu schaffen, die einen hohen Leistungsverbrauch verhindern kann.
Noch eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Eingabeschaltvorrichtung zu schaffen, welche betrieben werden kann durch eine einzelne Flagschaltung und welche eine Flag-Setzoperation vereinfachen kann und den Bereich eines Musters reduzieren kann.
Die obigen Aufgaben können gelöst werden durch eine Eingabeschaltvorrichtung mit: einer Logikschaltung, deren Operation gesteuert ist durch ein Steuersignal, zum Durchführen einer logischen Verarbeitung ansprechend auf ein erstes Eingabesignal; einer ersten Selektorschaltung zum Empfangen des ersten Eingabesignals und eines Ausgabesignals der Logikschaltung und Auswählen und Ausgeben von einem von dem ersten Eingabesignal und dem Ausgabesignal; einer zweiten Selektorschaltung zum Auswählen von einem von Zuführen eines zweiten Eingabesignals an die Logikschaltung als ein Steuersignal und vom Zuführen des zweiten Eingabesignals an eine peripherische Schaltung als ein Eingabesignal; und einer Steuerschaltung zum Steuern von Auswahloperationen der ersten und zweiten Selektorschaltung zum Zuführen des zweiten Eingabesignals an die Logikschaltung als ein Steuersignal, wenn die erste Selektorschaltung das Ausgabesignal der Logikschaltung auswählt und zum Zuführen des zweiten Eingabesignals an die peripherische Schaltung als ein Eingabesignal, wenn die erste Selektorschaltung das erste Eingabesignal auswählt.
Bei den obigen Anordnungen werden zwei Selektorschaltungen gesteuert durch eine Flagschaltung (Steuerschaltung) und der Auswahlbetrieb der ersten Selektorschaltung ist verbunden mit dem der zweiten Selektorschaltung. Wenn die erste Selektorschaltung Daten, die in dem Register gespeichert sind, auswählt und ausgibt, führt die zweite Selektorschaltung das zweite Eingabesignal an das Register (Logikschaltung) als ein Zeittaktsignal, und somit geht das Register in einen Betriebszustand. Demzufolge tritt keine Fehlfunktion auf, und ein zuverlässiger Betrieb kann erwartet werden.
Wenn die erste Selektorschaltung das erste Eingabesignal auswählt und ausgibt, gibt die zweite Selektorschaltung das zweite Eingabesignal als ein Eingabesignal der peripherischen Schaltung aus. Da das Register nicht versorgt wird mit einem Zeittaktsignal zur Steuerung, ist es nicht in Betrieb. Ein niedriger Leistungsverbrauch kann ohne Verschwendung von Leistungsverbrauch erzielt werden.
Da weiterhin die Anzahl von Flagschaltungen eins ist, kann die Flag-Setzoperation vereinfacht werden, und der Bereich eines Musters kann erniedrigt werden.
Die Erfindung kann vollständiger verstanden werden aus der folgenden detaillierten Beschreibung in Zusammenhang mit der begleitenden Zeichnung.
Die Figuren zeigen im einzelnen:
Figur 1 ein Blockdiagramm zum Zeigen einer Eingabeschaltschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Figur 2 ein Schaltungsdiagramm zum Zeigen eines Beispiels der Struktur eines Registers in der in Figur 1 gezeigten Vorrichtung;
Figur 3 ein Schaltungsdiagramm zum Zeigen eines weiteren Beispiels der Struktur des Registers in der in Figur 1 gezeigten Vorrichtung;
Figur 4 ein Schaltungsdiagramm zum Zeigen eines Beispiels der Struktur einer Flagschaltung in der in Figur 1 gezeigten Vorrichtung;
Figur 5 ein Schaltungsdiagramm zum Zeigen eines weiteren Beispiels der Struktur der Flagschaltung der in Figur 1 gezeigten Vorrichtung;
Figur 6 ein Blockdiagramm zum Zeigen einer Eingabeschaltvorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Figur 7 ein Blockdiagramm zum Erklären einer Eingabeschaltvorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung; und
Figur 8 ein Blockdiagramm zum Erklären einer Eingabeschaltvorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
Figur 1 zeigt eine Eingabeschaltvorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die Eingabeschaltvorrichtung umfaßt ein Register 1 (Logikeinrichtung), erste und zweite Logikschaltungen (erste und zweite Selektoreinrichtung) 2 und 3, und die Flagschaltung (Steuereinrichtung) 21. Register 1 ist versorgt mit einem willkürlichen Eingabesignal (erstes Eingabesignal) 6. Logikschaltung 2 ist versorgt mit Eingabesignal 6 und in dem Register 1 gespeicherten Daten 7. Logikschaltung 2 umfaßt UND-Gatter 23 und 24 und ein ODER- Gatter 25. Eingabesignal 6 wird zugeführt an einen Einabeanschluß des UND-Gatters 23, und in dem Register 1 gespeicherte Daten 7 werden zugeführt an andere Eingabeanschlüsse des UND-Gatters 24. Ein Ausgabsignal 12 der Flagschaltung 21 wird invertiert und zugeführt an den anderen Eingabeanschluß des UND-Gatters 23, und Ausgabesignal 12 der Flagschaltung 21 wird zugeführt an den anderen Eingabeanschluß des UND-Gatters 24. Ausgabesignale der UND-Gatter 23 und 24 werden zugeführt an ODER-Gatter 25, und Ausgabesignal 11 wird ausgegeben von einen Ausgabeanschluß des ODER-Gatters 25 über Ausgabekissen 28. Logikschaltung 2 wird gesteuert in Übereinstimmung mit der Bedingung des in Flagschaltung 21 gesetzten Flags, wählt eines vom Eingabesignal 6 und den gespeicherten Daten 7, und gibt ein ausgewähltes Ausgabesignal 11 aus. Logikschaltung 3 wird versorgt mit einem Eingabesignal 10 (zweites Eingabsignal) zugeführt von Eingabekissen 22 eines IC. Die Logikschaltung 3 umfaßt UND-Gatter 26 unf 27. Ausgabesignal 12 der Flagschaltung 21 wird zugeführt an einen der Eingabeanschlüsse des UND-Gatters 26 und ein invertiertes Signal vom Signal 12 wird zugeführt an einen der Eingabeanschlüsse des UND-Gatters 27. Eingabesignal 10 wird zugeführt an die anderen Einabeanschlüsse der UND-Gatter 26 und 27. Ausgabesignal 8 des UND-Gatter 26 wird zugeführt an einen Zeittakteingabeanschluß des Registers 1 und Ausgabesignal 9 des UND-Gatters 27 wird zugeführt an eine peripherische Schaltung als ein Eingabesignal. Logikschaltung 3 führt ein Eingabesignal 10 an den Zeittakteingabeanschluß 1 als ein Zeittaktsignal 8 in Übereinstimmung mit dem Setzzustand des Flags der Flagschaltung 21 und steuert den Betrieb des Registers 1 oder führt Ausgabesignal 9 der Logikschaltung 3 an die peripherische Schaltung als ein Eingabesignal zu.
Figur 2 zeigt ein Beispiel der Struktur des Registers 1 in der in Figur 1 gezeigten Vorrichtung. Register 1 umfaßt zwei getaktete Inverter 29 und 30, gesteuert durch Zeittaktsignale 8, und einen Inverter 31. Eingabesignal 6 wird zugeführt an einen Eingabeknoten des getakteten Inverters 29. Ein Ausgabeknoten des getakteten Inverters 29 ist verbunden mit einem Eingabeknoten des Inverters 31 und einem Ausgabeknoten des getakteten Inverters 30. Ein Ausgabeknoten des Inverters 30 ist verbunden mit einem Eingabeknoten des getakteten Inverters 30. Gespeicherte Daten 7 werden ausgegeben von dem Ausgabeknoten des Inverters 31.
Figur 3 zeigt ein weiteres Beispiel der Struktur des Registers 1 der in Figur 1 gezeigten Vorrichtung. Register 1 umfaßt zwei UND-Gatter 32 und 33, zwei NOR-Gatter 34 und 35 und einen Inverter 36. Eingabesignal 6 wird zugeführt an einen der Eingabeanschlüsse des UND-Gatters 32 und einen Eingabeknoten des Inverters 36. Ein Ausgabesignal des Inverters 36 wird zugeführt an einen der Eingabeanschlüsse des UND-Gatters 33. Zeittaktsignal 8 wird zugeführt vom UND- Gatter 26 an die weiteren Eingabeanschlüsse der UND-Gatter 32 und 33. Ein Ausgabesignal des UND-Gatters 32 wird zugeführt an einen der Eingabeanschlüsse des NOR-Gatters 34, und ein Ausgabesignal des UND-Gatters 33 wird zugeführt an einen der Eingabeanschlüsse des NOR-Gatters 35. Ein Ausgabesignal des NOR-Gatters 35 wird zugeführt an den anderen Eingabeanschluß des NOR-Gatter 34, und ein Ausgabesignal des NOR-Gatters 34 wird zugeführt an den anderen Eingabeanschluß des NOR-Gatters 35. Gespeicherte Daten 7 werden ausgegeben von einem Ausgabeanschluß des NOR- Gatters 35.
Figur 4 illustriert ein Beispiel der Struktur der Flagschaltung 21 der Vorrichtung, die in Figur 1 gezeigt ist. Flagschaltung 21 umfaßt EPROM Zelle 37 und Lastelement 38. Ein Strompfad des Widerstandes 38, dienend als das Lastelement, und EPROM Zelle 37 ist verbunden in Reihe zwischen Leistungsquelle Vcc und Masse Vss. Ein Auslesesignal wird zugeführt an ein Steuergate von EPROM Zelle 37. Signal 12 wird ausegeben von einem Verbindungsknoten des Widerstands 38 und EPROM 37.
In Flagschaltung 21 wird, wie illustriert in Figur 4 wird, wenn ein erdfreies Gate der EPROM Zelle 37 geladen ist mit Elektronen, Zelle 37 nicht eingeschaltet, sogar falls ein Auslesesignal ausgeführt wird. Ausgabesignal 12 und Flagschaltung 12 ist somit auf einen H (Hoch)-Pegel gesetzt. Wenn das erdfreie Gate nicht geladen ist mit Elektronen, wird ein Auslesesignal zugeführt, und dann ist die Zelle 37 eingeschaltet. Ausgabesignal 12 der Flagschaltung 12 ist auf einen "L" (Nledrig)-Pegel gesetzt.
Wie in Figur 5 gezeigt, kann MOS Transistor 39 benutzt werden als ein Lastelement des Widerstands 38 und der Leitungszustand des Transistors 39 kann gesteuert werden durch ein Auslesesignal. Leistungsquellenspannung Vcc wird angelegt an das Steuergate der EPROM Zelle 37. Flagschaltung 21 ist nicht beschränkt auf die in figur 4 und 5 gezeigten Strukturen, und sie muß nur so konstruiert sein, daß der Pegel des Ausgabesignals 12 geschaltet werden kann auf ein "H"-Pegel oder ein "L"-Pegel.
Ein Betrieb der Schaltung, gezeigt in Figuren 1 bis 5 wird beschrieben werden. In der in Figur 1 gezeigten Schaltung wird, falls Ausgabesignal 12, Flagschaltung 21 auf einen "H"-Pegel gesetzt ist im Register 1 gespeicherte Daten 7, ausgewählt durch Logikschaltung 2 und ausgegeben von Ausgabekissen 28 als Ausgabsignal 11. Da das Signal 12 auf dem "H"-Pegel ist, überträgt Logikschaltung 3 Signal 10, eingegeben an ein Eingabekissen 22, an Register 1 als Ausgabesignal 8. Mit anderen Worten wir Eingabesignal 10 benutzt als Zeittaksignal von Register 1. Falls ein Ausgabesignal von Flagschaltung 21 auf einem "L"-Pegel ist, wird Eingabesignal 6 gewählt durch Logikschaltung 2 und ausgegeben von Kissen 28 als Ausgabesignal 11. Da Signal 12 auf den "L"-Pegel gesetzt ist, führt Logikschaltung 3, Eingabesignal 10 an eine peripherische Schaltung als ein Eingabesignal zu.
Wie oben beschrieben sind zwei Logikschaltungen 2 und 3 gsteuert durch eine Flagschaltung 21, und deshalb ist der Auswahlbetrieb der ersten Logikschaltung 2 verbunden mit dem der zweiten Logikschaltung 3. Wenn die erste Logikschaltung 2 Daten 7, gespeichert in Register 1, auswählt und ausgibt, führt die zweite Logikschaltung 3 ein Eingabesignal 10 an Register 1 als Zeittaktsignal 8 zu, und somit geht Register 1 in einen Betriebszustand. Demzufolge wird keine Fehlfunktion auftreten. Wenn die erste Lokikschaltung 2 Eingabesignal 6 auwählt und ausgibt, gibt die zweite Logikschaltung 3 stets Eingabesignal 10 als Eingabesignal 9 der peripherischen Schaltung aus. Da Register 1 nicht versorgt ist mit einem Zeittaktsignal zur Steuerung, ist es nicht in Betrieb. Niedriger Leistungsverbrauch kann erzielt werden, ohne Leistungsverbrauch zu verschwenden. Da weiterhin die Anzahl von Flagschaltungen eins ist, kann die Flag-Setzoperation vereinfacht sein, und der Bereich eines Musters kann verkleinert sein.
Figur 6 zeigt eine Eingabeschaltvorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, welche eine Vielzahl von Schaltungen (n Schaltungen) beinhaltet. Die Vorrichtung, die in Figur 6 gezeigt ist, umfaßt Schaltungeplätze 40-1 bis 40-n einschließlich Register 1, Logikschaltung 2 und Ausgabekissen 28, gezeigt in Figur 1. Schaltungsblock 40-1 ist gestuert durch Flagschaltung 21-1. In ähnlicher Weise sind Schaltungsblöcke 40-2 bis 40-n gesteuert durch Flagschaltung 21-2 bis 21-n. Ausgabesignal 12-1 bis 12-n von Flagschaltungen 21-1 bis 21-n werden zugeführt in eine Eingabeanschluß von n-Eingabe-ODER-Gatter 41, angeordnet in der Logikschaltung 3'. Ein Ausgabesignal von ODER-Gatter 41 wird zugeführt an einen der Eingabeanschlüsse des UND-Gatters 26, und sein invertiertes Signal wird zugeführt an einen der Eingabeanschlüsse des UND-Gatters 27. Eingabesignal 10 wird zugeführt von Einabesignal 22 an die anderen Eingabeanschlüsse der UND- Gatter 26 und 27. Ausgabesignal 8 von UND-Gatter 26 wird zugeführt an die Zeittaktanschlüsse von Registern 1-1 bis 1-n, angeordnet in Schaltungsblöcken 40-1 bis 40-n. Ausgabesignal 6 von UND-Gatter 27 wird zugeführt an einen Eingabeanschluß einer peripherischen Schaltung (nicht gezeigt).
Bei der obigen Schaltungsanordnung wird, falls zumindest eines der Ausgabesignale der Flagschaltungen 21-1 bis 21-n auf einem "H" -Pegel ist, ein Ausgabesignal des ODER-GAtters 41 gesetzt auf einen "H"-Pegel, und Eingabesignal 10 wird zugeführt als Zeittaktsignal 8 an Zeittakteingabeanschlüsse von Registern 1-1 bis 1-n. Falls alle Ausgabesignale von Flagschaltung 21-1 bis 21-n auf einem "L"-Pegel sind, wird Eingabesignal 10 zugeführt an die peripherische Schaltung als Eingabesignal 9.
Bei dieser Ausführungsform erlaubt und verhindert Logikschaltung 3' die Zuführung eines minimalen wesentlichen Zeittaktsignals in Übereinstimmung mit den Auswahloperationen von Logikschaltungen 2-1 bis 2-n; Dementsprechend kann eine Eingabeschaltbetrieb zuverlässig und zufriedenstellend durchgeführt werden.
Figur 7 zeigt eine Schaltungsanordnung, bei der die in Figur 1 gezeigte Schaltung auf ein System angewandt ist. Ein Eingabesignal, zugeführt an ein IC-Eingabekissen 45, wird zugeführt an einen Eingabeanschluß von Pufferschaltung 43. Pufferschaltung 43 umfaßt einen Hauptausgabeanschluß und einen Inversionsausgabeanschluß. Ein Ausgabesignal von Pufferschaltung 43 wird zugeführt an eine erste Speichermatrix 44. Ein Ausgabesignal von Speichermatrix 44 wird zugeführt an eine zweite Speichermatrix 45. Ein Ausgabesignal von Speichermatrix 45 wird zugeführt an Dateneingabeanschlüsse von Registern 1-1 und 1-2 und an Logikschaltungen 2-1 und 2-2. Im Register 1-1 gespeicherte Daten werden zugeführt an Logikschaltungen 2-1 und im Register 1-2 gespeicherte Daten werden zugeführt an Logikschaltung 2-2. Ein Ausgabesignal 11-1 von Logikschaltung 2-1 wird ausgegeben von Ausgabekissen 28-1, und ein Ausgabesignal 11-2 von Logikschaltung 2-2 wird ausgegeben von Ausgabekissen 28-2. Eingabesignal 10, zugeführt an Eingabekissen 22, wird zugeführt an Logikschaltung 3'. Logikschaltung 3' hat grundsätzlich dieselbe Anordnung wie die von Logikanordnung 3', gezeigt in Figur 6, und ihr Ausgabesignal 9 wird zugeführt an Pufferschaltung 46. Pufferschaltung 46 umfaßt einen Hauptausgabeanschluß und einen Inversionsausgabeanschluß wie Pufferschaltung 43, und ihr Ausgabesignal wird zugeführt an Register 1-1 und 1-2 und Logikschaltungen 2-1 und 2-2 über erste und zweite Speichermatrizen 44 und 45. Ausgabsignal 8 von Logikschaltung 3' wird zugeführt an Register 1-1 und 1-2 als Zeittaktsignal. Ausgabesignal 12-1 von Flagschaltung 21- 1 wird zugeführt an Logikschaltungen 2-1 und Logikschaltung 3', und Ausgabesignal 12-2 von Flagschaltung 21-2 wird zugeführt an Logikschaltung 2-2 und Logikschaltung 3'. Die Auswahloperationen von Logikschaltung 2-1 und 3' werden gesteuert durch Flagschaltung 21-1 und die von Logikschaltungen 2-2 und 3' werden gesteuert durch Flagschaltung 21-2.
Ein Betrieb der Schaltung mit der obigen Anordnung wird beschrieben werden. Beim Empfangen eines Eingabesignals vom Eingabekissen 42 wird das Eingabesignal zugeführt an Speichermatrix 44 über Pufferschaltung 43. Ein Ausgabesignal von Speicherschaltung 44 wird zugeführt an Speicherschaltung 45. Ein Ausgabesignal von Speicherschaltung 45 wird zugeführt an Register 1-1 und 1-2 und Logikschaltungen 2-1 und 2-2.
Die Auswahloperationen von Logikschaltungen 2-1 und 2-2 sind bestimmt in Übereinstimmung mit dem Setzen der Flags von Flagschaltung 21-1 und 21-2. Wenn zumindest eine von Daten gespeicherte in Register 1-1 und Daten gespeichert in Register 1-2 ausgewählt werden durch Logikschaltungen 2-1 und 2-2, wird Eingabesignal 10 zugeführt an Register 1-1 und 1-2 als Zeittaksignal 8. Die in Registern 1-1 und 1-2 gespeicherten Daten werden ausgegeben von Ausgabekissen 28-1 und 28-2 als Ausgabesignal 11-1 und 11-2. Wenn ein Ausgabesignal von Speichermatrix 45 ausgewählt wird durch Logikschaltung 2-1 und 2-2, wird Eingabesignal 10, zugeführt an Eingabekissen 22, geführt an Pufferschaltung 46 als Eingabesignal 9. Ein Ausgabesignal von Pufferschaltung 46 wird ausgegeben von Ausgabekissen 28-1 und 28-2 über Logikschaltungen 2-1 und 2-2 als Ausgabesignal 11-1 und 11-2.
Figur 8 ist ein Blockdiagramm zum Zeigen eines Beispiels der Struktur eines Systems, bei dem die Eingabeschaltvorrichtung gemäß der vorliegenden Erfindung benutzt wird. Eingabesignal 49, zugeführt von Eingabekissen 48 an Logikschaltung 47 (entsprechend Speichermatrizen 44 und 45 in der in Figur 7 gezeigten Schaltung) einschließlich PLD und dergleichen, und Eingabesignal 10, zugeführt zu Einabekissen 22, wird zugeführt an Logikschaltung 47 oder Logikschaltung 3. Ausgabesignal 50 und 51 von Logikschaltung 47 werden zugeführt an Steuerschaltung 52 (entsprechend Registern 1-1 und 1-2 und Logikschaltung 2-1 und 2-2 in der in Figur 7 gezeigten Schaltung). Steuerschaltung 52 wird versorgt mit Ausgabesignal 8 von Logikschaltung 3 als ein Zeittaktsignal. Logikschaltung 3 und Steuerschaltung 52 sind gesteuert durch Ausgabesignale 12 von Flagschaltung 21. Ausgabesignal 53 und 54 von Steuerschaltung 52 werden ausgegeben von Ausgabekissen 55 und 56.
In der in Figur 8 gezeigten Schaltung werden beim Empfangen von Eingabesignalen 49, welches zu benutzen ist als ein normales Eingabesignal, von Eingabeschaltung 48, Ausgabesignal 50 und 51, ausgegeben von Logikschaltung 47 in Übereinstimmung mit einer internen Logik von Logikschaltung 47. Der Auswahlbetrieb von Steuerschaltung 52 ist bestimmt in Übereinstimmung mit dem Setzen des Flags von Flagschaltung 21. Wenn Ausgabesignale 50 und 51 von Logikschaltung 47 ausgewählt werden durch Steuerschaltung 52, veranlaßt Logikschaltung 3, daß ein Eingabesignal 10 zugeführt wird an Steuerschaltung 52 als ein Zeittaktsignal 8. Demzufolge werden Ausgabesignale 50 und 51 ausgegeben von Ausgabekissen 55 und 56 als Ausgabesignal 53 und 54.
Wenn Signal 9 ausgewählt wird durch Logikschaltung 3 in Übereinstimmung mit dem Zustand des Flags von Flagschaltung 21 in Übereinstimmung mit dem Zustand des Flags der Flagschaltung 21, wird Eingabesignal 10, zugeführt an Eingabekissen 22, zugeführt an Logikschaltung 47 als Eingabesignal 9. Ausgabesignale 50 und 51 werden ausgegeben in Übereinstimmung mit einer internen Logik von Logikschaltung 47, und sie werden ausgegeben von Ausgabekissen 55 und 56 als Ausgabesignale 53 und 54.

Claims

1. Eingabeschaltvorrichtung mit:

einer Logikeinrichtung (1), deren Betrieb gesteuert ist durch ein Steuersignal (8), zum Durchführen einer logischen Verarbeitung ansprechend auf ein erstes Eingabesignal (6);

einer ersten Selektoreinrichtung (2) zum Empfangen des ersten Eingabesignals (6) und eines Ausgabesignals (7) der Logikeinrichtung (1) und Auswählen und Ausgeben von einem vom ersten Einabesignal und vom Ausgabesignal;

einer zweiten Selektoreinrichtung (3) zum Auswählen von einem vom Zuführen eines zweiten Eingabesignals (10) an die Logikeinrichtung (1) als ein Steuersignal (8) und vom Zuführen des zweiten Eingabesignals (10) an eine peripherische Schaltung als ein Eingabesignal (9); gekennzeichnet durch

eine Steuereinrichtung (21) zum Steuern von Auswahloperationen der ersten und zweiten Selektoreinrichtung (2, 3) zum Zuführen des zweiten Eingabesignals (10) an die Logikeinrichtung (1) als ein Steuersignal (8), wenn die erste Selektoreinrichtung (2) das Ausgabesignal (7) der Logikeinrichtung (1) auswählt, und zum Zuführen des zweiten Eingabesignals (10) an die peripherische Schaltung als ein Eingabesignal (9), wenn die erste Selektoreinrichtung (2) das erste Eingabesignal (6) auwählt.

2. Eingabeschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikeinrichtung ein Register (1) umfaßt, das Steuersignal ein Zeittaktsignal (8) ist, und das Register (1) gesteuert wird durch das Zeittaktsignal (8).

3. Eingabeschaltvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Register (1) einen ersten getakteten Inverter (29) umfaßt, dessen Eingabeknoten versorgt ist mit dem ersten Eingabesignal (6) und dessen Betrieb gesteuert ist durch das Zeittaktsignal (8), einen Inverter (31), dessen Eingabeknoten verbunden mit einem Ausgabeknoten des ersten getakteten Inverters (29), und einen zweiten getakteten Inverter (30) dessen Ausgabeknoten verbunden ist mit dem Eingabeknoten des Inverters (31), dessen Eingabeknoten verbunden ist mit einem Ausgabeknoten des Inverters (31) und dessen Betrieb gesteuert ist durch das Zeittaktsignal (8), und wobei das Register gespeicherte Daten (7) von dem Ausgabeknoten des Inversters (31) ausgibt.

4. Eingabeschaltvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Register (1) ein erstes UND-Gatter (32) umfaßt, dessen erster Eingabeknoten versorgt ist mit dein ersten Eingabesignal (6) und dessen zweiter Eingabeknoten versorgt ist mit dem Zeittaktsignal (8), ein zweites UND-Gatter (33), dessen erster Eingabeknoten versorgt ist mit einem invertierten Signal des ersten Eingabesignals (6) und dessen zweiter Eingabeknoten versorgt ist mit dem Zeittaktsignal (8), ein erstes NOR-Gatter (34), dessen erster Eingabeknoten verbunden ist mit einem Ausgabeknoten des ersten UND-Gatter (32), und ein zweites NOR-Gatter (35), dessen erster Eingabeknoten verbunden ist mit einem Ausgabeknoten des zweiten UND-Gatters (33), deren zweiter Eingabeknoten verbunden ist mit einem Ausgabeknoten des ersten NOR-Gatters (34), und deren Ausgabeknoten verbunden ist mit einem zweiten Eingabeknoten des ersten NOR-Gatters (34), und wobei das Register gespeicherte Daten (7) von dem Ausgabeknoten des zweiten NOR-Gatters (35) ausgibt.

5. Eingabeschaltvorrichtung nach Anspruch 1, gekennzeichnet durch eine zweite Logikeinrichtung (44, 45, 47) zum Zuführen des ersten Eingabesignals (6) an die Logikeinrichtung (1).

6. Eingabeschaltvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Logikeinrichtung eine Speichermatrix (44, 45) umfaßt.

7. Eingabeschaltvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Logikeinrichtung ein PLD (47) umfaßt.

8. Eingabeschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Selektoreinrichtung (2) ein erstes UND-Gatter (23) umfaßt, dessen erster Eingabekoten versorgt ist mit dem ersten Eingabesignal (6) und dessen zweiter Eingabeknoten versorgt ist mit einem invertierten Signal eines Ausgabesignal (12) der Steuereinrichtung (21), ein zweites UND-Gatter (24), dessen erster Eingabeknoten versorgt ist mit dem Ausgabesignal (7) der Logikeinrichtung (1) und deren zweiter Eingabeknoten versorgt ist mit dem Ausgabesignal (12) der Steuereinrichtung (21), und ein ODER- Gatter (25), dessen erster Eingabeknoten verbunden ist mit einem Ausgabeknoten des ersten UND-Gatters (23) und dessen zweiter Eingabeknoten verbunden ist mit einem Ausgabeknoten des zweiten UND-Gatters (24) zum Zuführen eines Auswahlausgabesignals (11) von einem Ausgabeknoten.

9. Eingabeschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Selektoreinrichtung (3) ein erstes UND-Gatter (26) umfaßt, dessen erster Eingabeknoten verbunden ist mit dem zweiten Eingabesignal (10), dessen zweiter Eingabeknoten versorgt ist mit einem Ausgabesignal (12) der Steereinrichtung und dessen Ausgabeknoten ein Steuersignal (8) an die Logikeinrichtung (1) zuführt, und ein zweites UND-Gatter (27), dessen erster Eingabeknoten versorgt ist mit mit dem zweiten Eignabesignal (10), dessen zweiter Eingabeknoten versorgt ist mit einem invertierten Signal des Ausgabesignals (12) der Steuereinrichtung (21) und dessen Ausgabeknoten ein Eingabesignal der peripherischen Schaltung zuführt.

10. Eingabeschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung eine Flagschaltung (21) umfaßt.

11. Eingabeschaltvorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Flagschaltung (21) ein nicht flüchtiges Speicherelement (37) umfaßt zum Bestimmen eines Pegeles eines Ausgabesignals (12) in Übereinstimmung mit dem nicht-flüchtigen Speicherelement (37) gespeicherten Daten.

12. Eingabeschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Eingabesignal (10) ein Signal ist, das zugeführt ist von einem Eingabekissen (22).

13. Eingabesschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung eine Vielzahl von Schaltungsblöcken umfaßt, von denen jeder die Logikeinrichtung (1), die erste Selektoreinrichtung (2) und die Steuereinrichtung (21) umfaßt, und daß die zweite Selektoreinrichtung (3') und das zweite Eingabesignal (10) an die Logikeinrichtung (1) von jedem der Steuerblöcke als ein Steuersignal (8) zuführt, wenn die erste Selektoreinrichtung (2) in jedem der Steuerblöcke das Ausgabesignal (7) der Steuereinrichtung (1) entsprechend der ersten Selektoreinrichtung (2) auswählt.

14. Eingabeschaltvorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die zweite Selektoreinrichtung (3') ein ODER-Gatter (41) umfaßt, versorgt mit einem Ausgabesignal (12-1 bis 12-n ) von der Steuereinrichtung (21-1 bis 21-n) von jedem Schaltungsblock, ein erstes UND-Gatter (26), dessen ersten Eingabeknoten versorgt ist mit einem Ausgabesignal des ODER-Gatters (41), dessen zweiter Eingabeknoten versorgt ist dem zweiten Eingabesignal (10) und welches ein Steuersignal (8-1 bis 8-n) an die Logikeinrichtung (1-1 bis 1-n) von jedem Schaltungsblock zuführt, und ein zweites UND-Gatter (27), dessen erster Eingabeknoten versorgt ist mit einem invertierten Signal des Ausgabesignals des ODER-Gatters (41), dessen zweiter Eingabeknoten versorgt ist mit dem Eingabesignal (10) und dessen Ausgabeknoten ein Eingabsignal (9) der peripherischen Schaltung zuführt.