JPS6041889B2 - 電子タイマ回路 - Google Patents
電子タイマ回路Info
- Publication number
- JPS6041889B2 JPS6041889B2 JP55003845A JP384580A JPS6041889B2 JP S6041889 B2 JPS6041889 B2 JP S6041889B2 JP 55003845 A JP55003845 A JP 55003845A JP 384580 A JP384580 A JP 384580A JP S6041889 B2 JPS6041889 B2 JP S6041889B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- reset
- output
- oscillation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F1/00—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers
- G04F1/005—Apparatus which can be set and started to measure-off predetermined or adjustably-fixed time intervals without driving mechanisms, e.g. egg timers using electronic timing, e.g. counting means
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、コンパレータで構成したＣＲ発振回路と、
前記ＣＲ発振回路の出力を計数するカウンタ計数回路と
、前記カウンタ計数回路のカウンタの段数を切換えるカ
ウンタ段数切換回路と、電源電圧の上昇とともにある電
圧以上でリセット解除信号を出力するオートリセット回
路と、電源電圧の２／３の電圧以下でリセットを解除し
２／３の電圧以上でリセット出力を出し且つ１／３〜２
／３の電圧でカウンタテスト用信号を出す外部リセット
、カウンタテスト回路と、前記オートリセット回路の出
力と外部リセット、カウンタテスト回路の出力を組合せ
てリセット出力を制御するリセット選択回路と、前記カ
ウンタテスト用信号を受けてカウンタテスト時のカウン
タ段数を切換えるカウンタテストモード選択回路と、前
記カウンタ段数切換回路の出力をＣＲ発振回路のタイム
アップ後発振停止回路に入力してタイムアップ後発振停
止させ、前記オートリセット回路の出力とカウｊンタ段
数切換回路の出力を受けて動作する出力回路とを具備し
、これら回路をエンハンスメント型ＭＯＳトランジスタ
により構成して成ることを特徴とする電子タイマ回路に
係るものである。
前記ＣＲ発振回路の出力を計数するカウンタ計数回路と
、前記カウンタ計数回路のカウンタの段数を切換えるカ
ウンタ段数切換回路と、電源電圧の上昇とともにある電
圧以上でリセット解除信号を出力するオートリセット回
路と、電源電圧の２／３の電圧以下でリセットを解除し
２／３の電圧以上でリセット出力を出し且つ１／３〜２
／３の電圧でカウンタテスト用信号を出す外部リセット
、カウンタテスト回路と、前記オートリセット回路の出
力と外部リセット、カウンタテスト回路の出力を組合せ
てリセット出力を制御するリセット選択回路と、前記カ
ウンタテスト用信号を受けてカウンタテスト時のカウン
タ段数を切換えるカウンタテストモード選択回路と、前
記カウンタ段数切換回路の出力をＣＲ発振回路のタイム
アップ後発振停止回路に入力してタイムアップ後発振停
止させ、前記オートリセット回路の出力とカウｊンタ段
数切換回路の出力を受けて動作する出力回路とを具備し
、これら回路をエンハンスメント型ＭＯＳトランジスタ
により構成して成ることを特徴とする電子タイマ回路に
係るものである。
本発明の目的とするところは、電源投入時に力・ウン
タ計数回路を初期リセットして電源スタート型タイマ又
は外部シグナル型タイマとして使用でき、外部リセット
端子と共用してカウンタ計数回路のテストを短時間で行
なえるようにするとともにカウンタ段数切換回路によつ
て多数の時間レンジの切換えができるようにし、しかも
、Ｃ−ＭＯＳ素子で構成して低消費電力でノイズマージ
ンが高い電子タイマ回路を提供することにある。以下実
施例により本発明の詳細な説明する。第１図において、
１はＣＲ発振回路で、限時抵抗ＲＴと限時コンデンサＣ
Ｔを使用し、コンパレータ２，３により発振回路を形成
したものである。４はカウンタ計数回路で、カウンタＦ
１〜Ｆｌ７により構成され、ＣＲ発振回路１の出力を計
数するものである。
タ計数回路を初期リセットして電源スタート型タイマ又
は外部シグナル型タイマとして使用でき、外部リセット
端子と共用してカウンタ計数回路のテストを短時間で行
なえるようにするとともにカウンタ段数切換回路によつ
て多数の時間レンジの切換えができるようにし、しかも
、Ｃ−ＭＯＳ素子で構成して低消費電力でノイズマージ
ンが高い電子タイマ回路を提供することにある。以下実
施例により本発明の詳細な説明する。第１図において、
１はＣＲ発振回路で、限時抵抗ＲＴと限時コンデンサＣ
Ｔを使用し、コンパレータ２，３により発振回路を形成
したものである。４はカウンタ計数回路で、カウンタＦ
１〜Ｆｌ７により構成され、ＣＲ発振回路１の出力を計
数するものである。
５はカウンタ段数切換回路で、カウンタ計数回路４のカ
ウンタの段数を切換えるものである。
ウンタの段数を切換えるものである。
６はオートリセット回路で、電源電圧Ｖ。
Ｏの上昇とともにある電圧以上でリセット解除信号を出
力する。７は外部リセット、カウンタテスト回路で２／
３ＶＤＤ以下でリセットを解除し、２／３Ｖ００以上で
リセット出力を出し、且つ１／３Ｖ００〜２／３ＶＤＤ
でカウンタテスト用信号を出す。
力する。７は外部リセット、カウンタテスト回路で２／
３ＶＤＤ以下でリセットを解除し、２／３Ｖ００以上で
リセット出力を出し、且つ１／３Ｖ００〜２／３ＶＤＤ
でカウンタテスト用信号を出す。
８はリセット選択回路でオートリセット回路６の出力と
外部リセット、カウンタテスト回路７の出力とを組合せ
てリセット出力を制御するものである。
外部リセット、カウンタテスト回路７の出力とを組合せ
てリセット出力を制御するものである。
９はカウンタテストモード選択回路で、カウンタテスト
用信号を受けてカウンタ計数回路４の前半部分のカウン
タ段数を削減するようにし、すなわちカウンタＦ２〜Ｆ
ｌＯを削減するようにカウンタ段数を切換えるものであ
る。
用信号を受けてカウンタ計数回路４の前半部分のカウン
タ段数を削減するようにし、すなわちカウンタＦ２〜Ｆ
ｌＯを削減するようにカウンタ段数を切換えるものであ
る。
１０はタイムアップ後発振停止回路で、カウンタ段数切
換回路５の出力を入力してタイムアップ後、ＣＲ発振回
路１の発振を停止させるものである。
換回路５の出力を入力してタイムアップ後、ＣＲ発振回
路１の発振を停止させるものである。
１１は出力回路て、カウンタ段数切換回路５の出力とオ
ートリセット回路６の出力を受けて動作するものである
。
ートリセット回路６の出力を受けて動作するものである
。
図中Ｐはエンハンスメント型のＰ型ＭＯＳトランージス
タであり、Ｎはエンハンスメント型のＮ型ＭＯＳトラン
ジスタである。まず、オートリセット回路６、外部リセ
ット、カウンタテスト回路７およびリセット選択回路８
について説明する。
タであり、Ｎはエンハンスメント型のＮ型ＭＯＳトラン
ジスタである。まず、オートリセット回路６、外部リセ
ット、カウンタテスト回路７およびリセット選択回路８
について説明する。
第２図の動作状態Ａにおいて、電源■ＤＤの上昇ととも
にオートリセット回路６の出力ａは第２図ｂのようにＨ
レベルで、外部リセット、カウンタテスト回路７の入力
ＳかＬのため、出力ｄは第２図ｄのようにＬレベルで、
リセット選択回路８の出力ｅは第２図ｅのようにＨレベ
ルとなり、カウンタ計数回路４はリセット状態になつて
第２図ｇのようなＣＲ発振回路１の出力を計数しない。
にオートリセット回路６の出力ａは第２図ｂのようにＨ
レベルで、外部リセット、カウンタテスト回路７の入力
ＳかＬのため、出力ｄは第２図ｄのようにＬレベルで、
リセット選択回路８の出力ｅは第２図ｅのようにＨレベ
ルとなり、カウンタ計数回路４はリセット状態になつて
第２図ｇのようなＣＲ発振回路１の出力を計数しない。
つぎに動作状態Ｂになつて、電源ＶＤＤの上昇とともに
オートリセット回路６の出力ａはＬレベルとなり、リセ
ット選択回路８の出力ｅはＬレベルとなり、カウンタ計
数回路４のリセットが解除されてＣＲ発振回路１の出力
を計数して第２図ｈのよう「な出力を出し、出力回路１
１の出力Ｒは第２図ｆの矢印で示す範囲でカウンタ出力
Ｑを受けつける状態にある。そして、動作状態Ｃのよう
に電源ＶＤＤが第２図ａのようになくなるとすべての機
能が停止する。動作状態Ｄでは電源■。Ｄの上昇ととも
にオートリセット回路６の出力ａはＨレベル、外部リセ
ット、カウンタテスト回路７の入力ＳがＨレベルのため
、出力ｄはＨレベルとなり、動作状態Ａと同一の状態に
なる。動作状態Ｅで、電源■Ｃ．Ｄの上昇とともにオー
トリセット回路６の出力ａ″はＬレベルとなるが、外部
リセット、カウンタテスト回路７の入力ＳがＨレベルの
ため、出力ａはＨレベルであるから、動作状態Ｄを持続
する。ついで、動作状態Ｆで、外部リセット、カウンタ
テスト回路７の入力ＳがＬレベルになると、出力ｄはＬ
レベルとなり、リセット選択回路８の出力ｅはリセット
が解除されてＣＲ発振回路１の出力を計数する。動作状
態Ｇで外部リセット、カウンタテスト回路７の入力Ｓが
Ｈレベルとなり、出力ｄはＨレベルとなつて動作状態Ｅ
と同一の状態となり、動作状態Ｈでは動作状態Ｆと同一
である。更に動作状態１で、電源Ｖ。Ｏの減少とともに
オートリセット回路６の出力ａはＨレベルとなり、リセ
ット選択回路８の出力ｅがＨレベルとなつて、カウンタ
計数回路４はリセット状態となり、ＣＲ発振回路１の出
力を計数しない。つぎに、外部リセットカウンタテスト
回路７とカウンタ段数切換回路５の動作を第３図により
説明する。
オートリセット回路６の出力ａはＬレベルとなり、リセ
ット選択回路８の出力ｅはＬレベルとなり、カウンタ計
数回路４のリセットが解除されてＣＲ発振回路１の出力
を計数して第２図ｈのよう「な出力を出し、出力回路１
１の出力Ｒは第２図ｆの矢印で示す範囲でカウンタ出力
Ｑを受けつける状態にある。そして、動作状態Ｃのよう
に電源ＶＤＤが第２図ａのようになくなるとすべての機
能が停止する。動作状態Ｄでは電源■。Ｄの上昇ととも
にオートリセット回路６の出力ａはＨレベル、外部リセ
ット、カウンタテスト回路７の入力ＳがＨレベルのため
、出力ｄはＨレベルとなり、動作状態Ａと同一の状態に
なる。動作状態Ｅで、電源■Ｃ．Ｄの上昇とともにオー
トリセット回路６の出力ａ″はＬレベルとなるが、外部
リセット、カウンタテスト回路７の入力ＳがＨレベルの
ため、出力ａはＨレベルであるから、動作状態Ｄを持続
する。ついで、動作状態Ｆで、外部リセット、カウンタ
テスト回路７の入力ＳがＬレベルになると、出力ｄはＬ
レベルとなり、リセット選択回路８の出力ｅはリセット
が解除されてＣＲ発振回路１の出力を計数する。動作状
態Ｇで外部リセット、カウンタテスト回路７の入力Ｓが
Ｈレベルとなり、出力ｄはＨレベルとなつて動作状態Ｅ
と同一の状態となり、動作状態Ｈでは動作状態Ｆと同一
である。更に動作状態１で、電源Ｖ。Ｏの減少とともに
オートリセット回路６の出力ａはＨレベルとなり、リセ
ット選択回路８の出力ｅがＨレベルとなつて、カウンタ
計数回路４はリセット状態となり、ＣＲ発振回路１の出
力を計数しない。つぎに、外部リセットカウンタテスト
回路７とカウンタ段数切換回路５の動作を第３図により
説明する。
動作状態Ａにおいて、外部リセット、カウンタテスト回
路７の入力Ｊが第３図ｂのようにＨレベルのため、カウ
ンタＦ１〜Ｆｌ７はリセット状態である。
路７の入力Ｊが第３図ｂのようにＨレベルのため、カウ
ンタＦ１〜Ｆｌ７はリセット状態である。
動作状態Ｂで、入力ＳがＬレベルとなり、カウンタＦ１
〜Ｆｌ７のリセットが解除されてカウンタ計数回路４が
動作状態となり、カウンタ段数切換回路５の入力ｆが第
３図ｃのようにＨレベル、入力ｇが第３図ｄのようにＨ
レベルのため、第１表に示す真理値表からカウンタＦ１
〜Ｆ６の出力ｈが第３図ｅのように（１）となる。動作
状態Ｃで入力ｆがＬレベルになるため、カウンタＦ１〜
Ｆ６およびＦ７〜ＦｌＯの出力１が第３図ｆのようにＧ
。
〜Ｆｌ７のリセットが解除されてカウンタ計数回路４が
動作状態となり、カウンタ段数切換回路５の入力ｆが第
３図ｃのようにＨレベル、入力ｇが第３図ｄのようにＨ
レベルのため、第１表に示す真理値表からカウンタＦ１
〜Ｆ６の出力ｈが第３図ｅのように（１）となる。動作
状態Ｃで入力ｆがＬレベルになるため、カウンタＦ１〜
Ｆ６およびＦ７〜ＦｌＯの出力１が第３図ｆのようにＧ
。
となり、動作状態Ｄの入力ｆがＨレベル、入力ｇがＬレ
ベルのため、カウンタＦ１〜Ｆ６、Ｆ７〜ＦｌＯおよび
Ｆ１〜Ｆｌ３の出力ｊが（１）となる。又、動作状態Ｅ
で入力ｆがＬレベル、入力ｇがＬレベルであるため、カ
ウンタＦ１〜Ｆ６、Ｆ７〜ＦｌＣ８Ｆｌｌ〜Ｆｌ３およ
びＦｌ４〜Ｆｌ７の出力Ｋ７５℃Ｏとなる。このように
して通常の多時間タイマを得ることができるが、このよ
うに多時間タイマにおいてはカウンタ段数が多くなり、
ＩＣ化等においてカウンタのテスト時間が非常に長くか
かり、コスト高の要因となる。この点を改善するため、
まず、動作状態ＣにおいてカウンタＦ１〜ＦｌＯを第１
のテストとし、動作状態Ｆにおいて、外部リセット、カ
ウンタテスト回路７の入力Ｓが１／３ＶＤＤ〜２／３Ｖ
ＤＤレベルにあるとき、第２表の外部リセット、カウン
タテスト回路７の真理値表からカウンタＦ１の出力ｖを
受けつけて入力ｆ１入力ｇをＬレベルにすることにより
カウンタＦｌ，Ｆｌｌ〜Ｆｌ３，Ｆｌ４〜Ｆｌ７に分割
して第３図１のように第２のテストを行なうことにより
テスト時間を短縮できる。とによつて上記第２のテスト
とカウンタ段数を上記動作状態Ｆと入力ｆをＨレベルに
することにより、第３図ｊのようにＦｌ，Ｆｌｌ〜Ｆｌ
３の計６レンジの多時間を構成できる。
ベルのため、カウンタＦ１〜Ｆ６、Ｆ７〜ＦｌＯおよび
Ｆ１〜Ｆｌ３の出力ｊが（１）となる。又、動作状態Ｅ
で入力ｆがＬレベル、入力ｇがＬレベルであるため、カ
ウンタＦ１〜Ｆ６、Ｆ７〜ＦｌＣ８Ｆｌｌ〜Ｆｌ３およ
びＦｌ４〜Ｆｌ７の出力Ｋ７５℃Ｏとなる。このように
して通常の多時間タイマを得ることができるが、このよ
うに多時間タイマにおいてはカウンタ段数が多くなり、
ＩＣ化等においてカウンタのテスト時間が非常に長くか
かり、コスト高の要因となる。この点を改善するため、
まず、動作状態ＣにおいてカウンタＦ１〜ＦｌＯを第１
のテストとし、動作状態Ｆにおいて、外部リセット、カ
ウンタテスト回路７の入力Ｓが１／３ＶＤＤ〜２／３Ｖ
ＤＤレベルにあるとき、第２表の外部リセット、カウン
タテスト回路７の真理値表からカウンタＦ１の出力ｖを
受けつけて入力ｆ１入力ｇをＬレベルにすることにより
カウンタＦｌ，Ｆｌｌ〜Ｆｌ３，Ｆｌ４〜Ｆｌ７に分割
して第３図１のように第２のテストを行なうことにより
テスト時間を短縮できる。とによつて上記第２のテスト
とカウンタ段数を上記動作状態Ｆと入力ｆをＨレベルに
することにより、第３図ｊのようにＦｌ，Ｆｌｌ〜Ｆｌ
３の計６レンジの多時間を構成できる。
尚、第３図ｋはタイムアップ時の出力Ｒの波形である。
つぎに、ＣＲ発振回路１とカウンタ計数回路４の動作を
第４図により説明する。
つぎに、ＣＲ発振回路１とカウンタ計数回路４の動作を
第４図により説明する。
動作状態Ａにおいて、リセット選択回路８の出力ｅが第
４図ｂのようにＬレベルになるとカウンタ計数回路４は
第４図ｄのように計数を開始する。
４図ｂのようにＬレベルになるとカウンタ計数回路４は
第４図ｄのように計数を開始する。
動作状態Ｂで、カウンタ計数回路４が計数を完了すると
、カウンタ段数切換回路５の出力Ｑが第４図ｅのように
Ｈレベルになり、出力Ｑを受けてタイムアップ後発振停
止回路１０が動作し、第４図ｃのようにＣＲ発振回路１
の発振を停止させると共にコンパレータ２，３および定
電流バイアス回路１２をオフさせて漏れ電流を流れなく
して消費電流を押える。又、発振停止によつてカウンタ
段数切換回路５の出力Ｑは保持され、出力回路１１の出
力Ｒが第４図ｆのように出力される。動作状態Ｃで電源
が徐々に減少していくとオートリセット回路６の出力が
Ｈレベルとなり、カウンタＦ１〜Ｆｌ７はリセットされ
、出力回路１１は出力が出なくなる。本発明は上述のよ
うに構成しているから、電源投入時にカウンタ計数回路
を初期リセットできて外部シグナル型タイマとしても使
用でき、外部リセット端子と共用してカウンタ計数回路
のテストを短時間でできる上、カウンタ段数切換回路に
よ・つて多数の時間レンジの切換えができ、かつＩＣの
端子数が節約できてローコストでありしかも、Ｃ−ＭＯ
Ｓ素子で構成しているため、低消費電力でノイズマージ
ンが高い電子タイマ回路が得られるという効果を奏する
ものである。
、カウンタ段数切換回路５の出力Ｑが第４図ｅのように
Ｈレベルになり、出力Ｑを受けてタイムアップ後発振停
止回路１０が動作し、第４図ｃのようにＣＲ発振回路１
の発振を停止させると共にコンパレータ２，３および定
電流バイアス回路１２をオフさせて漏れ電流を流れなく
して消費電流を押える。又、発振停止によつてカウンタ
段数切換回路５の出力Ｑは保持され、出力回路１１の出
力Ｒが第４図ｆのように出力される。動作状態Ｃで電源
が徐々に減少していくとオートリセット回路６の出力が
Ｈレベルとなり、カウンタＦ１〜Ｆｌ７はリセットされ
、出力回路１１は出力が出なくなる。本発明は上述のよ
うに構成しているから、電源投入時にカウンタ計数回路
を初期リセットできて外部シグナル型タイマとしても使
用でき、外部リセット端子と共用してカウンタ計数回路
のテストを短時間でできる上、カウンタ段数切換回路に
よ・つて多数の時間レンジの切換えができ、かつＩＣの
端子数が節約できてローコストでありしかも、Ｃ−ＭＯ
Ｓ素子で構成しているため、低消費電力でノイズマージ
ンが高い電子タイマ回路が得られるという効果を奏する
ものである。
第１図は本発明電子タイマ回路の一実施例の回路図、第
２図ａ−ｈは同上のオートリセット回路、外部リセット
、カウンタテスト回路およびリセット選択回路の動作タ
イムチャート、第３図ａノ〜ｋは同上の外部リセット、
カウンタテスト回路およびカウンタ段数切換回路の動作
タイムチャート、第４図ａ−ｆは同上のＣＲ発振回路お
よびカウンタ計数回路の動作タイムチャートである。 １・・・・・・ＣＲ発振回路、２・・・・・コンパレー
タ、３・・コンパレータ、４・・・・・カウンタ計数回
路、５・・カウンタ段数切換回路、６・・・・・・オー
トリセット回路、７・・・・・・外部リセット、カウン
タテスト回路、８・・・・・・リセット選択回路、９・
・・・・カウンタテストモード選択回路、１０・・・・
・・タイムアップ後発振停止回路、１１・・・・・・出
力回路、Ｐ・・・・・・エンハンスメント型のＰ型ＭＯ
Ｓトランジスタ、Ｎ・・・・・・エンハンスメント型の
Ｎ型ＭＯＳトランジスタ。
２図ａ−ｈは同上のオートリセット回路、外部リセット
、カウンタテスト回路およびリセット選択回路の動作タ
イムチャート、第３図ａノ〜ｋは同上の外部リセット、
カウンタテスト回路およびカウンタ段数切換回路の動作
タイムチャート、第４図ａ−ｆは同上のＣＲ発振回路お
よびカウンタ計数回路の動作タイムチャートである。 １・・・・・・ＣＲ発振回路、２・・・・・コンパレー
タ、３・・コンパレータ、４・・・・・カウンタ計数回
路、５・・カウンタ段数切換回路、６・・・・・・オー
トリセット回路、７・・・・・・外部リセット、カウン
タテスト回路、８・・・・・・リセット選択回路、９・
・・・・カウンタテストモード選択回路、１０・・・・
・・タイムアップ後発振停止回路、１１・・・・・・出
力回路、Ｐ・・・・・・エンハンスメント型のＰ型ＭＯ
Ｓトランジスタ、Ｎ・・・・・・エンハンスメント型の
Ｎ型ＭＯＳトランジスタ。
Claims (1)
- １ コンパレータで構成したＣＲ発振回路と、前記ＣＲ
発振回路の出力を計数するカウンタ計数回路と、前記カ
ウンタ計数回路のカウンタの段数を切換えるカウンタ段
数切換回路と、電源電圧の上昇とともにある電圧以上で
リセット解除信号を出力するオートリセット回路と、リ
セット制御用の入力電圧が電源電圧の２／３の電圧以下
でリセットを解除し２／３の電圧以上でリセット出力を
出し１／３〜２／３の電圧でカウンタテスト用信号を出
す外部リセット、カウンタテスト回路と、前記オートリ
セット回路の出力と外部リセット、カウンタテスト回路
の出力を組合せてリセット出力を制御するリセット選択
回路と、前記カウンタテスト用信号を受けてカウンタ計
数回路の前半部分のカウンタ段数を削減するようにカウ
ンタ段数を切換えるカウンタテストモード選択回路と、
前記カウンタ段数切換回路の出力をＣＲ発振回路のタイ
ムアップ後発振停止回路に入力してタイムアップ後発振
停止させ、前記オートリセット回路の出力とカウンタ段
数切換回路の出力を受けて動作する出力回路とを具備し
、これら回路をエンハンスメント型ＭＯＳトランジスタ
により構成して成ることを特徴とする電子タイマ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55003845A JPS6041889B2 (ja) | 1980-01-17 | 1980-01-17 | 電子タイマ回路 |
| US06/223,326 US4395136A (en) | 1980-01-17 | 1981-01-08 | Electronic timer |
| IT47556/81A IT1170619B (it) | 1980-01-17 | 1981-01-13 | Perfezionamento nei temporizzatori elettronici |
| DE3101245A DE3101245C2 (de) | 1980-01-17 | 1981-01-16 | Elektronischer Zeitgeber |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55003845A JPS6041889B2 (ja) | 1980-01-17 | 1980-01-17 | 電子タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56100525A JPS56100525A (en) | 1981-08-12 |
| JPS6041889B2 true JPS6041889B2 (ja) | 1985-09-19 |
Family
ID=11568514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55003845A Expired JPS6041889B2 (ja) | 1980-01-17 | 1980-01-17 | 電子タイマ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4395136A (ja) |
| JP (1) | JPS6041889B2 (ja) |
| DE (1) | DE3101245C2 (ja) |
| IT (1) | IT1170619B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057231U (ja) * | 1983-09-27 | 1985-04-22 | オムロン株式会社 | 電源オフディレ−タイマ |
| JP2566005B2 (ja) * | 1989-03-03 | 1996-12-25 | 株式会社東芝 | 入力切換装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5020421B1 (ja) * | 1968-06-03 | 1975-07-15 | ||
| US3889459A (en) * | 1973-06-01 | 1975-06-17 | Sun Lu | Electronic timepiece and method of making the same |
| US3979681A (en) * | 1974-11-27 | 1976-09-07 | Solid State Scientific, Inc. | System and method for decoding reset signals of a timepiece for providing internal control |
| US4001553A (en) * | 1975-09-17 | 1977-01-04 | Rockwell International Corporation | Counter arrangement and associated test circuit for an electronic timing device |
| JPS5277774A (en) * | 1975-12-24 | 1977-06-30 | Seiko Epson Corp | Electronic watch |
| JPS54108666A (en) * | 1978-02-14 | 1979-08-25 | Fuji Electric Co Ltd | Multirange timer |
-
1980
- 1980-01-17 JP JP55003845A patent/JPS6041889B2/ja not_active Expired
-
1981
- 1981-01-08 US US06/223,326 patent/US4395136A/en not_active Expired - Lifetime
- 1981-01-13 IT IT47556/81A patent/IT1170619B/it active
- 1981-01-16 DE DE3101245A patent/DE3101245C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4395136A (en) | 1983-07-26 |
| JPS56100525A (en) | 1981-08-12 |
| IT8147556A0 (it) | 1981-01-13 |
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