DE68928591T2

DE68928591T2 - Anordnung zur kombinierten Puls-Raten- und Puls-Breiten-Modulation

Info

Publication number: DE68928591T2
Application number: DE68928591T
Authority: DE
Inventors: Thomas K Bohley; Grosvenor H Garnett; Christopher Koerner; Charles E Moore
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1988-04-26
Filing date: 1989-04-25
Publication date: 1998-06-25
Anticipated expiration: 2009-04-26
Also published as: JPH01311725A; EP0339922A2; EP0339922A3; US4940979A; DE68928591D1; EP0339922B1

Description

Verwandte Anmeldung

Diese Anmeldung ist mit einer gleichzeitig eingereichten Anmeldung derselben benannten Erfinder mit dem Titel "Indirekter D/A-Wandler" (Indirect D/A Converter) verwandt.

Gebiet der Erfindung

Diese Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zum Erzeugen eines kombinierten raten- Ibreitenmodulierten Pulssignals als Antwort auf den Empfang eines digitalen Eingangssignals.

Hintergrund der Erfindung

Es sind Signalumwandlungsanordnungen bekannt, die auf den Empfang eines digitalen Eingangssignals ansprechen und ein Ausgangssignal erzeugen, das entweder eine ratenmodulierte oder eine breitenmodulierte Pulsfolge aufweist. Signalumwandlungsanordnungen dieses Typs werden häufig in Verbindung mit indirekten D/A-Wandlern verwendet. Falls eine Ratenmodulation verwendet wird, weist das Ausgangssignal einen oder mehrere Pulse mit konstanter Breite auf, wobei die Anzahl der Pulse von dem binären Wert des Eingangssignals abhängt. Falls eine Breitenmodulation verwendet wird, weist das Ausgangssignal einen einzelnen Puls auf, dessen Breite von dem binären Wert des Eingangssignals abhängt. Anordnungen dieses Typs sind in "Electronic Analogdigital Conversion" von H. Schmid in Abschnitt 7.4 auf Seite 204 ff offenbart, die von Van Nostrand Reinhold, New York, 1970 veröffentlicht wurde.
Obwohl sowohl die Pulsraten- als auch die Pulsbreiten-Modulation bekannt und in vielen Fällen geeignet ist, sind beide Anordnungen für bestimmte Anwendungen unvorteilhaft. Die Pulsratenmodulation ist für Eingangssignale mit einer großen Anzahl von Datenbits ungünstig, da hohe Frequenzen erzeugt und Halbleiterschaltungsprobleme durch die Signale mit einer übermäßig großen Anzahl von Übergängen verursacht werden. Beispielsweise kann ein 16-Bit-breites Eingangssignal 2*2¹&sup6; Übergänge (131072 Übergänge) für jedes empfangene Wort aufweisen. Diese Anzahl von Übergängen erzeugt Hochfrequenzsignale, welche über die gesamte Schaltungsanordnung der Nutzvorrichtung für das ratenmodulierte Signal ausstrahlen und Probleme verursachen können, falls keine aufwendigen Vorsichtsmaßnahmen ergriffen werden. Die Genauigkeit einer D-A mit einer derartigen großen Anzahl von Übergängen kann durch die zeitliche Genauigkeit der Übergänge begrenzt sein. Falls die Pulse beispielsweise für einen 16-Bit-D/A-Wandler 50ns lang sind, kann ein zeitlicher Fehler bei den Übergängen von 0,76ps einen Fehler des niedrigstwertigen Bits verursachen. Ein derartiger zeitlicher Fehler kann ohne weiteres durch Temperaturänderungen, Leistungsversorgungsschwankungen, Rauschen, das von nahegelegenen Schaltungen ausgestrahlt wird, usw. hervorgerufen werden. Ferner können Übergänge dieser Größenordnung Probleme in der Halbleiterschaltungsanordnung hervorrufen, die verwendet wird, um die ratenmodulierten Signale zu erzeugen. Es ist eine Eigenschaft von Halbleitern, daß deren Übergangsbereiche bei dem Empfang von Eingangssignalen Wärme erzeugen, wobei die erzeugte Wärmemenge von der Anzahl der Übergänge pro Sekunde des Eingangssignals abhängt. Die große Anzahl von Übergängen, die aus Eingangssignalen mit einem hohen binären Wert resultiert, kann eine Wärmemenge erzeugen, die ausreicht, daß sich die Betriebseigenschaften der Halbleiterbauelemente ändern. Dies hat zur Folge, daß die Bauelemente Ausgangspulse mit sich unterscheidenden Energiewerten für unterschiedliche Eingangssignale erzeugen. Dies ist für indirekte Digital-Analog-Wandler eine nicht tolerierbare Situation, da deren Ausgangspulse jeweils einen einheitlichen und vorhersagbaren Wert aufweisen müssen. Der Empfang von Pulsen mit unterschiedlichen Energiewerten durch Ausgangsfilter bewirkt, daß sich das analoge Ausgangssignal der Filter aufgrund der Einflußgrößen und nicht aufgrund des digitalen Wertes des Eingangssignals ändert. Dies stellt für die hochwertigen Vorrichtungen, bei welchen der D/A-Wandler verwendet werden kann, eine unannehmbare Situation dar.
Indirekte D/A-Wandler verwenden bekannterweise eine Pulsbreitenmodulation. Bei diesen Vorrichtungen erzeugt der Empfang jedes Eingangssignals einen einzelnen Ausgangspuls, dessen Breite durch den binären Wert des Eingangssignals bestimmt ist. Im allgemeinen gilt, je größer der binäre Wert des Eingangssignals ist, umso größer ist die Breite des Ausgangssignals, das erzeugt wird. Obwohl die Breitenmodulation die Probleme vermeidet, die der Ratenmodulation zugeordnet sind, besitzt die Breitenmodulation ihre eigenen Probleme. Das Hauptproblem sind die niedrigen Frequenzen, die bei Eingangssignalen mit einem großen Wert auftreten. Eine schlechte Situation tritt dann auf, wenn das Ausgangssignal 50 Prozent (50%) der Zeit einen hohen Pegel und 50 Prozent (50%) der Zeit einen niedrigen Pegel aufweist. In diesen Fällen erfordern die auftretenden niedrigen Frequenzen Ausgangsfilter, die verglichen mit den relativ unaufwendigen Filtern, die für Signale mit höheren Frequenzen verwendet werden können, groß, teuer, komplex und beim Antworten auf Änderungen im Eingangssignal ein langsames Verhalten besitzen. Die Verwendung von großen Filtern erhöht die Größe und/oder die Kosten der Vorrichtungen, die die indirekten D/A-Wandler verwenden.
Es ist folglich aus dem vorhergehenden ersichtlich, daß die bekannten Pulsraten- und Breitenmodulationsanordnungen, die bei digitalen Umwandlungsschaltungen verwendet werden, unvorteilhaft sind und Probleme bei den zugeordneten Nutzvorrichtungen verursachen.
Die US-A-4 096 475 offenbart einen Digital-Analog-Wandler, der eine kombinierte Pulsraten- und Pulsbreitenmodulation eines Ausgangssignals einer Schaltung verwendet, um ein digitales Signal bereitzustellen, das in eine periodisch auf tretende Serie von digitalen Vergleichssignalen umgewandelt werden soll, die durch eine korrekte Wahl einer bestimmten Serie erhalten werden sollen. Der Digital-Analog-Wandler weist einen sehr kleinen Fehler auf, welcher aufgrund seiner niedrigen Temperaturempfindlichkeit besonders zum Abstimmen von Fernsehempfängerschaltungen geeignet ist.

Zusammenfassung der Erfindung

Die vorliegende Erfindung ist, die oben erörterten Probleme und erreicht einen technischen Fortschritt, indem eine Schaltungsanordnung bereitgestellt wird, die auf den Empfang von digitalen Eingangssignalen anspricht und ein Ausgangssignal erzeugt, das eine Pulsfolge aufweist, die sowohl ratenals auch breitenmoduliert sein kann. Die niedrigerwertigen Bits des Eingangssignal erzeugen eine ratenmodulierte Pulsfolge. Die höherwertigen Bits breitenmodulieren die Ratenmodulierten Pulse. Das Endergebnis besteht darin, daß die resultierende Ausgangssignalfolge abhängig von dem binären Wert des Eingangssignals einen oder mehrere Pulse mit unterschiedlichen Breiten enthält. Es sei beispielsweise angenommen, daß die Schaltungsanordnung, die die vorliegende Erfindung darstellt, als Antwort auf den Empfang von 16-Bit- Datenwörtern arbeitet. Falls lediglich das niedrigstwertige Bit (Bit 0) eine 1 ist, besteht das Ausgangssignal aus einem schmalen Puls pro Wort. Falls das Eingangssignal lediglich in seiner nächsthöheren Bitposition (eine binäre 2) eine 1 ist, wird ein Ausgangssignal mit zwei schmalen Pulsen pro Wort erzeugt. Entsprechend erzeugt ein Eingangssignal, das lediglich in seinem Bit dritter Ordnung (eine binäre 4) eine 1 aufweist, ein Ausgangssignal mit vier schmalen Pulsen. Ein Signal, dessen achtes Bit lediglich einen hohen Pegel aufweist (eine binäre 256), erzeugt ein Ausgangssignal mit 256 schmalen Pulsen. Das heißt mit anderen Worten, daß der Empfang von Datenwörtern mit binären Werten in dem Bereich von bis 256 ein Ausgangssignal mit einer Anzahl von schmalen Pulsen erzeugt, die gleich dem binären Wert der niedrigerwertigen acht Bits des empfangenen Wortes ist. Dies stellt eine "Ratenmodulation" dar.
Eingangssignale, deren Datenbits einen binären Wert aufweisen, der größer als 256 ist, erzeugen Ausgangssignale mit Pulsen, die sowohl raten- als auch breitenmoduliert sind. Jedes unterschiedliche Bitmuster in einem Eingabewort erzeugt ein Ausgangssignal mit einer Mehrzahl von Pulsen, die bezüglich der Anzahl der erzeugten Pulse und/oder der Breite der Pulse eindeutig ist.
Wie erwähnt erzeugt die Schaltung 256 schmale Ausgangspulse, wenn lediglich das Bit 8 für einen binären Wert von 256 einen hohen Pegel aufweist. Sowie sich der binäre Wert des Eingangssignals erhöht und wenn lediglich dessen Datenbits d8 und d0 einen hohen Pegel aufweisen, erzeugt die Schaltung 255 schmale Pulse mit einer Breite von 100 Nanosekunden (100ns) und einen breiteren 200 Nanosekunden (200ns) breiten Puls pro Eingabewort. Sowie sich die Eingangsdaten bezüglich des binären Wertes erhöhen, wird ein zusätzlicher Puls der 256 Ausgangspulse für jede Eingangsdaten-lsb-Erhöhung (lsb = least significant bit = niedrigstwertiges Bit) um 100 Nanosekunden breiter. Wenn lediglich das Bit 15 einen hohen Pegel aufweist, gibt die Schaltung 256 Pulse aus, die jeweils 12.800 Nanosekunden breit sind. Dies ist ein Pulsausgangssignal mit einer relativen Einschaltdauer von 50 Prozent (50%). Wenn alle Eingangsdatenbits einen hohen Pegel aufweisen, erzeugt die Schaltung einen Ausgangspuls pro Periode, welcher 6,5535 ms lang ist.
Die Schaltung der vorliegenden Erfindung kombiniert die besten Aspekte sowohl der Raten- als auch der Breitenmodulation und vermeidet die Nachteile beider Modulationsarten. Die erzeugten Ausgangssignale befinden sich innerhalb des Frequenzbereiches, der durch ein unaufwendiges Zweipolfilter zweckmäßig gehandhabt werden kann, um analoge Präzisionsausgangssignale zu erzeugen. Dies vermeidet die Notwendigkeit, größere, langsamere und teurere Filter zu verwenden, die erforderlich wären, falls niedrigere Frequenzen auftreten würden. Die Anzahl der übergänge ist in dem erzeugten Ausgangssignal nicht übermäßig hoch, wodurch eine zeitliche Empfindlichkeit hervorgerufen und keine Wärme in den integrierten Schaltungen, die die Signale verarbeiten, erzeugt wird, die ausreicht, um die Betriebseigenschaften der Schaltungen zu verändern und um den Energiepegel der erzeugten Ausgangspulse negativ zu verändern.
Zusammenfassend wird festgestellt, daß das kombinierte raten-/breitenmodulierte Ausgangssignal, das mittels der Schaltungsanordnung der vorliegenden Erfindung erzeugt wird, die oben erwähnten Probleme der im Stand der Technik bekannten Anordnungen löst und folglich einen technischen Fortschritt bezüglich des Stands der Technik erreicht.

Kurze Beschreibung der Zeichnungen

Die obigen und weitere Vorteile der Erfindung können besser verstanden werden, wenn die folgende Beschreibung in Verbindung mit den Zeichnungen gelesen wird. Es zeigen:
Fig. 1 eine Vorrichtung, die die Erfindung in der Form eines Blockdiagramms darstellt;
Fig. 2, weitere Details der Eingangssignale, die an dem 3 und 4 Wandler von Fig. 1 anliegen;
Fig. 5 weitere Details der digitalen Schaltungen von Fig. 1;
Fig. 6 und 7 weitere Details des synchronen 16-Bit-Binärzählers und des Binärratenmultiplizierer-Freigabegenerators von Fig. 5, wenn dieselben, wie in Fig. 13 dargestellt, angeordnet sind;
Fig. 8 weitere Details des modifizierten Binärdatenmultiplizierer von Fig. 5;
Fig. 9, 10 + 11 Signalverläufe, die die Beziehung zwischen dem Eingangsdatensignal, dem Latch-Signal und dem Taktsignal bzw. die Charakteristika dieser Signale darstellen, die an dem Wandler von Fig. 1 anliegen;
Fig. 12 das raten-/breitenmodulierte Signal, das von jedem Wandler in dem digitalen Abschnitt der Schaltungsanordnung von Fig. 1 erzeugt wird;
Fig. 13 wie die Fig. 6 und 7 anzuordnen sind; und
Fig. 14 die Signale auf den Leitern 121, 602 und 511.

Detaillierte Beschreibung

Beschreibung von Fig. 1

Fig. 1 offenbart eine Vorrichtung, die die vorliegende Erfindung darstellt, wobei die Vorrichtung digitale Schaltungen 101, eine Ausgangsspannungsstabilisiereinrichtung 102-0 und Ausgangsfilter 102-1 bis 102-15 aufweist. Die digitalen Schaltungen 101 weisen Logikschaltungen 103 und eine Schnittstelle 104 mit 16 Abschnitten auf, die mit 104-0 bis 104-15 bezeichnet sind.
Signalquellen 116 bis 119 legen jeweils über Leiter 121 bis 124 Signale an den Eingängen der Logikschaltungen 103 an. Das Element 116 legt ein Auffrisch-Taktsignal (DACCLK) an dem Leiter 121 an. Das Element 117 legt DATEN-Wörter, die Adressen- und Datenbits enthalten, an den Leiter 122 an. Das Element 118 legt Datenlatchsignale (DL*) an den Leiter 123 an, wobei das Element 119 Datenladetaktsignale (DCLK) an den Leiter 124 anlegt.
Die Fig. 2, 3 und 4 offenbaren Datenwörter, die das Element 117 erzeugt und sequentiell an die Leitung 122 anlegt. Dies ist in Fig. 2 durch Wörter W0, W1, W2, W3 usw. dargestellt. Die Wörter von Fig. 2 können die in Fig. 3 und 4 dargestellten Bitmuster aufweisen. Fig. 3 offenbart das Bitmuster eines Wortes mit 16 Datenbits. Fig. 4 offenbart das Bitmuster eines Wortes mit einem Datenbit. Das Wort von Fig. 3 weist vier Adressenbits A0, A1, A2 und A3 auf, denen die 16 Datenbits folgen, die mit D0 bis D15 bezeichnet sind. Fig. 4 offenbart ein 1-Bit-Datenwort mit vier Adressenbits und einem Datenbit, das mit D15 bezeichnet ist. Weitere Wörter mit unterschiedlichen Mengen an Datenbits können an der Leitung 122 angelegt sein, wobei sich der mögliche Bereich der Datenbits für die Datenwörter (nicht gezeigt) von 2 bis 15 erstreckt. Die Anzahl der Bits in einem Wort hängt von der durch das Wort zu steuernden Systemfunktion ab. Wie es im vorhergehenden erwähnt wurde, kann eine relativ einfache Ein/Aus-Funktion durch das 1-Bit-Datenwort von Fig. 4 gesteuert werden, während eine komplexe Funktion durch das 16-Bit-Datenwort von Fig. 3 gesteuert werden kann.
Die Wörter, die wie in Fig. 2 dargestellt, sequentiell empfangen werden, müssen keine funktionale Beziehung zueinander aufweisen. Beispielsweise kann das Wort W0 gemäß dem Wert der A-Adressenbits in dem Wort an einen beliebigen der 16 Kanäle des offenbarten D/A-Wandlers gerichtet sein. Das Wort W1 kann dieselbe Adresse wie das Wort W0 aufweisen und würde daraufhin an denselben Wandlerkanal gerichtet sein. Alternativ kann das Wort W1 an einen beliebigen der anderen 15 Kanäle gerichtet sein.
Die Logikschaltungen 103 weisen 16 Abschnitte auf, wobei ein Abschnitt für jede der möglichen 16 Adressen vorgesehen ist, die durch die vier A-Bits eines empfangenen Wortes spezifiziert werden können. Die Adressen- und Datenbits eines Wortes werden sequentiell, d. h. Bit für Bit, in ein gemeinsames Schieberegister in den Logikschaltungen 103 unter der Steuerung der Datenladetaktsignale (DCLK), die an dem Leiter 102 angelegt sind, eingegeben. Nachdem alle Bits eines Wortes in das Schieberegister eingegeben worden sind, werden die Datenbits unter der Steuerung der Adressenbits und mittels des Latch-Signals (DL*) auf dem Leiter 123 von dem Schieberegister in den geeigneten Abschnitt eines Latch gelatcht.
Die Datenbits, die in dem Latch gespeichert sind, werden von einem binaren in ein kombiniertes raten-/breitenmoduliertes Pulssignal umgewandelt, das über die Leiter 125 an der Schnittstelle 104 anliegt. Die Schnittstelle 104 weist 16 Abschnitte auf, von denen jeder einem der Abschnitte der Logikschaltungen 103 zugeordnet ist. Folglich ist der Schnittstellenabschnitt 104-0 dem Abschnitt der Schaltungen 103 zugeordnet, der durch eine Adresse "0" für die A-Bits spezifiziert ist. Der Schnittstellenabschnitt 104-15 ist dem Abschnitt der Schaltungen 103 zugeordnet, der durch die A- Adressenbits mit einem binären Wert von 15 spezifiziert ist. Das raten-/breitenmodulierte Signal, das an einem Abschnitt der Schnittstelle 104 anliegt, wird über die entsprechende der Ausgangsleitungen 106-0 bis 106-15, die sich zu einem der entsprechenden Elemente 102-0 bis 102-15 erstrecken, aus der Schnittstelle herausgeführt. Die Filterelemente 102-1 bis 102-15 filtern jeweils ein raten-/breitenmoduliertes Signal auf einem zugeordneten Weg 106- aus und wandeln jedes derartige Signal in ein entsprechendes analoges Ausgangssignal um. Das mittels der Filter 102-1 bis 102-15 erzeugte Ausgangssignal liegt an einem der zugeordneten Ausgangsleiter 113-1 bis 113-15 an.
Das Element 102-0 ist eine Ausgangsspannungstabilisiereinrichtung, welche auf dem Weg 106-0 ein raten-/breitenmoduliertes Signal empfängt und dasselbe verwendet, um den Wert des +V-Potentials zu steuern, das über den Weg 113-0 an dem oberen Eingang der Schnittstelle 104 anliegt. Das Signal auf dem Weg 106-0 liegt an dem oberen Eingang eines Potentiometers 126 an. Ein Abgriff 127 an dem Potentiometer führt das Signal über eine RC-Schaltung 128 und 129 zu dem unteren Eingang 112 eines Komparators 107. Der obere Eingang 111 des Komparators 107 empfängt ein Präzisionsspannungsreferenzsignal (VREF). VREF ist eine feste Spannungsreferenz, die zwischen +1 Volt und +4 Volt fallen kann. Der Komparator 107 hält sein Ausgangssignal auf dem Weg 113-0 in der Nähe von +5 Volt. Die Dioden D1 und D2 sind Kappdioden, die verhindem, daß sich das Potential auf dem Weg 113-0 bei einem anfänglichen Einschalten der Schaltung in jeder Richtung um mehr als dem Abfall einer Diode von 5 Volt unterscheidet.
Während der Einrichtzeit, wenn das System initialisiert wird, ist der Abgriff 127 des Potentiometers derart eingestellt, daß das Ausgangssignal auf dem Weg 113-1 präzise 5 Volt beträgt, wann immer die Wörter, bei denen die 16 Datenbits nur 1-Werte aufweisen, sowohl an dem Kanal 0 als auch 1 der logischen Schaltungen 103 anliegen. Dieses nur aus 1- Werten bestehende Signal, das an den Kanälen 0 und 1 anliegt, erzeugt ein raten-/breitenrnoduliertes Ausgangssignal, das über einen Weg 125 an die Segmente 104-0 und 104-1 der Schnittstelle 104 angelegt ist. Von dort werden die Signale über den Weg 106-0 an dem oberen Teil des Potentiorneters 126 angelegt, dessen Gleitstück (Schiebekontakt) 127 derart eingestellt ist, daß das Ausgangssignal 113-0 auf ungefähr 5 Volt eingestellt ist. Es ist wichtig, daß das +V-Signal auf der Leitung 113-0 zu allen Zeitpunkten präzise geregelt wird, damit das gepulste Signal, das an den Filtern 102-1 bis 102-15 anliegt, einen genau bekannten Wert annimmt, so daß der maximale Wert der analogen Ausgangssignale von 113-1 bis 113-15 der Filter wiederum mit hoher Genauigkeit bestimmt werden kann. Das Signal mit lauter 1-Werten, das an dem Kanal 1 anliegt, ermöglicht es, daß eine Messung durchgeführt wird, um zu verifizieren, daß die Spannung auf dem Weg 113-1 5 Volt beträgt. Dies wird nachfolgend sehr detailliert beschrieben.
In einer Teilzusammenfassung der Funktion von Fig. 1 wird festgestellt, daß aufeinanderfolgende Eingangswörter an der Leitung 122 anliegen. Die Datenbits jedes Wortes werden unter der Steuerung der A-Adressenbits in jedem Wort in den geeigneten Abschnitt der Logikschaltungen 103 gelenkt. Die Datenbits jedes Wortes werden mittels der Logikschaltungen 103 in ein raten-/breitenmoduliertes Pulssignal umgewandelt und erstrecken sich durch einen zugeordneten Abschnitt der Schnittstelle 104 zu einem der zugeordneten Leiter 106-0 bis 106-15. Die raten-/breitenmodulierten Pulse liegen entweder über dem Weg 106-0 an der Ausgangsspannungsstabilisiereinrichtung 102-0 oder über den Wegen 106-1 bis 106-15 an einem der Filter 102-1 bis 102-15 an. Die von den Filtern empfangenen Signale werden in analoge Signale umgewandelt, die den binären Wert des zugeordneten Wortes darstellen, das auf dem Weg 122 empfangen wird. Die Signale auf den Wegen 113-1 bis 113-15 führen die Systemfunktionen durch, die jedem empfangenen Datenwort zugeordnet sind. Das Signal, das an dem Weg 106-0 anliegt, stabilisiert die +V-Eingangsspannung an der Schnittstelle 104. Diese Spannung wird bei ungefähr 5 Volt gehalten, derart, daß die Eingangssignale in die Filter und die Ausgangssignale, die von den Filtern erzeugt werden, auf genau gesteuerten Werten gehalten werden.
Es sei angenommen, daß die Signale auf den Wegen 113- an dem Ausgang der Filter 102-1 bis 102-15 zwischen 0 und 5 Volt variieren können. Ferner sei angenommen, daß ein Wort empfangen wird, bei dem alle 16 Datenbits den Wert 1 aufweisen. Dieses Wort wird in den geeigneten Abschnitt der Logikschaltungen 103 eingegeben, von diesen Schaltungen verarbeitet und an der Schnittstelle 104 angelegt, wobei dieses Wort als raten-/breitenmoduliertes Signal auf einem Weg 106- erscheint. Dieses Signal wird von dem zugeordneten Filter 102- empfangen, welcher das modulierte Signal integriert und ein analoges Ausgangssignal mit einer konstanten Amplitude von 5 Volt erzeugt. Dieses 5-Volt-Signal ist das maximale Ausgangssignal des Filters für ein empfangendes Wort auf dem Weg 122, das einen Wert von 1 für jedes seiner 16 Datenbits aufweist. Für den Empfang eines empfangenen Wortes, das nur 0-Werte aufweist, würde der Filter 102- ein Ausgangssignal mit einer Amplitude von 0 Volt erzeugen. Der Empfang von weiteren Wörtern, deren Datenbits binäre Werte zwischen keinem 1-Wert und nur 1-Werten aufweisen, würden analoge Ausgangssignale erzeugen, die den Wert der empfangenen Datenbits in diesen weiteren Wertern darstellen.
Die linke Seite von Fig. 1 zeigt Signalquellen 116 bis 119, die Signale an die Leiter 121 bis 124 anlegen. Obwohl die Elemente 116 bis 119 als diskrete Elemente dargestellt sind, könnten diese Elemente, falls gewünscht, einen Mikroprozessor aufweisen, der unter einer Programmsteuerung arbeitet, um die gesamten Signale zu erzeugen, die von den Leitern 121 bis 124 erfordert werden. Fig. 1 zeigt die Elemente 116 bis 119 als diskrete Vorrichtungen, um das Verständnis der Erfindung zu vereinfachen und zu erleichtern. Es sollte offensichtlich sein, daß die Erfindung ferner unter Verwendung eines einzigen Programmsteuerungs-geführten Mikroprozessor ausgeführt werden kann, um die gesamten Funktionen der Elemente 116 bis 119 durchzuführen.

Beschreibung von Fig. 5

Fig. 5 offenbart weitere Details der Logikschaltungen 103 und der Schnittstelle 104 von Fig. 1. Auf der linken Seite von Fig. 5 sind Eingangsleiter 121 bis 124 dargestellt. Diese Leiter legen die gleichen Signale an die Logikschaltungen 103 an, wie es in Verbindung mit Fig. 1 beschrieben ist. Das Datenauffrisch-Taktsignal (DACCLK) ist über den Leiter 121 mit einem 16-Bit-Binärzähler 504 verbunden. Die DATEN-Wörter liegen über den Leitern 122 an dem oberen Eingang des Schieberegisters 501 an. Die Datenladetaktsignale (DCLK) liegen über dem Leiter 124 an dem unteren linken Eingang des Schieberegisters 501 an. Das Datenlatchsignal (DL*) liegt über dem Leiter 123 an dem unteren Eingang des Schieberegisters 501 an. Das Datenlatchsignal liegt ferner über dem Leiter 123 an dem linken Eingang des 4-zu-16-Adressendecodierers 509 an.
Die Logikschaltungen 103 weisen ferner ein aus 16 Abschnit ten bestehendes 16-Bit-Datenlatch 514, einen aus 16 Abschnitten bestehenden modifizierten 16-Bit-Binärdatenmultiplizierer (BRM) 516 und 16 Flip-Flops 517. Die Funktion dieser Schaltungen wird nachfolgend detailliert beschrieben.
Die Datenwörter des in Fig. 3 und 4 gezeigten Typs werden über den Leiter 122 an den oberen linken Eingang des Schieberegisters 501 angelegt. Ein Datenladetaktsignal (DCLK) liegt an dem Weg 124 an, sowie jedes Bit eines Wortes über dem Weg 122 an dem oberen linken Eingang des Schieberegisters 501 anliegt. Jedes DCLK-Signal taktet das Bit, das gleichzeitig auf dem Leiter 122 empfangen wird, in das Schieberegister 501.
Fig. 9 zeigt die Beziehung zwischen den DATEN-Pulsen und den DCLK-Pulsen. Ein Datenpuls ist in einem Verlauf 902 und ein DCLK-Puls in einem Verlauf 901 von Fig. 9 dargestellt. Ein Datenpuls in dem Verlauf 902 kann abhängig davon, ob das Datenbit, das durch den Puls dargestellt wird, eine binäre 1 oder eine binäre 0 ist, entweder in einen positiven oder einen negativen Wert übergehen. Ein Datenpuls weist eine minimale Dauer von 25 Nanosekunden auf. Das DCLK-Pulsdatentaktsignal in dem Verlauf 901 geht dem Datenpuls um zumindest 10 Nanosekunden voraus. Jede ansteigende Flanke eines DCLK-Pulses schiebt den zugeordneten Datenpuls seriell in das Schieberegister 501.
In dem Verlauf 901 weist der DCLK-Puls zum Zeitpunkt t0 einen negativen Übergang auf. Der Datenpuls kann abhängig von dem Bitwert, der durch den Puls dargestellt wird, zum Zeitpunkt t1 entweder einen positiven oder einen negativen Übergang aufweisen. Der DCLK-Puls weist zum Zeitpunkt t2 einen ansteigenden Übergang auf, welcher den zugeordneten Datenpuls in dem Verlauf 902 in das Schieberegister 501 taktet. Das Verfahren wird daraufhin wiederholt, wobei der nächste DCLK-Puls zum nächsten Zeitpunkt t0 in Fig. 9 einen negativen Übergang und zum nächsten t2-Zeitpunkt einen positiven Übergang aufweist, welcher den nächsten Puls in dem Verlauf 902 taktet.
Es kann angenommen werden, daß der sich am weitesten links befindende Datenpuls in dem Verlauf 902 das erste Bit eines empfangenen Datenwortes ist. In diesem Fall ist dies das niedrigstwertige Bit (LSB; LSB = least significant bit) des Wortes. Dies ist das LSB-Datenbit.
Die maximale Taktrate des DCLK-Pulses beträgt 20 MHz, wobei die relative Einschaltdauer 50 Prozent beträgt. Ein DCLK- Puls wird lediglich dann erzeugt, wenn ein Bit an dem Weg 122 anliegt. Das DCLK-Signal verweilt in dem hohen Zustand, nachdem alle Bits eines Wortes in das Schieberegister 501 geschoben wurden. Dies ist in einem Verlauf 1001 von Fig. 10 gezeigt. Das letzte hineingeschobene Bit eines Wortes ist das höchstwertige Bit (MSB; MSB = most significant bit) der Adresse. Da das Schieberegister 501 nach jedem Auslesen des Schieberegisters gelöscht wird, können weniger als 16 Datenbits verwendet werden, um ein empfangenes Datenwort darzustellen. Die Schaltungsanordnung von Fig. 5 arbeitet als N- Bit-Digital-Analog-Wandler, wobei N gleich oder kleiner als 16 ist, falls weniger als 16 Datenbits für ein Wort empfangen werden. Auf das MSB des Datenfeldes eines Wortes folgen immer 4 A-Adressenbits, wie es in Fig. 3 und 4 gezeigt ist.
Fig. 10 offenbart die Beziehung zwischen dem DCLK-Puls in dem Verlauf 1001, dem letzten empfangenen Bit eines Wortes (dem MSB der Adresse) in einem Verlauf 1002 und dem DL*-Puls (Datenlatchfreigabe-Puls) in einem Verlauf 1003. Der DCLK- Puls in dem Verlauf 1001 weist zum Zeitpunkt t0 einen negativ verlaufenden Übergang auf. Das letzte empfangene Bit (das MSB-Adressenbit) in dem Verlauf 1002 weist seinen ersten Übergang zum Zeitpunkt t1 auf. Zum Zeitpunkt t2 taktet der positiv verlaufende Übergang des DCLK-Pulses das Bit in dem Verlauf 1002 in das Schieberegister 501. Der DL*-Puls in dem Verlauf 1003 weist zum Zeitpunkt ta einen negativ verlaufenden Übergang auf, welcher ungefähr 25 Nanosekunden nach dem Zeitpunkt t2 auftritt. Der positiv verlaufende Übergang des DL*-Pulses zum Zeitpunkt tb bewirkt ein Auslesen des Schieberegisters, wobei zu diesem Zeitpunkt die Bits, die sich in dem Schieberegister befinden, parallel über die Wege 507 und 508 herausgeführt werden. Der Weg 507 empfängt die vier A-Adressenbits. Der Weg 508 empfängt die D-Datenbits. Für ein empfangenes Wort mit 16 Datenbits empfängt der Weg 508 16 parallele Datenbits.
Die vier A-Adressenbits liegen über dem Weg 507 an dem Decodierer 509 an, welcher ein 1-aus-16-Ausgangssignal erzeugt, um den einen der 16 Leiter zu aktivieren, die der Weg 513 aufweist, der dem Abschnitt des Latch 514 zugeordnet ist, in welches die Datenbits von dem Schieberegister 501 eingegeben werden sollen. Gleichzeitig mit der Aktivierung dieses einen Leiters des Weges 513 werden die Datenbits in dem Schieberegister 501 über den Weg 508 an die Eingänge aller 16 Abschnitte des Latch 514 angelegt. Der einzige Abschnitt des Latch 514, der die Datenbits auf dem Weg 508 registriert, ist jedoch der eine Abschnitt, der durch die Adressenbits auf dem Weg 507 spezifiziert ist.
Die ansteigende Flanke des DL*-Signals in den Verläufen 1003 und 1102 zum Zeitpunkt tb bereitet das Schieberegister 501 vor, um durch die nächste fallende Flanke des DCLK-Pulses gelöscht zu werden. Das DL*-Signal bleibt in einem hohen Zustand, wie es in Fig. 11 gezeigt ist, nachdem die Datenbits eines Wortes zum Zeitpunkt tb aus dem Schieberegister 501 ausgelesen wurden. Während eines normalen Betriebs weisen das DL*-Signal und das DCLK-Signal niemals zum selben Zeitpunkt einen niedrigen Pegel auf. Die minimale Breite des DL*-Signals in den Verläufen 1003 und 1101 beträgt 25 Nanosekunden (25ns). Das Zurücksetzen des Schieberegisters wird nachfolgend durch die fallende Flanke des DCLK-Signals in dem Verlauf 1102 zum Zeitpunkt t0 bewirkt. Dies tritt auf, wenn das LSB des nächsten Wortes auf dem Weg 122 empfangen wird.
Nun folgt eine Zusammenfassung des Betriebs der Datenladeoperation der Schaltungsanordnung von Fig. 5. Ein Datenwort wird in einem seriellen Format auf dem Weg 122 empfangen und unter der Steuerung der DCLK-Pulse auf dem Weg 124 in das Schieberegister 501 eingegeben. Die Bits des Wortes werden nachfolgend aus dem Schieberegister 501 mittels des DL* -Signals, das an dem Weg 123 anliegt, parallel ausgelesen. Dadurch werden die ausgelesenen Datenbits unter der Steuerung des Decodierers 509 und der vier A-Adressenbits des Wortes in einen der Abschnitte des Latch 514 eingegeben.
Die Informationen, die in einem Abschnitt des Datenlatch 514 gespeichert sind, werden mittels des Abschnittes über dessen zugeordneten Ausgangsweg 518 fortlaufend an dessen zugeordneten Abschnitt des modifizierten 16-Bit-BRM (BRM = Binärratenmultiplizierer) 516 angelegt. Der BRM 516 weist einen einzelnen Abschnitt für jeden der 16 Abschnitte des Latch 514 auf. Fig. 8 offenbart weitere Details eines Abschnitts des BRM 516. Da der BRM 516 16 Abschnitte aufweist, weist der gesamte BRM 516 16 einzelne Schaltungen des in Fig. 8 gezeigten Typs auf.

Beschreibung von Fig. 8

Die Schaltungsanordnung von Fig. 8 kann in einen oberen und einen unteren Abschnitt unterteilt werden, wobei der untere Abschnitt eine Mehrzahl von ODER-Gattern aufweist, von denen ein Gatter 87 das oberste und ein Gatter 150 das unterste Gatter ist. Der obere Abschnitt weist zwei Größen-Komparatoren 801 und 802 auf, welche zu den Vorrichtungen des Typs SN 5485 und SN 7485 von Texas Instruments funktionsähnlich sind. Die oberen acht Datenbits (D8 bis D15) des Weges 518 von dem Latch 516 liegen an den Größen-Komparatoren an. Die "*" oder "Nicht"-Funktion der untersten acht Datenbits (D0* bis D7*) auf dem Weg 518 ist an den ODER-Gattern auf dem unteren linken Teil von Fig. 8 angelegt. Diese ODER-Gatter empfangen ferner über den Weg 512 die oberen acht Freigabepulse (E8 bis E15), die durch den BPM-Freigabegenerator 505 erzeugt werden. Die Größen-Komparatoren 801 und 802 empfangen die unteren acht Freigabebits (E0 bis E7) auf dem Weg 512. Die Ausgangssignale der Größen-Komparatoren liegen an Gattern 85 und 86 an. Die Ausgangssignale der Gatter in der unteren Hälfte von Fig. 8 liegen über den Leiter 807 an dem unteren Eingang des ODER-Gatters 86 an.
Die BRM-Schaltungsanordnung von Fig. 8 spricht auf den zusammenfallenden Empfang der Datenbits von einem Latch 514 auf dem Weg 518 und der Freigabebits auf dem Weg 512 von dem BRM-Freigabegenerator 505 an. Als Reaktion erzeugt dieselbe ein kombiniertes raten-/breitenmoduliertes Pulssignal, das an 519 anliegt. Dieses Signal ist gemäß dem binären Wert der Datenbits auf dem Weg 518 von einem Latch 514 moduliert. Die Details dieses Signals werden im folgenden beschrieben.

Beschreibung der Fig. 6 und 7

Die Fig. 6 und 7 offenbaren weitere Details des 16-Bit-Binärzählers 504 und des BRM-Freigabegenerators 505. Das Auffrisch-Taktsignal DACCLk wird auf dem Weg 122 in Fig. 6 empfangen und mittels des Elements 604, welches ein Master-Slave-Flip-Flop sein kann, durch 2 dividiert. Das Element 604 erzeugt Q- und Q*-Ausgangssignale, die eine präzise 50% -Einschaltdauer aufweisen. Das DACCLK*/2-Signal auf dem Weg 511 ist das Q*-Ausgangssignal des Elements 604. Das DAACK/2-Signal ist das Q-Ausgangssignal und liegt über einen weg 602 als Zählpulse an dem Takt-Eingang (C-Eingang; C = clock = Takt) jedes Abschnittes (B0-B15) des synchronen 16-Bit-Binärzählers 504 an. Die Ausgangssignale dieser Zählerabschnitte sind jeweils mit den zugeordneten Leitern C0 bis C15 und C8* bis C15* in Fig. 6 und 7 verbunden. Die Signale auf den Wegen C0 bis C7 erstrecken sich direkt zu den Wegen E0 bis E7. Die Signale auf den wegen C8 bis C15 erstrecken sich über ein oder mehrere Gatter in Fig. 7 zu den Wegen E8 bis E15. Die Wege E0 bis E15 weisen Wege 512A und 512 auf, die sich von dem BRM-Freigabegenerator 505 zu den Eingängen des BRM-Elements 516 erstrecken. Alle 16 der Freigabepulse von der Schaltungsanordnung von Fig. 6 und 7 liegen an jedem Abschnitt des modifizierten BRM 516 an. Die Schaltungsanordnung von Fig. 8 spricht auf den gleichzeitigen Empfang der Freigabesignale auf dem Weg 512 und der Datenbits auf dem Weg 518 von dem Latch 513 an und erzeugt das raten-/breitenmodulierte Ausgangssignal, das den binären Wert der Datenbits eines Wortes darstellt, das auf dem Weg 122 empfangen und nachfolgend in dem Latch 514 gespeichert wird.
Beim Erzeugen der Freigabesignale auf den Leitern E0 bis E15 spricht der synchrone 16-Bit-Binärzähler 504 auf das DAC- CLK/2-Signal auf dem Weg 602 an und durchläuft der Reihe nach seine Betriebszustände. Da dieser Zähler ein 16-Bit- Zähler ist, gibt es 65536 unterschiedliche Betriebszustände. Der Abschnitt B0 auf der linken Seite von Fig. 6 ist die Position des niedrigstwertigen Bits des Zählers. Der Abschnitt B15 ist die Position des höchstwertigen Bits. Die Ausgangssignale des Zählers liegen an den Leitern C0 bis C7 von Fig. 6 und an den Leitern C8 bis C15 von Fig. 7 ebenso wie an den Leitern C8* bis C15* von Fig. 7 an. Die Leiter C0 bis C7 erstrecken sich direkt zu den Leitern ED bis E7 und über die Wege 512A und 512 zu den ED- bis E7-Eingängen an dem BRM-Element 516 von Fig. 8. Die Leiter C8 bis C15 und C8* bis C15* erstrecken sich zu den verschiedenen in Fig. 7 gezeigten Gattern. Die Ausgangssignale der Gatter G8 bis G15 liegen über die Leiter E8 bis E15 und über die Wege 512B und 512 an den entsprechenden Eingängen an den BRM-Elementen 516 in Fig. 8 an.
Der Betrieb des Zählers 504 erzeugt die für das BRM-Element 516 in Fig. 8 notwendigen Freigabesignale, um auf dem Weg 519 ein kombiniertes raten-/breitenmoduliertes Signal zu erzeugen. Das Signal auf dem Weg 519 ist eine raten-/breitenmodulierte Darstellung des binären Wertes der Datenbits eines empfangenen Wortes auf dem Weg 122. Dieses raten-/breitenmodulierte Signal wird nachfolgend an ein Filter angelegt, welches das Signal in das analoge Signal umwandelt, das verwendet wird, um eine Nutzvorrichtung, wie z. B. ein Meßgerät, zu steuern.
Der Betrieb des Zählers 504 und des BRM-Freigabegenerators 505 kann am besten unter Bezugnahme auf die folgende Tabelle verstanden werden, welche die Bool'sche Beziehung zwischen den Signalen auf den E-Leitern in Fig. 6 und 7 und dem entsprechenden Zustand jedes Abschnittes des Zählers 504 darlegt. Der Zustand bestimmter weiterer spezifizierter Leitungen in Fig. 6 und 7 wird ferner dargelegt. Tabelle 1
Der BRM 516 von Fig. 8 empfängt die E-Freigabesignale, die in Tabelle 1 charakterisiert sind, und erzeugt unter der Steuerung der Datenbits, die an dem d-Eingang von Fig. 8 empfangen werden, an dessen Ausgangsleitung 519 ein raten/breitenmoduliertes Signal. Die Signale auf dem Weg 125 sind nicht von den präzisen Verzögerungen über die Elemente 516, 505 und 504 abhängig, wie es an einer anderen Stelle beschrieben wird.
Die Ausgangsleiter in Fig. 8 sind mit A, B, D, E, F, H, I und J für die Spalte der ODER-Gatter bezeichnet, von denen das Gatter 87 das oberste Gatter ist. Diese Leiter erstrecken sich zu den NAND-Gattern 81, 82 und 83, wobei die Ausgänge dieser Gatter mit K, G und C bezeichnet sind, welche sich zu den Eingängen des ODER-Gatters 84 erstrecken, dessen Ausgang mit L bezeichnet ist. Der Betrieb dieser Gatter in dem unteren Abschnitt von Fig. 9 kann am besten durch die Bool'schen Ausdrücke charakterisiert werden, die in der folgenden Tabelle 2 dargelegt sind. Diese Gatter erzeugen den ratenmodulierten Abschnitt des Signais auf dem Weg 519. Tabelle 2 Folgende Bool'sche Gleichungen beschreiben die Logik des in Fig. 8 dargestellten modifizierten Binärratenmultiplizierer.
Die Komparatoren 801 und 802 tragen den breitenmodulierten Abschnitt des Signals auf dem Weg 519 bei, wenn dieselben die Freigabesignale und die Datenbits empfangen. Jeder Komparator arbeitet, indem bestimmt wird, ob die Signale an deren A-Eingängen gleich, höher oder niedriger als die Signale an deren B-Eingängen sind. Die Funktion der Komparatoren kann am besten durch die folgende Tabelle 3 ausgedrückt werden. Der obere Teil von Tabelle 3 gibt an, daß A einem 4-Bit-Digitalwort an den Eingängen A0 bis A3 entspricht. Ferner zeigt Tabelle 3, daß B einem 4-Bit-Digitaiwort an den Eingängen B0 bis B3 entspricht. Das Bit A3 ist das höchstwertige Bit der A-Bits, während B3 das niedrigstwertige Bit der B-Bits ist.
Wenn A größer als B ist, ist das QA-Ausgangssignal des Komparators 1, wobei das QB-Ausgangssignal 0 und das QAB-Ausgangssignal 0 ist. Wenn die Funktion A niedriger als B ist, ist das QA-Ausgangssignal 0, das QB-Ausgangssignal 1 und das QAB-Ausgangssignal 0. Wenn die Funktion A gleich der Funktion B ist, dann ist das QA-Ausgangssignal 0, das QB-Ausgangssignal 0 und das QAB-Ausgangssignal 1. Die in Tabelle 3 angegebenen Beziehungen finden bei dem Komparator 802 Verwendung.
Tabelle 4 gibt die Beziehung zwischen den d- und E-Signalen, die an dem Komparator 801 anliegen, und den Ausgangssignalen, die von dem Komparator erzeugt werden, an. Tabelle 3 Für die Komparatoren 801 und 802 Tabelle 4
Tabelle 5 drückt die angegebenen Beziehungen für den Komparator 801 aus. Tabelle 5
Der Ausdruck für das BRM-Ausgangssignal auf dem Weg 519 ist in dem unteren Teil von Tabelle 5 dargestellt. Dieses Signal ist eine Funktion des Ausgangssignals der zwei Komparatoren, zusammen mit dem Wert des Signais L auf dem Weg 807. Aus diesem Ausdruck kann für eine beliebige Kombination von Eingangssignalen der Wert des Ausgangssignals hergeleitet werden.
Die maximale Anzahl der Ausgangspulse auf einem Weg 519 beträgt 256 pro Wort, das auf dem Weg 122 empfangen wird. Die Zeitperiode des Wortes T(Wort) ist die für den Zähler 504 erforderlich Zeit, um 2¹&sup6; DAACLK/2-Pulse zu zählen. Da der DACCLK-Takt auf dem Weg 121 mittels des Elements 604 durch 2 geteilt wird, gilt:
Die Periode des D/A-urngewandeiten 16 Bitwortes mit einem 20 MHz-DACCLK-Signal auf dem Weg 121 beträgt:
Der Ausdruck für das BRM-Ausgangssignal in Tabelle 5 ermöglicht es, daß die Signalform auf dein Weg 519 durch Einfügen der korrekten Werte für die D-Datenbits und E-Freigabebits hergeleitet wird. Das pulsmodulierte Signal auf dem Weg 519, das die D-Datenbits eines binären Wortes in dem Latch 514 darstellt, kann nicht auf der Basis eines einzigen Versuchs ("one shot") sofort hergeleitet werden. Vielmehr muß dasselbe durch Bestimmen des 0- oder 1-Wertes des puismodulierten Signais für die gesamte Wortperiode des Binärratenrnultiplizierers 516 hergeleitet werden. Diese Wortperiode wird durch die Zeitperiode definiert, die der 16-Stufenzähier 504 benötigt, um alle seine 65536 Positionen der Reihe nach zu durchlaufen. Um das Pulsmuster auf dem Weg 519 zu identifizieren, das sich aus einem binären Wort in dem Latch 514 ergibt, müssen folglich die Werte der D-Datenbits des binären wortes in den Ausdruck für BRM OUT in der Tabelle 5 eingefügt werden, woraufhin der korrekte Wert für die E-Freigabebits für jede der 65.536 Positionen des Zählers 504 einfügt werden muß. Durch Bestimmen des 0- oder 1-Wertes von BRM OUT für jedes der 65.536 unterschiedlichen Muster der E-Bits kann das Puismuster bestimmt werden, das durch den Binärratenmultiplizierer als Reaktion auf das Vorhandensein des spezifizierten binären Wortes in dem Latch 514 erzeugt wird.
Fig. 12 zeigt einige der Pulsausgangssignale auf dem Weg 519 mit unterschiedlichen Dateneingangssignalen auf dem Weg 122, einem 20 MHz-DACCLK-Signal und einer Verwendung von vollen 16 Datenbits. Wenn alle 16 d-Datenbits eines Wortes einen niedrigen Pegel (LOW) aufweisen, gibt der BRM 516 keine Pulse auf dem Weg 519 aus (in Fig. 12 nicht gezeigt). Wenn lediglich das LSB-Datenbit (dD) von Fig. 12 einen hohen Pegel (Verlauf 1201) aufweist, gibt der BRM 516 eine 100 Nanosekunden langen 5-Volt-Puls pro T(Wort)-Periode auf dem Weg 519 aus. wenn lediglich das Datenbit dl einen hohen Pegel (Verlauf 1202) aufweist, gibt der BRM 516 zwei 100 Nanosekunden lange 5-Volt-Pulse pro T(Wort)-Periode aus.
Für jede Daten-LSB-Erhöhung gibt der BRM 516 einen zusätzlichen 100 Nanosekunden langen Puls pro T(Wort)-Periode aus, bis lediglich das Datenbit d8 einen hohen Pegel (HIGH) aufweist. Wenn lediglich das Datenbit d8 einen hohen Pegel (Verlauf 1203) aufweist, gibt der BRM 516 256 100-Nanosekunden lange Pulse (die maximale Anzahl der Pulse) pro T(Wort)-Periode aus. Wenn lediglich sowohl das Datenbit d8 als auch das Datenbit d0 einen hohen Pegel (Verlauf 1204) aufweisen, gibt der BRM 516 255 100-Nanosekunden lange Pulse und einen 200 Nanosekunden langen Puls pro T(Wort)-Periode aus.
Sowie sich die Eingangsdaten bezüglich des binären Wertes erhöhen, wird einer der 256 BRM-Ausgangspulse für jede Eingangsdaten-LSB-Erhöhung um 100 Nanosekunden breiter. Wenn lediglich das Bit dis einen hohen Pegel (Verlauf 1205) aufweist, gibt der BRM 516 256 12.800-Nanosekunden lange 5- Volt-Pulse pro T(Wort)-Periode aus. Dies ist ein Pulsausgangssignal mit einer relativen 50%-Einschaltdauer. Wenn alle Eingangsdatenbits dD bis dls einen hohen Pegel (Verlauf 1206) aufweisen, gibt der BRM 516 einen 6,5535 Millisekunden langen Puls pro T(Wort)-Periode aus.
Die folgende Tabelle 6 stellt ferner die Ausgangssignale auf den Leitern 519 für einige Kombinationen von Datenbits mit hohem und niedrigem Pegel, die auf dem Weg 122 empfangen werden, dar. Tabelle 6
Fig. 12 und Tabelle 6 charakterisieren jeweils die Pulssignalform auf dem Weg 519 als Reaktion auf den Empfang verschiedener Muster von Datenbits, die an der Eingangsleitung 122 anliegen. Die allgemein zu verwendende Regel, um das Pulsmuster (wenn 16 Datenbits verwendet werden) für die Bitmuster herzuleiten, die in Fig. 12 oder Tabelle 6 nicht gezeigt sind, besteht darin, daß jedes Inkrement um 1 in dem LSB-Wert der Eingangsdatenbits ausgehend davon, daß lediglich d8 einen hohen Pegel aufweist, bis dahin, daß d9 bis dis einen hohen Pegel aufweisen, eine Zunahme der Pulsbreite eines Pulses um bons bewirkt. Folglich wird insbesondere unter Bezugnahme auf Tabelle 6 gezeigt, daß das Datenbit d8, das alleine einen hohen Pegel aufweist, 256 100ns breite Ausgangspulse erzeugt. Die nächste Eintragung in der Tabelle gibt an, daß, wenn lediglich die Datenbits d0 und d8 einen hohen Pegel aufweisen, das Ausgangspulsmuster 255 100ns breite Pulse und einen 200ns breiten Puls aufweist. Ein weiteres Inkrement um 1 in dem binären LSB-Wert würde ergeben, daß lediglich die Bits d1 und d8 einen hohen Pegel aufweisen, und würde 254 bons breite Pulse und 2 200ns breite Puise erzeugen. Entsprechend würden weitere Inkremente um 1 in dem binären LSB-Wert ein Pulsmuster mit einem bons breiten Puls weniger und einem 200ns breiten Puls zusätzlich für jedes LSB-Inkrement um 1 erzeugen. Dies tritt solange auf, bis sich der Bitwert derart erhöht, daß lediglich das Bit d9 einen hohen Pegel aufweist. Zu diesem Zeitpunkt besteht das Ausgangssignal dann aus 256 200ns breiten Pulsen, wie es in Tabelle 6 gezeigt ist. Durch eine entsprechende Analyse und durch das Verstehen der oben spezifizierten Beziehung können die Ausgangspulsmuster für weitere Kombinationen von Datenbiteingangssignalen über die in Tabelle 6 spezifizierten Kombinationen hinaus hergeleitet werden.
Die letzte Eintragung in der Tabelle 6 gibt an, daß, wenn alle Datenbits einen hohen Pegel aufweisen, das Ausgangspulsmuster einen 6553500ns breiten 5V-Puls aufweist. Dies ist ferner in dem Verlauf 1206 in Fig. 12 gezeigt. Das Ausgangspulsmuster, das als Reaktion auf die Dekremente von dem Zustand, bei dem alle Datenbits einen hohen Zustand aufweisen, erzeugt wurde, kann hergeleitet werden, indem die Regel verwendet wird, daß jedes Dekrement um eine LSB-Zahl einen zusätzlichen 100ns breiten negativen Schlitz und einen resultierenden zusätzlichen Puls in der Ausgangsfolge verursacht. Folglich erzeugt ein Dekrement um ein LSB von dem Zustand, bei dem alle Datenbits einen hohen Pegel aufweisen, eine Ausgangsfolge mit zwei 5V-Ausgangspulsen, von denen jeder eine Breite von 3276700ns aufweisen würde. Ein weiteres Dekrement um 1 würde einen zusätzlichen negativen 100ns breiten Schlitz, zwei 5V-Ausgangspulse mit einer Breite von jeweils 1638300ns und einen 3276700ns breiten 5V-Puls erzeugen. Jedes weitere Dekrement des Wertes würde einen zusätzlichen bons breiten negativen Schlitz und einen zusätzlichen Puls in der Ausgangsfolge erzeugen. Das Pulsmuster auf einem Weg 519 kann ferner mathematisch hergeleitet werden, indem die vorher beschriebenen Bool'schen Ausdrücke oder das Ausgangssignal des BRM-Elements in Fig. 8 des Weges 519 an dem Ausgang des NOR-Gatters 86 verwendet werden.
Im folgenden wird der Betrieb des Binärratenmodulators für ein n-Bitdatensystem zusammengefaßt, bei dem m Datenbits (0< m< n) einer Ratenmodulation und (n-m) Datenbits einer Breitenmodulation unterzogen werden. Die Datenbits dO bis d(m-1) ergeben eine Ratenmodulation, wobei die Datenbits dm bis d(n-1) einen Breitenmodulation ergeben. Die Freigabebits ED bis E(n-1) werden durch den Binärratenmodulatorfreigabegenerator erzeugt. Die Freigabebits E(n-1) nach unten bis E(n-m) werden verwendet, um die Datenbits d0 bis d(m-1) einer Ratenmodulation zu unterziehen. Das Freigabebit E(n-1) wird in dem Binärratenmodulator mit dem Datenbit dD* kombiniert, um einen ratenmodulierten Ausgangspuls zu erzeugen, der am seltensten in dem Ausgangswort auftritt. Das Freigabebit E(n-2) wird in dem Binärratenmodulator mit dem Datenbit d1* kombiniert, um den ratenmodulierten Ausgangspuls zu erzeugen, der am zweit seltensten in dem Ausgangswort auftritt. Dieses Verfahren wird wie folgt fortgesetzt:
E(n-3) wird mit d2* kombiniert;
E(n-4) wird mit d3* kombiniert;
E(n-5) wird mit d4* kombiniert;
bis das Freigabebit E(n-m) in dem Binärratenmultiplizierer mit dem Datenbit d(m-1) kombiniert wird, um den ratenmodulierten Ausgangspuls zu erzeugen, der am häufigsten in dem Ausgangswort auftritt.
Das Freigabewort
wird mit dem Datenwort
bezüglich der Größe binär verglichen, um eine Breitenmodulation mittels der Datenbits
zu ergeben.
Das Freigabewort
wird mit dem Datenwort
-- d(n-i) bezüglich der Größe binär verglichen, um die Breitenmodulation mittels der Datenbits
bis d(n-i) zu ergeben.
Wenn alle Datenwörter niedriger als jedes damit verglichene Freigabewort sind, tritt keine weitere Breitenmodulation auf. Wenn alle Datenwörter größer als jedes damit verglichene Freigabewort sind, tritt eine maximale Breitenmodulation auf. Wenn lediglich das Datenbit dm (aus den Datenbits dm bis dn-i) größer als das Freigabebit E0 ist, tritt eine minimale Breitenmodulation auf. Eine Zwischenbreitenmodulation tritt für alle weiteren Fälle von Datenwortbinärgrößenvergleichen mit Freigabewörtern auf.
Für eine Breitenmodulation kann zusammenfassend festgestellt werden, daß das BRM-Ausgangssignal auf dem Weg 519 einen hohen Pegel aufweist, wenn
d(n-1)d(n-2)d(n-3) --- dm > E(n-m-1)E(n-m-2)E(n-m-3) --- E0.
In Fig. 5 ist das Ausgangssignal jedes Abschnittes des BRM- Elements 516 über den entsprechenden Abschnitt der DQ-Flip- Flops 517 mittels des DACCLK*/2-Pulses auf dem Weg 511 getaktet. Die DQ-Flip-Flops 517 sind derart getaktet, daß der Zustand des D-Eingangssignals jedes Flip-Flops zu dessen Q- Ausgangssignal durchgetaktet ist, wann immer ein Taktsignal mit ansteigender Flanke auf den Weg 511 an dem C-Eingang (Takt-Eingang) des Flip-Fiops anliegt. Die Taktsignale auf dem Weg 511 weisen eine präzise 50%-Einschaltdauer auf. Dies ist nicht notwendig, liefert jedoch die maximale Digitalsignalverarbeitungszeit. Diese DQ-Flip-Fiops liefern die sehr genaue Ausgangsbreitensteuerung der Ausgangspulse.
Mit den oben beschriebenen Beziehungen legt ein BRM 516 eine Serienpuisfolge über dessen zugeordnete Ausgangsleitung 519 an dem D-Eingang seines zugeordneten Abschnittes des Flip- Flops 517 an. Die Pulse der Folge werden über das Flip-Fiop mittels Taktsignalen mit ansteigender Flanke auf dem C-Eingang des Flip-Flops geführt. Das Q*-Ausgangssignai des Flip-Flops wird als Ausgangssiqnai verwendet, welches an einer zugeordneten Leitung 125 anliegt. Die unterschiedlichen Abschnitte der Flip-Flops 517 treiben die unterschiedlichen zugeordneten Abschnitte der Schnittstellenschaltung 104, die die Q*-Ausgangssignale auf den Wegen 125 bereitstellt. Das Ausgangssignal auf jedem Weg 125 ist das logisch inverse Signal des kombinierten raten-/breitenmodulierten Signals auf dem Weg 519.
Die Zeitgebungs- und Steuersignale, die bei der Schaltungsanordnung der vorliegenden Erfindung verwendet werden, beseitigen die zeitkritischen Anforderungen der früher bekannten indirekten D/A-Wandler. Beispielsweise erfordern die oben erwähnten D/A-Wandler, die von A. Schmid offenbart sind, extrem enge Signalzeitgebungs- und Schaltungssignalausbreitungscharakteristika, um korrekt zu arbeiten. Im Gegensatz dazu erfordert die Schaltungsanordnung, die die vorliegende Erfindung darstellt, weder kritische Schaltungszeitgebungs- noch kritische Schaitungsausbreitungscharakteristika. Dies ist aus der Studie der Fig. 5, 6 und 7 zusammen mit Fig. 14 ersichtlich, welche das Zeitgebungssignal auf der Leitung 121, das Zeitgebungssignal auf der Leitung 602 und das Zeitgebungssignal auf der Leitung 511 darstellt.
Das DACCLK-Taktsignal ist ein 20-MHz-Signal und liegt über der Leitung 121 an dem Eingang des Flip-Flops 604 an, welches die Frequenz des Signais durch 2 teilt und das geteilte Signal an dessen Q*- und Q-Ausgängen anlegt. Das Q*-Aus gangssignal wird über den Weg 511 an dem C-Eingang (Takt- Eingang) der Fiip-Flops 517 angelegt. Das Q-Ausgangssignal des Flip-Fiops 604 liegt über dem Weg 602 an dem C-Eingang (Takt-Eingang) jedes Abschnittes des aus 16 Abschnitten bestehenden Binär-Synchron-Zählers 504 an. Das Signal auf dem Weg 511 ist in dem Verlauf 1403 von Fig. 14 dargestellt und weist eine präzise relative Einschaltdauer von 50% auf. Das Signal auf dem Weg 121 ist als Verlauf 1401 und das Signal auf dem weg 602 ist als Verlauf 1402 dargestellt. Das Signal auf dem Weg 511 ist lediglich während dessen ansteigender Flanke, wie z. B. zu den Zeitpunkten T2 und T6 in Fig. 14, wirksam. Zu diesen Zeitpunkten taktet die ansteigende Flanke des Signals auf dem Weg 511 das Potential, das sich gegen wärtig an dessen D-Eingang befindet, durch jedes Flip-Flop 517 zu dessen Q-Ausgang und das inverse Signal zu dessen Q*-Ausgang. Das Signal auf dem Weg 511 wirkt sich zu anderen Zeitpunkten nicht auf die Flip-Flops 517 aus.
Es wird bezüglich der vorhergehenden Beschreibung daran erinnert, daß jeder Zähipuis, der über den Weg 602 an dem Takteingang jedes Abschnittes des Zählers 504 anliegt, bewirkt, daß sich der Zähler um eine Position inkrementiert. Da dieser Zähler ein 16-Bit-Zähler ist, weist der Zähler 65536 Zhlpositionen auf, wobei die Zeitdauer, die für den Zähler erforderlich ist, um als Reaktion auf die Pulse auf dem Weg 602 alle Positionen zu durchlaufen, 6,5536 Millisekunden beträgt. Diese Figur stellt ferner die Zeitdauer dar, die für das zugeordnete BRM-Eiement 516 erforderlich sein kann, um ein empfangenes Datenwort zu verarbeiten und einen Maximalwert von 256 Pulsen an dessen Ausgangsleitung 519 anzulegen. Das Signal auf der Leitung 519 liegt an den D-Eingang des zugeordneten Flip-Flops 517 an.
Obwohl bis zu 6,5536 Millisekunden erforderlich sein können, damit alle Pulse, die ein empfangenes Wort darstellen, mittels des BRM-Elements 516 an dem D-Eingang eines Flip-Flops 517 angelegt sind, empfängt das Flip-Fiop jedesmal ein Signal mit ansteigender Flanke auf dem Weg 511, wenn der Zähler 504 als Reaktion auf einen Puls auf dem weg 602 inkrementiert wird. Folglich kann ein einziger Puls auf dem Weg 5i9 von dem BRM-Element eine ausreichende Breite aufweisen, so daß das Signal mit hohem Pegel auf dem Weg 519, das den Puls darstellt, von dem D-Eingang zu dem Q*-Ausgang des Flip-Flops während des Andauerns des Pulses auf dem Weg 519 viele Male freigegeben wird. Dies ist ohne Bedeutung, da sich der Zustand des Ausgangssignals des Flip-Flops während dieser Periode nicht ändert, und das Signal mit hohem Pegel an dessen D-Eingang durch das Flip-Flop freigegeben wird und als Signal mit niedrigem Pegel an dessen Q*-Ausgang auf dem Weg 125 erscheint. Dieses Signal auf dem Weg 125 weist nicht dieselbe Breite wie das Eingangssignal auf dem Weg 519 auf. Die Breite der Signale auf der Leitung 125 wird präzise durch das Taktsignal auf dein Weg 511 gesteuert.
Die Datenbits auf dem Weg 122 und die DCLK-Taktsignaie auf dem Weg 124 können mit einer Rate von 20 MHz empfangen werden, falls dies erwünscht ist. Da einschließlich der Adressenbits 20 Bits in einem Wort auftreten können, kann das 20-Bit-Wort schnell in das Register getaktet werden. Die Elemente 116 bis 119 in Fig. 1, die die Datenbits und die Taktsignaie erzeugen, können jedoch durch einen Mikroprozessor ausgeführt sein, weicher die Rate steuert, mit der die Wörter in das Schieberegister 501 eingegeben werden. Da ein hoher Durchsatz von Datenwörtern keine Anforderung darstellt, können folglich die Datenwörter mit einer im Vergleich zu der Rate, mit welcher der Zähler 504 läuft, relativ niedrigen Rate an dem Weg 122 angelegt werden. Mit anderen Worten, der Zähler 504 benötigt ungefähr 6,553 Millisekunden (wenn ein 20 MHz-Taktsignal auf dem Weg 121 empfangen wird), um alle seine Positionen zu durchlaufen, so daß das zugeordnete BRM-Eiement alle die Pulse erzeugen kann, die auf dem Weg 519 erforderlich sind, um das empfangene digitale Wort darzustellen. Es wäre vorstellbar, daß Wörter mit einer derartigen Rate in das Schieberegister 501 eingegeben werden könnten, daß an dem Eingang jedes der 16 BRM-Abschnitte einmal alle 6,5536 Millisekunden ein neues Wort auftreten würde. Es ist jedoch ein Datendurchsatz dieser Größenordnung nicht erforderlich, wobei ein neues Wort mit einer weit niedrigeren Rate an jedem BRM-Abschnitt angelegt werden kann.
Ein Wort in dem Schieberegister 501 wird mittels des DL* -Signals auf dem Weg 123 von dem Schieberegister zu dem Latch 514 übertragen. Das Wort bleibt in dem Latch unbestimmt, bis derselbe Latchabschnitt ein nachfolgendes Wort empfängt. Da dies für eine ausgedehnte Zeitperiode nicht auftreten kann, kann ein Wort, das in dem Latch gespeichert ist, dort für eine lange Zeitperiode verbleiben und aus dem Latch über den Weg 518 für eine vergleichsweise lange Zeitperiode an dem zugeordneten BRM-Element 516 angelegt sein. Einmal alle 6,553 Millisekunden durchläuft der Zähler 504 alle seine Positionen, wobei das zugeordnete BRM-Element alle Pulse erzeugt, die erforderlich sind, um das an dessen Eingang angelegte Wort darzustellen. Dieser Puiszug liegt an dem D-Eingang des zugeordneten Flip-Flops an, welches mit einer Rate von 10 MHz (wenn ein 20 MHz-Taktsignal auf der Leitung 121 verwendet wird) mittels der Leitung 511 getaktet wird, so daß der inverse Puiszug auf dem Weg 125 erscheint. Dieser Puiszug auf dem Weg 125 wird alle nachfolgenden Intervalle von 6,5536 Millisekunden noch einmal wiederholt, damit dasselbe Wort an dem BRM angelegt bleibt.
Der modulierte Pulszug auf dein Weg 125 erstreckt sich durch die Schnittstelle 104 und über den Weg 126 zu dem zugeordneten Filterabschnitt, weicher den Pulszug integriert und denselben in eine analoge stabile Spannung umwandelt. Das Vorhandensein eines Wortes in einem Abschnitt des Latch 514 für eine lange Zeitperiode bewirkt, daß das BRM-Element eine sich wiederholende Serie von Pulszügen erzeugt, die das Wort darstellen. Der zugeordnete Filterabschnitt empfängt diesen sich wiederholenden Puiszug und hält ein stabiles Signal an seinem Ausgang bei, wobei die Amplitude des ausgegebenen Signals für die Zeitdauer, die das Wort in dem Latch 514 bleibt, konstant bleibt. Mit anderen Worten, sobald ein Wort in das Latch 514 eingegeben ist, erzeugt der zugeordneten Filterabschnitt ein Ausgangssignal, welches für die Zeitdauer, die das Wort in dem Latch 514 bleibt, eine konstante Amplitude beibehält. Das Ausgangssignal des Filterabschnittes ändert sich solange nicht, bis sich der binäre Wert des Wortes in dem zugeordneten Latch 514 ändert.
Die ansteigende Flanke des Signales auf dem Weg 602 inkrementiert zum Zeitpunkt T0, siehe Fig. 14, den Zähler 504. In dem Zeitintervall zwischen T0 und T2 wird die gesamte digitale Signalverarbeitung in dem Binärzähler 504, in dem Freigabegenerator 505 und in dem BRM-Element 516 erledigt, wobei sich ein geeigneter Logikpegel auf dem Weg 519 von dem BRM befindet, der darauf wartet, in das Flip-Flop 517 getaktet zu werden. Zum Zeitpunkt T2 taktet die ansteigende Flanke des Signals auf dem Weg 511 das Signal auf dem Weg 519 in die Flip-Flops 517. Zum Zeitpunkt T4 inkrementiert die ansteigende Flanke des Signais auf dem Weg 602 nochmals den Zähler 504. In dem Zeitintervall zwischen T4 und T6 wird die gesamte digitale Signalverarbeitung in dem binären Zähler 504, in dem Freigabegenerator 505 und in dem BRM-Element 516 wieder erledigt, wobei sich ein geeigneter Logikpegel nochmals auf dem Weg 519 befindet, der darauf wartet, über die Flip-Fiops 517 getaktet zu werden. Das Signal auf dem Weg 519 kann zum Zeitpunkt T4 und zum Zeitpunkt T2 übereinstimmen oder auch nicht. In vielen Fällen wird es übereinstimmen, in vielen Fällen wird es sich unterscheiden. Zum Zeitpunkt T6 taktet die ansteigende Flanke des Signals auf dem Weg 511 das Signal auf dem Weg 519 zu dem Ausgang des Flip- Flops 517 durch. Dieses Verfahren wird fortgesetzt und erzeugt eine Pulsfolge, die das empfangene Wort auf dem Weg 106 darstellt, das die in das Latch 514 geladenen Datenbits darstellt.
Es ist zu beachten, daß die E-Datenbits in Fig. 6 und 7 zu unterschiedlichen Zeitpunkten erzeugt werden, nachdem deren zugeordneten Zählerabschnitte aufgrund von Signalausbreitungsverzögerungen über die verschiedenen Gatter die Zustände ändern. Dies hat zur Folge, daß der BRM Pulse erzeugt, deren Breiten aufgrund der unterschiedlichen Ausbreitungsverzögerungen von Fig. 6 und 7 eine Ungenauigkeit aufweisen. Die Ausgangspulse auf den Wegen 519, die sich zu den D-Eingängen der Flip-Flops 517 erstrecken, weisen dieselben Ungenauigkeiten bzgl. der Breite auf. Das Freigeben der Flip- Flops durch das Taktsignal auf dem Weg 511 bewirkt jedoch, daß sich ein Ausgangssignalpuls zu dem Q*-Ausgang und dem Weg 125 erstreckt, der diese Ungenauigkeiten bzgl. der Breite nicht aufweist.
Es ist aus dem vorhergehenden ersichtlich, daß das zeitliche
Verhalten der Schaltungsanordnung der vorliegenden Erfindung nicht kritisch ist und auf keinen erfolgreichen Schaltungsbetrieb bei genauen Ausbreitungszeiten in der verwendeten Schaltungsanordnung angewiesen ist.
Ein Datenwort kann von dem Schieberegister 501 unmittelbar vor dem Auftreten eines Signals mit ansteigender Flanke auf dem Weg 511 zu einem Latchabschnitt 518 übertragen werden. Dies kann ein bedeutungsloses Signal erzeugen, das über die Flip-Flops 517 freigegeben wird. Dies tritt jedoch lediglich fur ein Maximum eines Durchlaufs des Zählers 504 auf. Dies ist ohne Bedeutung, da dieses Signal durch die zugeordneten Filter ausgeglättet wird, welche eine viel längere Zeitkonstante aufweisen. Folglich produziert die Erzeugung eines Überganges durch den BRM 516 keinen Übergang in dein Ausgangssignal der zugeordneten Filter, sowie ein neues Wort in der Nähe einer positiven ansteigenden Flanke auf dem Weg 511 empfangen wird.
Falls gewünscht, kann die Anzahl der Kanäle des offenbarten Wandlers von 16 abgeändert werden, indem die Größe des Ausgangsadressendecodierers, die Anzahl der Abschnitte in den Datenlatchvorrichtungen 514 und die Anzahl der Abschnitte in dem Binärdatenmultipiizierer 516 geändert, indem die Anzahl der DQ-Flip-Flops 517 und die Anzahl der Abschnitte in der Schnittstelle 104 geändert wird.
Es ist ein 16-Bit breites System beschrieben. Falls gewünscht, kann die Anzahl der Datenbits pro Kanal geändert werden, indem die Größe des Schieberegisters 501, die Größe jedes Datenlatch 514, die Anzahl der Elemente in dem BRM 516 und die Größe des Synchron-Binärzählers 504 und des Binärratenfreigabemultipliziergenerators 505 geändert wird.
Der Entwurf der oben beschriebenen Schaltungsanordnung kann ohne weiteres modifiziert werden, um entweder eine vollständig ratenmodulierte oder eine vollständig breitenmodulierte Pulsausgangsfolge zu erzeugen. Falls das BRM-Element von Fig. 8 mit den oberen acht Datenbits mit den unteren acht BRM-Freigabepulsen in einem geraden binären Ratenmultiplizierer kombiniert würde (dies entspricht, wenn die unteren acht Datenbits mit den oberen acht BRM-Freigabepulsen kombiniert werden), würde das Ausgangssignal des BRM-Multiplizierers eine vollständig ratenmodulierte Pulsfolge sein. Falls das BRM-Eiement von Fig. 8 mit den unteren acht Bits der oberen acht Freigabepulse in zwei zusätzlichen 4-Bit-Größen-Komparatoren kombiniert würde (dies entspricht, wenn die oberen acht Datenbits mit den unteren acht BRM-Freigabepulsen kombiniert werden), dann würde das endgültige Ausgangssignal des Binärdatenmultiplizierers eine vollständig breitenmodulierte Pulsfolge sein.
Der in Fig. 5 dargestellte Betrieb kann folgendermaßen zusammengefaßt werden. Die Wörter werden seriell mittels des Schieberegisters 501 empfangen, mittels des Schieberegisters gespeichert und aus demselben mittels des DL*-Signals parallel ausgelesen. Die D-Bits in dem Schieberegister liegen unter der Steuerung der A-Adressenbits in dem empfangenen Wort parallel an dem entsprechenden Abschnitt des Latch 514 an. Das Latch 514 speichert die empfangenen Datenbits. Die gespeicherten Bits werden aus dem Datenlatch parallel über einen der Wege 518 an einem entsprechenden Abschnitt des BRM- Elements 516 angelegt. In Fig. 8 sind alle D-Bits (oder deren inverse Bits) des empfangenen Datenwortes an den D-Eingängen des BRM-Eiements angelegt, während die Freigabepulse auf der E-Leitung an den E-Eingängen von Fig. 8 angelegt sind. Dies hat zur Folge, daß die Datenbits an den D-Eingängen von Fig. 8 in eine raten-/breitenmodulierte Pulsfolge umgewandelt werden, weiche an dem Ausgangsweg 519 von Fig. 8 anliegt. Diese Pulsfolge liegt an den DQ-Flip-Flops des Elements 517 als serielle Folge an. Das Q*-Ausgangssignal des Flip-Flops stellt eine entsprechende inverse serielle Folge dar, welche über die Schnittstelle 104 an dem geeigneten Kanalausgang auf einem Weg 106 von Fig. 5 anliegt. Das Ausgangssignal auf dem Weg 106 liegt entweder an einer Spannungsstabilisiereinrichtung 102-0 oder an einem entsprechenden Filterabschnitt 102-1 bis 102-15 an, wie es in Fig. 1 dargestellt ist. Der Filterabschnitt glättet die raten/breitenmodulierte Pulsfolge aus und integriert dieselbe, um ein stabiles Signal mit einer Amplitude zu liefern, die den binären Wert des empfangenen Datenwortes anzeigt.
Die Ausgangsspannungsstabilisiereinrichtung 102-0 erfaßt das Ausgangssignal des D/A-Wandierkanals 0 auf dem weg 106-0 und stellt über eine negative Rückkopplungsschieife mit hoher Verstärkung die positive Versorgung auf dem Weg 113-0 ein. Diese Ausgangssignalstabilisiereinrichtung spielt eine Hauptrolle beim Einstellen und Beibehalten einer hohen Genauigkeit des Ausgangssignals, das von dem D/A-Wandler erzeugt wird. Im folgenden wird beschrieben, wie die Spannungsstabilisiereinrichtung kalibriert wird. Mit einer Hardwarekalibrierung wird eine feste Datenlast über den Weg 122 in den Steuerkanal 0 geladen. Ein Potentiometer 126 steuert die Eingangsspannung an der Stabilisiereinrichtung. Ein Referenzkanal, wie z. B. Kanal 1, wird mit Datenbits, die alle einen hohen Pegel aufweisen, geladen, wobei der Filterausgang von diesem Referenzkanal 102-1 auf dem Weg 113-1 mit einem hochgenauen Digitalvoltmeter überwacht wird. Der Potentiometerschiebekontakt 127 wird verändert, um zu bewirken, daß die Spannung des Referenzkanals 102-1 eine Gleichspannung von +5 Volt auf dem Weg 113-1 anzeigt. Der Referenzkanal wird erneut mit Datenbits geladen, die alle einen niedrigen Pegel aufweisen, wobei die Anzeige des Spannungsmeßgerätes auf dem Weg 113-1 beobachtet wird. Schritt 1 wird wiederholt, wobei das Ausgangssignal auf dem Weg 113-1 eingestellt wird, indem der Potentiometerschiebkontakt 127 verändert wird, um die Gleichspannung von +5 Volt plus der Spannung, die auf dem Weg 113-1 angezeigt wird, wenn alle Datenbits einen niedrigen Pegel aufweisen, anzuzeigen.
Wenn eine Stabilisierschaltung verwendet wird, gibt der gesamte Wandler ein Ausgangssignal von ungefähr 0 bis +5 Volt aus, das ein wenig von den Spannungswerten von 0 und +5 Volt versetzt sein kann. Dieser Versatz ist ziemlich klein und befindet sich in der Größenordnung von Mikrovolts. Diese Anordnung ergibt einen exakten 5 Volt-Ausschlag des Ausgangssignals. Dies ist bei vielen Anwendungen, bei denen weniger als 16 Datenbits verwendet werden, normalerweise ohne Bedeutung. Falls es erwünscht ist, eine absolut genaue Ausgangsspannung von 0 bis +5 Volt zu erhalten, kann eine zweite Stabilisierschaltung verwendet werden, um eine geregelte virtuelle Masse anzulegen. Dies erfordert die Zweckbestimmung eines zweiten Kanals des Wandlers. Dieser zweite Kanal wird daraufhin für ein Ausgangssignal von 0 an der virtuellen Masse auf dieselbe Art und Weise kalibriert, wie es für die Kalibrierung des Ausgangssignals des Kanals auf 0 bis 5 Volt beschrieben ist.
Ein typischer Betriebszykius stellt sich ausgehend vom Einschalten, nachdem die Schaltung kalibriert ist, wie folgt dar:
1) Die anfänglichen oder Ruheeingangssignalzustände sind:
DACCLK - läuft
DLN - HOCH (Hoher Pegel)
DATA - egal
DCLK - HOCH
2) Bei jedem Einschalten wird das Schieberegister 501 gelöscht, indem die ersten Daten und die erste Adresse zweimal geschrieben werden. (Wiederhole die folgenden Schritte 3 und 4 zweimal). Dieser Schritt ist nicht mehr erforderlich, bis das Gerät abgeschaltet und daraufhin nachfolgend wieder eingeschaltet wird. Dieser Schritt ist ferner nicht erforderlich, falls der erste Kanal, der nach dem Einschalten geladen werden soll, mit 16 Datenbits plus den Adressenbits des Kanals 0 geladen ist.
3) Die Datenbits, gefolgt von vier A-Adressenbits, werden mittels der DCLK-Pulse in das Schieberegister 501 geschoben. Nachdem alle Daten- und Adressenbits für einen beliebigen Kanal hineingeschoben sind, muß das DCLK-Signal in dem HOHEN-Zustand gelassen werden.
4) Das DL*-Signal wird einmal pro empfangenen Wort durchlaufen. Dies speichert die Datenbits in dem geeigneten Abschnitt des Datenlatch 514, wie es durch die A-Adressenbits auf dem Weg 507 vorgeschrieben wird. Dasselbe bereitet ferner das Schieberegister 501 vor, das gelöscht werden soll, bevor ein weiteres Wort auf dem Weg 122 verschoben wird. Das DL*-Signal muß in dem HOHEN Zustand bleiben, nachdem die Daten in das Latch 514 eingegeben wurden. Wenn das DACCLK*-Signal läuft, wird auf einem Weg 106- durchgehend ein Ausgangssignal erzeugt.
Die Schritte 3 und 4 werden für jeden verwendeten Kanal wiederholt.
5) Der erste D/A-Kanal, in den nach dem Einschalten Daten geladen werden, ist immer der Kanal 0. Dieser steuert die Ausgangsspannungsstabilisierschaltung 102, welche die +V-Spannung an der Schnittstelle 104 einstellt. Falls es nicht erwünscht ist, den Kanal 0 zu verwenden, kann ein beliebiger Kanal als Steuerkanal verwendet werden. Die +5-Volt-Stabilisiereinrichtung ist immer mit dem Steuerkanal verbunden.
während ein spezifisches Ausführungsbeispiel dieser Erfindung hierin offenbart worden ist, können Fachleute erwartungsgemäß weitere Ausführungsbeispiele entwerfen. Beispielsweise können andere Taktraten als die hierin dargestellten verwendet werden. Ferner könnten andere Raten/Breiten-Modulationskombinationen verwendet werden, wie z. B. 64 Ratenmodulationspulse anstatt von 256.

Claims

1. Ein indirekter D/A-Wandler zum Umwandeln eines n-Bit- Wortes in Pulse, wobei die Pulse gemäß dem binären wert der Bits niedrigerer Ordnung in dem Wort ratenmoduliert sind, und gemäß dem binären Wert der Bits höherer Ordnung in dem Wort breitenmoduliert sind, wobei der Wandler folgende Merkmale aufweist:

eine Komparatoreinrichtung (801, 802) mit Dateneingängen (d8-d15) und Freigabesignaleingängen (E0-E7);

charakterisiert durch folgende Merkmale:

eine Mehrzahl von Eingangsgattern (87, 96, 105, 114, 123, 132, 141, 150) mit Dateneingängen (d0-d7) und Freigabesignaleingängen (E8-E15);

eine Mehrzahl von Ausgangsgattern (81-86), die mit den jeweiligen Ausgängen der Komparatoreinrichtung (801, 802) und der Eingangsgatter (87-150) verbunden sind;

einen parallelen Eingang (518) für das Wort, wobei die Dateneingänge (d0-d15) der Komparatoreinrichtung (801, 802) und der Eingangsgatter (87 ... 150) jeweilige Bits des Wortes von dem Eingang (518) empfangen; und

eine Freigabesignalerzeugungseinrichtung (505), die wirksam ist:

(a) um Freigabesignale für die jeweiligen Eingänge (E8-E15) der Eingangsgatter (87 ... 150) zu erzeugen, wenn die Bits niedrigerer Ordnung an den jeweiligen Dateneingängen (d0-d7) anliegen, wodurch die Eingangsgatter ein Ausgangssignal für eine Pulsratenmodulation liefern; und

(b) um Freigabesignale für die jeweiligen Eingänge (E0-E7) der Komparatoreinrichtung (801, 802) zu erzeugen, wenn die Bits höherer Ordnung an den jeweiligen Dateneingängen (d8-d15) anliegen, wodurch die Komparatoreinrichtung (801, 802) ein Ausgangssignal für eine Pulsbreitenmodulation liefert;

wobei die Ausgangsgatter (81-86) die Ausgangssignale der Komparatoreinrichtung (801, 802) und der Eingangsgatter (87 ... 150) kombinieren, um ein kombiniertes Pulsbreiten-/Ratenmodulationssignal auf einem Ausgangsweg (519) bereitzustellen.

2. Der indirekte D/A-Wandler gemäß Anspruch 1, bei dem die Mehrzahl von Eingangsgattern (87 ... 150) auf folgendes anspricht:

auf jede Erhöhung des niedrigstwertigen Bits des binären Wertes der Bits niedriger Ordnung des Wortes, um ein zusätzliches ratenmoduliertes Ausgangspulssignal zu erzeugen, und

auf jede Erhöhung des niedrigstwertigen Bits des binären wertes der Bits höherer Ordnung des Wortes, um die Breite eines der Pulse des breitenmodulierten Signals um einen vorbestimmten Betrag zu erhöhen.

3. Der indirekte D/A-Wandler gemäß Anspruch 1, bei dem die Anzahl der Pulse, die das raten-/breitenmodulierte Ausgangspulssignal aufweist, von einem Maximalwert, der durch den maximalen binären Wert der Bits niedrigerer Ordnung des Wortes bestimmt ist, bis nach unten zu einem Minimaiwert von 1 abhängig von dem binären Wert der Bits höherer Ordnung des Wortes variieren kann.

4. Der indirekte D/A-Wandler gemäß Anspruch 1, bei dem die Mehrzahl von Eingangsgattern (87 ... 150) und die Komparatoreinrichtung (801, 802) auf n Bits des Wortes derart anspricht, daß:

wenn die n Bits einen binären Wert von 0 bis 2m aufweisen, wobei m gleich der Anzahl der Bits niedrigerer Ordnung des Wortes ist, ein raten-/breitenmoduliertes Ausgangspuissignal mit einer variablen Anzahl von Pulsen mit einer konstanten minimalen Breite erzeugt wird, wobei die Anzahl der Pulse, die das raten-/breitenmodulierte Ausgangspulssignal aufweist, durch den binären Wert der n Bits des Wortes bestimmt ist,

wenn die n Bits einen binären Wert von mehr als 2m und nicht mehr als 2n - 2m aufweisen, ein raten-/breitenmoduliertes Ausgangspulssignal mit einer konstanten Anzahl von Pulsen erzeugt wird, dessen Breite durch den binären Wert der n Bits gesteuert wird, und

wenn die n Bits einen binären Wert von mehr als 2n - 2m aufweisen, ein raten-/breitenmoduiiertes Ausgangspulssignal mit einer abnehmenden Anzahl von Pulsen mit zunehmender Breite für jede Erhöhung des binären Wertes der n Bits über den Wert von 2n - 2m hinaus erzeugt wird.

5. Der indirekte D/A-Wandler gemäß Anspruch 4, wobei der Wandier ferner folgende Merkmale aufweist:

eine Einrichtung (116, 119) zum Erzeugen eines Taktsignals (DCLK) und eines inversen Taktsignals (DACCLK),

einen n-Stufenbinärzähler (504), der auf das inverse Taktsignal (DCCLK) anspricht, um zu bewirken, daß ein Binärratenmultiplizierfreigabegenerator (505) die Freigabesignale erzeugt,

eine Latcheinrichtung (514), die auf das Taktsignal (DCLK) anspricht, zum Anlegen der Datenbits des Wortes an die jeweiligen Dateneingänge (d0-d15).

6. Der indirekte D/A-Wandler gemäß Anspruch 5, der ferner ein Flip-Flop (517) mit einem D-Eingang zum Empfangen des kombinierten Puisbreiten-/Ratenmodulationssignals auf dem Ausgangsweg (519) und mit einem Takteingang für das inverse Taktsignal (DACCLK) aufweist, wodurch das kombinierte Pulsbreiten-/Ratenmoduiationssignal an einen Eingang des Flip-Flops angelegt ist, wenn dasselbe getaktet ist.

7. Der indirekte D/A-Wandler gemäß Anspruch 5 oder 6, der ferner einen Teiler (604) zum Teilen des Taktsignals aufweist.

8. Der indirekte D/A-Wandler gemäß Anspruch 5, 6 oder 7, bei dem die logischen inversen der m Bits niedrigerer Ordnung der n Bits an den Dateneingängen (d0* ... d7*) der Eingangsgatter (87 ... 150) anliegen, und bei dem die Bits höherer Ordnung der n Bits an den Dateneingänge (d8 ... d15) der Komparatoreinrichtung (801, 802) in einer nicht invertierten Form anliegen.

9. Der indirekte D/A-Wandler gemäß Anspruch 8, bei dem die Freigabebits höherer Ordnung an den Freigabesignaleingängen (E8-E15) der Eingangsgatter (87 ... 150) anliegen, wodurch die inversen der m Bits niedriger Ordnung den jeweiligen Freigabebits höherer Ordnung in einer inversen sequentielien Reihenfolge zugeordnet sind und die inversen Datenbits höherer Ordnung den jeweiligen Freigabebits niedrigerer Ordnung zugeordnet sind.

10. Der indirekte D/A-Wandler gemäß einem der vorhergehenden Ansprüche, bei dem die Komparatoreinrichtung folgende Merkmale aufweist:

einen ersten (801) und einen zweiten (802) Größen-Komparator, die auf die jeweiligen Datenbits und Freigabebits ansprechen, um breitenmodulierte Ausgangspulssignale (803, 805) zu erzeugen.

11. Ein Verfahren zum Umwandeln eines n-Bit-Wortes in Pulse, wobei die Puise gemäß dem binären Wert der Bits niedrigerer Ordnung in dem Wort ratenmoduliert sind, und gemäß dem binären Wert der obersten Bits in dem wort breitenmoduliert sind, wobei das Verfahren durch folgende Schritte charakterisiert ist:

Anlegen jeweiliger Bits des Wortes an Dateneingänge (d8 - dis) einer Komparatoreinrichtung (801, 802) und an Dateneingänge (d0 - d7) einer Mehrzahl von Eingangsgattern (87, 96, 105, 114, 123, 132, 141, 150);

Anlegen von Freigabesignalen an Freigabesignaleingänge (E0-E7) der Komparatoreinrichtung und an Freigabesignaleingänge (E8-E15) der Eingangsgatter, so daß:

(a) wenn die Bits niedrigerer Ordnung an den jeweiligen Dateneingängen (d0-d7) der Eingangsgatter anliegen, die Eingangsgatter ein Ausgangssignal für eine Pulsratenmodulation bereitstellen, und

(b) wenn die Bits höherer Ordnung an den jeweiligen Dateneingängen (d8-d15) der Komparatoreinrichtung anliegen, die Komparatoreinrichtung ein Ausgangssignal für eine Pulsbreitenmodulation bereitstellt;

Kombinieren der Ausgangssignale in einer Mehrzahl von Ausgangsgattern (81-86), die mit den jeweiligen Ausgängen der Komparatoreinrichtung (801, 802) und der Eingangsgatter (87-150) verbunden sind, wobei die Ausgangsgatter (81-86) ein kombiniertes Pulsbreiten-/Ratenmodulationssignal auf einem Ausgangsweg (519) bereitstellen.

12. Das Verfahren gemäß Anspruch 11 bei dem die Mehrzahl von Eingangsgattern (87 ... 150) auf folgendes anspricht:

auf jede Erhöhung des niedrigstwertigen Bits des binären Wertes der Bits niedrigerer Ordnung des Wortes, um ein zusätzliches ratenmoduliertes Ausgangspulssignal zu erzeugen, und

auf jede Erhöhung des niedrigstwertigen Bits des binären Wertes der Bits höherer Ordnung des Wortes, um die Breite eines der Pulse des breitenmodulierten Pulssignals um einen vorbestimmten Betrag zu erhöhen.

13. Das Verfahren gemäß Anspruch 11, bei dem die Anzahl der Pulse, die das raten-/breitenmodulierte Ausgangspulssignal aufweist, von einem Maximalwert, der durch den maximalen binären Wert der Bits niedriger Ordnung des Wortes bestimmt wird, bis nach unten zu einem Minimalwert von 1 abhängig von dem binären Wert der Bits höherer Ordnung des Wortes variieren kann.

14. Das Verfahren gemäß Anspruch 11, bei dem die Mehrzahl von Eingangsgattern (87 ... 150) und die Komparatoreinrichtung (801, 802) auf n Bits des Wortes ansprechen, so daß:

wenn die n Bits einen binären Wert von 0 bis 2m aufweisen, wobei in gleich der Anzahl der Bits niedrigerer Ordnung des Wortes ist; ein raten-/breitenmoduliertes Ausgangspulssignal mit einer variablen Anzahl von Pulsen mit einer konstanten minimalen Breite erzeugt wird, wobei die Anzahl der Pulse, die das raten-/breitenmodulierte Ausgangspulssignal aufweist, durch den binären Wert der n Bits des Wortes bestimmt wird,

wenn die n Bits einen binären Wert von mehr als 2m und nicht mehr als 2n - 2m aufweisen, ein raten-/breitenmoduliertes Ausgangspulssignai mit einer konstanten Anzahl von Pulsen erzeugt wird, deren Breite durch den binären Wert der n Bits gesteuert wird, und

wenn die n-Bits einen binären Wert von mehr als 2n - 2m aufweisen, ein raten-/breitenmoduliertes Ausgangspulssignal mit einer abnehmenden Anzahl von Pulsen mit einer zunehmenden Breite für jede Erhöhung des binären Wertes der n Bits über den Wert von 2n - 2m hinaus erzeugt wird.

15. Das Verfahren gemäß Anspruch 14, das ferner folgende Schritte aufweist:

Erzeugen eines Taktsignals (DCLK) und eines inversen Taktsignals (DACCLK),

Zählen des inversen Taktsignals (DCCLK), um zu bewirken, daß ein Binärratenmultiplizierfreigabegenerator (505) die Freigabesignale erzeugt,

Verwenden einer Latcheinrichtung (514), die auf das Taktsignal (DCLK) anspricht, zum Anlegen von Datenbits des Wortes an die jeweiligen Dateneingänge (d0-d15)

16. Das Verfahren gemäß Anspruch 15, das ferner die Verwendung eines Flip-Flops (517) aufweist, das einen D-Eingang zum Empfangen des kombinierten Pulsbreiten-/Ratenmodulationssignals auf dem Ausgangsweg (519) und einen Takteingang für das inverse Taktsignal (DACCLK) umfaßt, um das kombinierte Pulsbreiten-/Ratenmodulationssignal an einem Ausgang des Flip-Flops anzulegen, wenn dasselbe getaktet wird.

17. Das Verfahren gemäß Anspruch 15 oder 16, das ferner einen Teiler (604) zum Teilen des Taktsignals aufweist.

18. Das Verfahren gemäß Anspruch 15, 16 oder 17, bei dem die logisch inversen der in Bits niedrigerer Ordnung der n Bits an die Dateneingänge (d0* ... d7*) der Eingangsgatter (87 ... 150) angelegt werden, und bei dem die Bits höherer Ordnung der n Bits an die Dateneingänge (d8 ... d15) der Komparatoreinrichtung (801, 802) in einer nicht invertierten Form angelegt werden.

19. Das Verfahren gemäß Anspruch 18, bei dem Freigabebits höherer Ordnung an die Freigabesignaleingänge (E8-E15) der Eingangsgatter (87 ... 150) angelegt werden, wodurch die inversen der in Bits niedriger Ordnung den jeweiligen Freigabebits höherer Ordnung in einer umgekehrten sequentiellen Reihenfolge zugeordnet und die inversen Datenbits höherer Ordnung den jeweiligen Freigabebits niedrigerer Ordnung zugeordnet werden.

20. Das Verfahren gemäß einem der Ansprüche 11 bis 19, bei dem die Komparatoreinrichtung einen ersten (801) und einen zweiten (802) Größen-Komparator aufweist, der auf die jeweiligen Datenbits und Freigabebits anspricht, um breitenmodulierte Ausgangspulssignale (803, 805) zu erzeugen.