DE68917840T2 - Verfahren zum Herstellen einer dielektrischen Schicht. - Google Patents

Verfahren zum Herstellen einer dielektrischen Schicht.

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Description

  • Die Erfindung betrifft ein Verfahren zur Bildung einer dielektrischen Schicht in der ersten Verbindungsschicht für elektronische Halbleiterbauteile.
  • Bekannterweise wird im Verlauf der Herstellung von CMOS Bauteilen nach Bildung der Gate-Elektroden und der Source- und Drain-Bereiche des Bauteils, und der damit verbundenen Re-Oxidation (related re-oxidation) eine dielektrische Schicht von einem isolierenden Oxid in einer Dicke im Bereich zwischen 0,8 und 1,0 Mikrometern aufgelegt.
  • Diese dielektrische Schicht, üblicherweise als dielektrische Schicht in der ersten Verbindungsschicht bezeichnet, trennt die Oberflächenschicht aus polykrystallinem Silizium von den metallischen Pfaden elektrischer Verbindung.
  • Wenn einmal das Gate auf den Bauteil definiert ist, zeigt das Bauteil eine vorbestimmte Kontur.
  • Das nachfolgende Auflegen der dielektrischen Schicht in der ersten Verhindungsschicht folgt diese kontu wobei es jedoch deren Merkmale bis zu dem Punkt vergrößert, daß die nachfolgenden Maskierungs-, Kontaktierungs- und Metallauflage-Schritte durch sie beeinflußt werden, und es führt aufgrund einer hohen Rate fehlerhafter Bauteile zu einer geringen Ausbeute bei gegenwärtigen Herstellungsverfahren. Darüberhinaus stellen Unregelmäßigkeiten auf der Oberfläche der Kontur ein größeres Hindernis für eine Reduktion der Größe der Verbindungspfade zur (to the) Metallisierungsmaske dar.
  • Um diesem Nachteil vorzubeugen, hat der Stand der Technik für CMOS- Bauteile die Verwendung einer doppelten dielektrischen Schicht vorgeschlagen, die aus einer ersten Dicke von Siliziumdioxid gebildet wird, auf die eine Schicht aus Borphosphorsilikat gelegt wird.
  • Borphosphorsilikat (d. h. Borphosphorsilikatglas oder BPSG) erlaubt das Erweichen der darunterliegenden Kontur, wenn der Halbleiter einer Wärmebehandlung bei 900 - 1000º Celsius für ungefähr 30 - 60 Minuten unterzogen wird.
  • In Übereinstimmung mit einem als klassische Planarisierung bekannten Verfahren, das beispielsweise in "5th International IEEE V-Mic Conference" No. 357, 13-14 Juni 1988 beschrieben wird, ist das Borphosphorsilikat mit einer photoresistenten Schicht und Plasma mit einer Selektivität von 1:1 bedeckt. Dadurch wird eine nahezu ebene Oberfläche erhalten; jedoch ist die Reproduzierbarkeit dieses Verfahrens gering und das Verfahren selbst nicht einheitlich, was nicht mit den Anforderungen an Herstellungsverfahren für integrierte Schaltkreise für sehr große Stückzahlen harmoniert. Auch ist das Maß der dadurch zu erreichenden Planarisierung stark abhängig von der darunterliegenden Kontur, und darüberhinaus sind in dem Herstellungsverfahren in allen Fällen zwei zusätzliche Schritte vorzusehen.
  • Ein zweites Verfahren nach dem Stand der Technik, wie es beispielsweise in "5th International IEEE V-Mic Conference", Nr. 293, 13-14 Juni 1988 beschrieben ist, besteht aus dem Auflegen einer Siloxanschicht, oder sogenannter Spin-on- Glass (SOG), das sich während des selektiven Ätzvorgangs als weniger sensitiv auf die darunterliegende Kontur zeigt. Auch hier jedoch enthält das Herstellverfahren zusätzliche Schritte.
  • Ein weiterer Stand der Technik ist in "4th International IEEE V-Mic Conference", Nr. 61, 15-16 Juni 1987 beschrieben und besteht aus dem Auflegen des Siloxan direkt auf die Konturenoberfläche und folglich auf die Schicht aus polykristallinem Silizium, und aus der Anwendung einer Wärmebehandlung unter einem Stickstoffmedium gefolgt von dem Auflegen einer Borphosphorsilikat-Schicht. Es wurde herausgefunden, daß weiterhin eine letzte Wärmebehandlung bei 920º Celsius die Profilkontur der Endoberfläche erreicht. Jedoch hat sich nicht einmal diese Vorgehensweise als ganz effektiv zur Herstellung von planarisierten Strukturen erwiesen, obgleich Vorteile daraus abgeleitet werden können.
  • Die Veröffentlichung "Proceedings 1988 VLSI Multilevel Interconnect Conference, 13-14 Juni 1988, Seiten 419-425, IEEE New York, USA" beschreibt die Bildung einer dielektrischen Schicht zur Isolation verschiedener Vermaschungsebenen in Halbleiterbauteilen. Diese dielektrische Schicht umfaßt zwei Schichten. Die untere Schicht enthält ein auf Tetraäthylorthosilikat (TEOS) basierendes Oxid, auf das eine Schicht von selbstplanwerdendem Spin-On-Class (SOG) gelegt wird. Die Druckschrift EP-A- 0,204,631 beschreibt die Verwendung von Siloxan für eine SOG-Auflage einer selbst-planwerdenden Schicht in dielektrischen, isolierenden Verbindungsebenen von Halbleiterbauteilen.
  • Das dieser Erfindung zugrunde liegende Problem ist die Bereitstellung eines neuen Verfahrens zur Bildung einer selbst-planwerdenden dielektrischen Schicht in der ersten Verbindungsschicht.
  • Dieses Problem wird durch ein Verfahren gelöst, wie es in dem beigefügten Anspruch definiert ist.
  • Die Merkmale und Vorteile eines Verfahrens nach der Erfindung gehen aus der nachfolgenden detaillierten Beschreibung einer Ausführungsform davon hervor, die in Verbindung mit der beigefügten Zeichnung zur Verdeutlichung und nicht zur Beschränkung gemacht wird.
  • Die Zeichnung zeigt schematisch eine Seitenansicht des Querschnitts der Struktur eines elektronischen Halbleiterbauteils im Aufriß, der eine nach einem Verfahren nach der Erfindung gebildete dielektrische Schicht in der ersten Verbindungsschicht enthält.
  • In Bezugnahme auf die Zeichnung ist ein elektronisches Halbleiterbauteil schematisch gezeigt und generell mit 1 bezeichnet, insbesondere ein CMOS Bauteil, das einen P-Kanal-MOS-Transistor 2 und einen N-Kanal MOS Transistor umfaßt, die miteinander verbunden sind.
  • Das Bauteil 1 umfaßt ein Halbleitersubstrat 3, das sehr gering mit Störstellen des P-Typs dotiert ist und in dem eine Wanne 4, üblicherweise als ein N-Well bezeichnet, gebildet ist, die zu dem Substrat gegensätzlich dotiert ist.
  • Innerhalb der N-Well-Bausteingruppe 4 sind zwei Zonen 5 und 6 gebildet, beide nach dem P-Typ dotiert, die geeignet sind, um die Source und den Drain des Transistors 2 zu bilden, sowie um einen sogenannten Kanalbereich 7 abzugrenzen, der von einer Schicht 8 aus isolierendem Oxid, dem sogenannten Gateoxid, mit einem Gate 8a aus polykristallinem Silikon überlagert ist.
  • An umlaufenden Rändern der N-Well-Bausteingruppe 4 seitlich der Source 5- und der Drain 6 - Zonen, sind gegenüberliegende Isolierzonen 9 bereitgestellt, die von einer Schicht 10 aus Siliziumoxid, dem sog. Feldoxid, überlagert sind.
  • Beginnend mit dieser Konfiguration, wird eine Schicht oder Dicke 11 eines auf Tetraäthylorthosilikat basierenden Oxids unter Verwendung eines LPCVD- Reaktors bei einer Temperatur im Bereich zwischen 700 und 750º Celsius aufgebracht.
  • Mit dieser Technik wird es möglich, einen hohen Abdeckungsgrad zu erreichen, so daß die Differenz zwischen der Dicke 11 dieses Oxids über dem Gate 8a und der Source 5 und dem Drain 6 weniger als 10% beträgt.
  • Nachfolgende ca. 10-minütige Wärmebehandlung bei 900º Celsius unter einem Stickstoffmedium verleiht der Schicht 11 aus Tetraäthylorthosilikat exzellente elektrische Eigenschaften, während ihre Abdeckungsfähigkeit unverändert bleibt.
  • Vorzugsweise ist die Dicke der Schicht 11 nur um 50nm (50 Å) kleiner als die Dicke des polykristallinen Siliziums des Gate 8a.
  • Die Schicht 11 ist durch eine Schicht 12 aus selbst-planwerdendem Siloxan überlagert. Diese Schicht wird gebildet, indem ein Spender, bekannt als "Spinner", verwendet wird, wodurch das Siloxan mit Alkohol verdünnt verteilt wird, das dann einer Wärmebehandlung zur Umwandlung in ein Dielektrikum unterworfen wird.
  • Genauer, die Siloxanschicht 12 wird mit einer auf 200º Celsius erhitzten Platte eine Minute lang in Kontakt gebracht. Danach wird sie einem 60 minütigem ersten Wärmebehandlungsschritt bei 425º Celsius unter Stickstoffatmosphäre bei einem Druck von 13,33 Pa (100 mTorr) unterworfen, und für ungefähr die gleiche Zeitdauer einem zweiten Wärmebehandlungsschritt bei einer Temperatur von 600º Celsius.
  • Eine zusätzliche 30 minütige Behandlung bei 900º Celsius unter einem Dampfmedium bei Atmosphärendruck beendet den Prozess, der zur Umwandlung des verteilten Siloxans in ein dielektrisches Material erforderlich ist.
  • Das Endprodukt des gerade beschriebenen Prozesses ist eine ebene Strukur die dann weitergeführt werden kann zur konventionellen Maskierung, Kontaktmaskierung, Kontaktbefestigung, Abdeckungsentfernung, Materialverbindung und letzte Schritte zur Aufbringung einer Passivierungsoxidschicht.
  • Es ist ratsam, daß die elektrische Verbindung unter Verwendung einer ersten Titanschicht gemacht ist, um sog. elektrische Schädigung (Poisoning) durch das Silicium zu verhindern. Labortests haben darüberhinaus exzellentes Anhaften der letzten Passivierungs-Dielektrikumsschichten an dem Silicium aufgezeigt.
  • Die durch das Verfahren nach der Erfindung erhaltene Dielektrikumsschicht in der ersten Verbindungsschicht gewährleistet einen hohen Grad an Planarität für alle Typen von Halbleiterbauelementen.
  • Ein anderer Vorteil ist, daß diese Dielektrikumsschicht den Ausstoß des Kontakt- und Metallisierungsschicht-Lithographieprozesses und die lithographische Auflösung der Metallisierung erhöhen kann, wobei kompaktere Verbindungsstrukuren begünstigt werden.
  • Ein weiterer Vorteil ist, daß diese Dielektrikumsschicht es für die Verbindungsstrukuren ermöglicht, unabhängig von dem Substratkonturbildung zu entwerfen und den automatischen Entwurf zu erleichtern.

Claims (1)

  1. Verfahren zur Aufbringung einer dielektrischen Schicht auf eine Oberseite eines MOS-Halbleiterbauteils in Siliziumgatetechnologie, wie es entsteht, nachdem die Source- und Drain-Bereiche und die Polysiliziumgate-Elektroden darauf aufgebracht worden sind, um eine elektrische Isolation einer auf die dielektrische Schicht aufzubringenden metallischen Verbindungsschicht zu gewährleisten, wobei das Verfahren die Schritte umfaßt
    - Auflegen einer ersten Schicht (11) eines auf Oxid basierenden Tetraethylorthosilikats (TEOS) auf die Oberseite unter Verwendung eines LPCVD-Reaktors bei einer Temperatur von 700 bis 750ºC,
    - Erhitzen der ersten Schicht bei 900ºC bei einer Stickstoff-Atmosphäre für ca. 10 Minuten,
    - Auflegen einer selbst-planwerdenden Siloxanschicht (12) auf die erste Schicht mittels einer Spin-on-Technik,
    - Erhitzen der Siloxanschicht auf 200ºC für 1 Minute,
    - nachfolgendes Unterziehen der Siloxanschicht einem ersten 60minütigen Wärmebehandlungsschritt bei 425ºC in einer Stickstoffatmosphäre von 13,33 Pa (100 mTorr), gefolgt von einem zweiten 60minütigen Wärmebehandlungsschritt bei einer Temperatur von 600ºC und
    - Durchführen einer zusätzlichen 30minütigen Wärmebehandlung bei 900ºC unter einem Dampfmedium bei Atmosphärendruck.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499057A (ja) * 1990-08-07 1992-03-31 Seiko Epson Corp 半導体装置とその製造方法
JP2538722B2 (ja) * 1991-06-20 1996-10-02 株式会社半導体プロセス研究所 半導体装置の製造方法
JP2757782B2 (ja) * 1994-06-30 1998-05-25 日本電気株式会社 半導体装置の製造方法
EP0851463A1 (de) 1996-12-24 1998-07-01 STMicroelectronics S.r.l. Herstellungsverfahren von einer dielektrischen Zwischenschicht zur Verbesserung der Planarität in elektronischen Halbleiterschaltungen
US7098499B2 (en) * 2004-08-16 2006-08-29 Chih-Hsin Wang Electrically alterable non-volatile memory cell
EP1789999B1 (de) * 2004-09-16 2017-06-07 Soitec Verfahren für das herstellen von einer siliziumdioxidenschicht
US7439111B2 (en) * 2004-09-29 2008-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4506435A (en) * 1981-07-27 1985-03-26 International Business Machines Corporation Method for forming recessed isolated regions
US4571366A (en) * 1982-02-11 1986-02-18 Owens-Illinois, Inc. Process for forming a doped oxide film and doped semiconductor
US4656732A (en) * 1984-09-26 1987-04-14 Texas Instruments Incorporated Integrated circuit fabrication process
US4619839A (en) * 1984-12-12 1986-10-28 Fairchild Camera & Instrument Corp. Method of forming a dielectric layer on a semiconductor device
EP0204631A3 (de) * 1985-06-04 1987-05-20 Fairchild Semiconductor Corporation Halbleiterstrukturen mit Polysiloxan-Nivellierschichten
FR2588417B1 (fr) * 1985-10-03 1988-07-29 Bull Sa Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant
US4753901A (en) * 1985-11-15 1988-06-28 Ncr Corporation Two mask technique for planarized trench oxide isolation of integrated devices
US4775550A (en) * 1986-06-03 1988-10-04 Intel Corporation Surface planarization method for VLSI technology
US4806504A (en) * 1986-09-11 1989-02-21 Fairchild Semiconductor Corporation Planarization method

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Publication number Publication date
JP2856326B2 (ja) 1999-02-10
IT8822123A0 (it) 1988-09-29
EP0360992A2 (de) 1990-04-04
EP0360992A3 (en) 1990-08-29
DE68917840D1 (de) 1994-10-06
EP0360992B1 (de) 1994-08-31
IT1227245B (it) 1991-03-27
US5045504A (en) 1991-09-03
JPH02123754A (ja) 1990-05-11

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