DE60211820T2 - Verbesserung von Kontaktwiderständen in integrierten Schaltungen - Google Patents

Verbesserung von Kontaktwiderständen in integrierten Schaltungen Download PDF

Info

Publication number
DE60211820T2
DE60211820T2 DE60211820T DE60211820T DE60211820T2 DE 60211820 T2 DE60211820 T2 DE 60211820T2 DE 60211820 T DE60211820 T DE 60211820T DE 60211820 T DE60211820 T DE 60211820T DE 60211820 T2 DE60211820 T2 DE 60211820T2
Authority
DE
Germany
Prior art keywords
phosphoric acid
etching
masking
contact
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE60211820T
Other languages
English (en)
Other versions
DE60211820D1 (de
Inventor
Goran Plymouth Alestig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
X Fab Semiconductor Foundries GmbH
Original Assignee
X Fab Semiconductor Foundries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by X Fab Semiconductor Foundries GmbH filed Critical X Fab Semiconductor Foundries GmbH
Publication of DE60211820D1 publication Critical patent/DE60211820D1/de
Application granted granted Critical
Publication of DE60211820T2 publication Critical patent/DE60211820T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20Resistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Weting (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

  • Die vorliegende Erfindung betrifft Verbesserungen von Kontaktwiderständen in Integrierten Schaltkreisen.
  • In der Herstellung von Integrierten Schaltkreisen werden zahlreiche unterschiedliche Bauelemente benötigt, um eine gebrauchsfertige Vorrichtung zu erzeugen. Unter diesen Bauelementen sind Widerstände, die unter Verwendung von Silicium hergestellt werden können, das auf dem Siliciumwafer abgeschieden wird. Das Silicium wird normalerweise mit einer amorphen oder polykristallinen Struktur abgeschieden, die hierin bezeichnet wird als "Polysilicium".
  • Die Widerstände werden normalerweise mit Bor, Phosphor oder Arsen dotiert, um den spezifischen elektrischen Widerstand des Polysiliciums auf einen geeigneten Wert einzustellen. In den letzten Bearbeitungsstufen werden die Widerstände mit einer isolierenden Schicht abgedeckt. Es werden Öffnungen in der isolierenden Schicht hergestellt, um Kontakte zu den Polysilicium-Widerständen zu erzeugen.
  • Die Widerstände werden sodann mit anderen Teilen des Integrierten Schaltkreises unter Verwendung von leitendem Material verbunden, bei dem es sich in der Regel um ein Metall handelt, wie beispielsweise Aluminium. Oftmals enthält das Aluminium geringe Konzentrationen an zugesetztem Silicium oder Kupfer.
  • Um eine einwandfreie Funktionsfähigkeit des Integrierten Schaltkreises zu gewährleisten, kommt es darauf an, dass der Kontaktwiderstand zwischen dem Polysilicium-Widerstand und dem leitenden Material gering ist und gut kontrolliert wird. Es ist bekannt, dass, wenn es sich bei dem verwendeten leitenden Material um Aluminiumn handelt und das Polysilicium mit Phosphor oder Arsen dotiert ist (Dotierung von n-Typ), der Kontaktwiderstand hoch und veränderlich sein kann.
  • Eine bekannte Methode des Ätzens der Kontaktöffnungen zu den Polysilicium-Widerständen wurde beschrieben von S. M. Sze, VLSI Technology, McGraw-Hill Book Company, New York, 1983. Zur Begrenzung von Flächen für die Kontaktöffnungen zu den Polysilicium-Widerständen wird ein Maskierungsschritt angewendet. Anschließend wird die isolierende Schicht unter Anwendung einer Methode des Plasmaätzens oder einer Methode des Nassätzens geätzt. Kombinationen der zwei Methoden sind ebenfalls bekannt. Dem Ätzen folgen Schritte des Abbeizens und Reinigens, um die maskierende Schicht und etwaige Rückstände aus dem Ätzprozess zu entfernen.
  • Der abschließende Reinigungsschritt ist sehr wichtig, um einen guten Kontakt zu erzielen. Diese Reinigung erfolgt gewöhnlich unter Verwendung von Fluorwasserstoffsäure (HF), die mit Wasser verdünnt ist. Die verdünnte HF wird etwaige Rückstände von Siliciumoxid entfernen, ist jedoch für das Entfernen von etwaigem beschädigtem, nicht oxidierten Silicium nicht wirksam.
  • In weiteren bekannten Reinigungsschritten, die an dieser Stelle zur Anwendung gelangen, wird eine Mischung von H2O-H2O2-NH4OH und eine Mischung von H2O-H2O2-HCl verwendet. Die Verwendung einer Mischung von H2O-H2SO4-H2O2 zur Reinigung von Kontaktflächen ist ebenfalls gut bekannt. Nach dem Reinigen wird die leitende Schicht unter Anwendung einer Methode des Bedampfens oder der Sputterabscheidung abgeschieden.
  • Die Verwendung von Phosphorsäure in der Herstellung von Integrierten Schaltkreisen ist zwar bekannt, jedoch wird sie normalerweise zur Entfernung von Siliciumnitrid-Schichten entsprechend der Beschreibung von D. H. Ziger in der US-Patentamneldung US 1992000954982 , 30. September, 1992, verwendet.
  • Die EP-469219 offenbart ein Verfahren von gestapelten leitfähigen und/oder Ohm'schem Polysilicium-Lötaugen in mehrlagigen Halbleiterchips und Strukturen, die daraus resultieren.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren zum Erzeugen eines Kontaktes mit geringem Widerstand zwischen einem Polysilicium-Widerstand eines Integrierten Schaltkreises und eines leitenden Materials gewährt, wie es in den beigefügten Patentansprüchen ausgeführt ist.
  • Eine Ausführungsform der Erfindung wird nun anhand lediglich eines Beispiels beschrieben.
  • Die Ausführungsform gewährt ein Verfahren zur Verringerung des Kontaktwiderstandes des Typs von Bauelementen, wie sie vorstehend beschrieben wurden. Die Ausführungsform verringert außerdem die Abweichung (d.h. die Schwankung) des Kontaktwiderstandes.
  • Ein entscheidendes Merkmal der Ausführungsform ist die Verwendung von Phosphorsäure bei einem Verarbeitungsschritt, wie sie zuvor nicht angewendet worden ist. Phosphorsäure, die gelegentlich auch als Orthophosphorsäure bezeichnet wird, hat die chemische Formel H3PO4. In dem normalen verfahrenstechnischen Ablauf wird ein kurzes Eintauchen in heißer Phosphorsäure zwischengeschaltet. Das Eintauchen erfolgt, nachdem die Kontaktöffnungen zu dem Silicium oder Polysilicium geätzt wurden, jedoch bevor die Abscheidung der leitenden Schicht erfolgt.
  • Oftmals steht die Phosphorsäure bereits zur Verfügung, da sie normalerweise an anderen Bearbeitungsschritten verwendet wird. Dieses erleichtert die Umsetzung der Ausführungsform bei einem schon existierenden Fertigungsprozess. Die entscheidenden Vorteile der Ausführungsform sind zusammengefasst die Folgenden:
    • 1. verringernder Kontaktwiderstand zu Polysilicium-Bauelementen;
    • 2. verringerte Schwankung des Kontaktwiderstandes zu Polysilicium;
    • 3. wenige und nicht kostenaufwendige hinzukommende Schritte zu dem Prozessablauf und
    • 4. Verwendung von Einrichtungen und Chemikalien, die normalerweise bereits verfügbar sind.
  • In einer isolierenden Schicht werden unter Anwendung von Standardmethoden des Ätzens unter Einbeziehung einer Resistschicht zum Maskieren entsprechend der vorstehenden Beschreibung Kontaktöffnungen geätzt. Nach dem Ätzen der Kontaktöffnungen wird die maskierende Resistschicht unter Anwendung von Standardmethoden entfernt. Das Reinigen nach dieser Resistablösung wird ebenfalls unter Anwendung von Standardmethoden ausgeführt, wie sie in der Halbleiter verarbeitenden Industrie bekannt sind. Wenn die Ätzprozedur normalerweise ein Tauchbad in einer Mischung von Wasser-Fluorwasserstoffsäure umfasst, sollte dieses Tauchbad so gehalten werden, dass etwaiges zurückbleibendes Siliciumoxid von den Kontaktöffnungen entfernt wird.
  • Nun wird der neue Verfahrensschritt unter Verwendung von Phosphorsäure eingeschaltet. Dieser Schritt besteht aus einem kurzen Tauchen in heißer Phosphorsäure. Die Temperatur sollte 170°C und die Konzentration näherungsweise 85% Phosphorsäure und 15% Wasser betragen. Die Eintauchzeit sollte wenige Minuten und im typischen Fall 5 bis 10 min betragen. Dem Tauchen in Phosphorsäure sollte eine Wasserspülung folgen.
  • Nach dem neuen Verfahrensschritt unter Verwendung der Phosphorsäure wird die standardgemäße Verarbeitung fortgesetzt. Vor dem Abscheiden der leitenden Schicht sollten alle normalen Reinigungsschritte beibehalten werden.
  • Die Schritte des Ätzens und Reinigens vor dem Tauchen in Phosphorsäure können unter Verwendung unterschiedlicher Chemikalien, Konzentrationen und Tauchzeiten variiert werden.
  • Bei dem Tauchen in Phosphorsäure können Variationen im Bezug auf Konzentration, Tauchzeit und Temperatur genutzt werden.
  • Das Tauchen in Phosphorsäure kann durch die Anwendung eines Zuführsystems vom Sprühtyp ersetzt werden, wo Phosphorsäure in Richtung auf die Waferoberfläche gesprüht wird.

Claims (17)

  1. Verfahren zum Erzeugen eines Kontaktes mit geringem Widerstand zwischen einem Polysilicium-Widerstand eines Integrierten Schaltkreises und eines leitenden Materials, welches Verfahren die Schritte umfasst: a) Abdecken des Widerstandes mit einer isolierenden Schicht; b) Ätzen mindestens einer Kontaktöffnung in der isolierenden Schicht; c) Reinigen der isolierenden Schicht zur Entfernung etwaiger Rückstände aus dem Ätzprozess d) und danach, Aufbringen von Phosphorsäure und e) Abscheiden einer leitenden Schicht, die einen elektrischen Kontakt mit dem Widerstand bildet.
  2. Verfahren nach Anspruch 1, worin Schritt d) das Tauchen in Phosphorsäure eines Wafers, das den Polysilicium-Widerstand trägt, einschließt.
  3. Verfahren nach Anspruch 1 oder 2, worin Schritt d) das Besprühen eines Wafers, das den Polysilicium-Widerstand trägt, mit Phosphorsäure einschließt.
  4. Verfahren nach einem der vorgenannten Ansprüche, worin die Konzentration der Phosphorsäure näherungsweise 85% Phosphorsäure zu 15% Wasser beträgt.
  5. Verfahren nach einem der vorgenannten Ansprüche, worin die Temperatur der Phosphorsäure während des Schrittes d) etwa 170°C beträgt.
  6. Verfahren nach einem der vorgenannten Ansprüche, worin die Zeit, während der die Phosphorsäure aufgebracht wird, weniger als 15 Minuten beträgt.
  7. Verfahren nach einem der vorgenannten Ansprüche, worin die Zeit, während der die Phosphorsäure aufgebracht wird, zwischen 5 und 10 Minuten beträgt.
  8. Verfahren nach einem der vorgenannten Ansprüche, worin dem Schritt d) ein Spülen mit Wasser folgt.
  9. Verfahren nach einem der vorgenannten Ansprüche, worin die leitende Schicht unter Anwendung der Methode des Abscheidens durch Bedampfen oder durch Zerstäuben abgeschieden wird.
  10. Verfahren nach einem der vorgenannten Ansprüche, worin der Reinigungsschritt unter Verwendung von Fluorwasserstoffsäure ausgeführt wird.
  11. Verfahren nach einem der vorgenannten Ansprüche, worin der Ätzschritt einen Maskierungsschritt einschließt, um die Bereiche der Kontaköffnungen zu begrenzen.
  12. Verfahren nach Anspruch 11, worin in dem Maskierungsschritt zum Maskieren eine Resistschicht verwendet wird.
  13. Verfahren nach Anspruch 12, worin der Reinigungsschritt nach Entfernung der maskierenden Resistschicht ausgeführt wird.
  14. Verfahren nach einem der vorgenannten Ansprüche, worin der Ätzschritt unter Anwendung der Methode der Plasmaätzung oder der Methode der Nassätzung oder einer Kombination der zwei Methoden ausgeführt wird.
  15. Verfahren nach einem der vorgenannten Ansprüche, worin der Widerstand mit Bor, Phosphor oder Arsen dotiert ist.
  16. Verfahren nach einem der vorgenannten Ansprüche, worin das leitende Material Aluminium ist.
  17. Verfahren nach Anspruch 16, worin das Aluminium geringe Konzentrationen an Silicium oder Kupfer enthält.
DE60211820T 2001-09-14 2002-07-30 Verbesserung von Kontaktwiderständen in integrierten Schaltungen Expired - Fee Related DE60211820T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB1222215 2001-09-14
GB0122221A GB2379796A (en) 2001-09-14 2001-09-14 A method of forming a low resistance contact

Publications (2)

Publication Number Publication Date
DE60211820D1 DE60211820D1 (de) 2006-07-06
DE60211820T2 true DE60211820T2 (de) 2007-06-14

Family

ID=9922084

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60211820T Expired - Fee Related DE60211820T2 (de) 2001-09-14 2002-07-30 Verbesserung von Kontaktwiderständen in integrierten Schaltungen

Country Status (4)

Country Link
US (1) US6881655B2 (de)
EP (1) EP1294020B1 (de)
DE (1) DE60211820T2 (de)
GB (1) GB2379796A (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005024914A1 (en) * 2003-09-10 2005-03-17 Philips Intellectual Property & Standards Gmbh Semiconductor arrangement with thin-film resistor

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1222215A (en) 1967-07-10 1971-02-10 Lucas Industries Ltd Measurement of the water content of an oil bath
US3494129A (en) 1968-03-06 1970-02-10 Gen Electric Fluid compressors and turbofan engines employing same
CH534687A (de) 1968-07-05 1973-03-15 Cassella Farbwerke Mainkur Ag Verfahren zur Herstellung von Derivaten des 2-Oxo-1,2-dihydro-chinolins
GB1262468A (en) 1968-11-09 1972-02-02 Bibby Chemicals Ltd Improvements in or relating to fluid mixing devices
US4210465A (en) * 1978-11-20 1980-07-01 Ncr Corporation CISFET Processing including simultaneous implantation of spaced polycrystalline silicon regions and non-memory FET channel
US4690728A (en) * 1986-10-23 1987-09-01 Intel Corporation Pattern delineation of vertical load resistor
US4829024A (en) * 1988-09-02 1989-05-09 Motorola, Inc. Method of forming layered polysilicon filled contact by doping sensitive endpoint etching
DE3882148T2 (de) 1988-12-24 1994-02-03 Alcatel Nv Vermittlungskommunikationssystem.
JPH02280439A (ja) 1989-04-20 1990-11-16 Fujitsu Ltd 先き入れ先だしメモリを用いた時分割方式よりパケット方式へのデータ変換回路
EP0468818B1 (de) 1990-07-27 1995-11-22 Nec Corporation Formatumwandlungssystem für ATM-Zellen
EP0469214A1 (de) * 1990-07-31 1992-02-05 International Business Machines Corporation Verfahren zur Herstellung geschichteter Leiter- und/oder Widerstandsbereiche in Multiebenen-Halbleiterbauelementen und daraus resultierende Struktur
GB2270820A (en) 1992-09-16 1994-03-23 Plessey Telecomm STM/ATM network interfacing
US5310457A (en) 1992-09-30 1994-05-10 At&T Bell Laboratories Method of integrated circuit fabrication including selective etching of silicon and silicon compounds
US5347514A (en) 1993-03-26 1994-09-13 International Business Machines Corporation Processor-based smart packet memory interface
GB9306367D0 (en) 1993-03-26 1993-05-19 Plessey Telecomm Statistical gain using atm signalling
GB9419611D0 (en) 1994-09-29 1994-11-16 Plessey Telecomm Constant bit rate synchronisation
JP3245333B2 (ja) 1995-08-11 2002-01-15 富士通株式会社 Cbr信号の位相跳躍防止方式
US5612956A (en) 1995-12-15 1997-03-18 General Instrument Corporation Of Delaware Reformatting of variable rate data for fixed rate communication
US6043206A (en) * 1996-10-19 2000-03-28 Samsung Electronics Co., Ltd. Solutions for cleaning integrated circuit substrates
US5970360A (en) * 1996-12-03 1999-10-19 Mosel Vitelic Inc. DRAM cell with a roughened poly-Si electrode
JPH10189782A (ja) * 1996-12-20 1998-07-21 Ricoh Co Ltd 不揮発性半導体メモリ装置とその製造方法
US5885903A (en) * 1997-01-22 1999-03-23 Micron Technology, Inc. Process for selectively etching silicon nitride in the presence of silicon oxide
US5972124A (en) * 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
US6225183B1 (en) * 1999-06-11 2001-05-01 United Microelectronics Corp. Method of fabricating a thin-film resistor having stable resistance
JP3439388B2 (ja) * 1999-07-27 2003-08-25 日本電気株式会社 半導体装置の製造方法
US6671258B1 (en) 2000-02-01 2003-12-30 Alcatel Canada Inc. Dynamic buffering system having integrated random early detection

Also Published As

Publication number Publication date
EP1294020A2 (de) 2003-03-19
EP1294020B1 (de) 2006-05-31
US6881655B2 (en) 2005-04-19
DE60211820D1 (de) 2006-07-06
GB0122221D0 (en) 2001-11-07
EP1294020A3 (de) 2003-09-03
GB2379796A (en) 2003-03-19
US20030071282A1 (en) 2003-04-17

Similar Documents

Publication Publication Date Title
DE60012807T2 (de) Plasma-Reinigungsverfahren für Öffnungen in Isolierschicht(en) niedriger Dielektrizitätskonstante über Kupferleitungs-IC-Strukturen
DE102016100766B4 (de) Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung
DE102007026372B4 (de) Verfahren zur Ausbildung einer Mikrostruktur in einer Halbleitervorrichtung
DE102004037089A1 (de) Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
DE4214091C2 (de)
DE19521389C2 (de) Verfahren und Vorrichtung zum Herstellen einer integrierten Halbleiterschaltung
DE19520768B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Dünnfilmwiderstand
DE3024084A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE10244570A1 (de) Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten
DE19706763B4 (de) Verfahren zum Ätzen einer Metallschicht
WO2011036089A1 (de) Verfahren zum herstellen eines elektronischen bauelements sowie elektronisches bauelement
DE102004062835B4 (de) Verfahren zum Bilden einer Dual-Damascene-Struktur
DE102005057061B3 (de) Verfahren zum Entfernen einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfer-metallisierungsschicht
DE60211820T2 (de) Verbesserung von Kontaktwiderständen in integrierten Schaltungen
DE102017127668A1 (de) Chemische Reinigung einer Halbleitervorrichtung
DE102008049720B4 (de) Verfahren zum Passivieren freigelegter Kupferoberflächen in einer Metallisierungsschicht eines Halbleiterbauelements
DE60016423T2 (de) Ätzmethode und plasmabehandlungsmethode
KR20090081545A (ko) 식각액 조성물 및 이를 이용한 금속 패턴의 형성방법
DE19608883C2 (de) Herstellungsverfahren für eine Halbleitervorrichtung und dadurch hergestellte Halbleitervorrichtung
DE60119350T2 (de) Methode zur Herstellung von Leiterbahnstrukturen
DE10255865B4 (de) Verfahren zum Ätzen von Kontaktlöchern mit geringem Durchmesser
DE102011005642A1 (de) Verfahren zum Schutz von reaktiven Metalloberflächen von Halbleiterbauelementen während des Transports durch Bereitstellen einer zusätzlichen Schutzschicht
DE102004063149A1 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE10027932C2 (de) Verfahren zur Bildung eines Kontaktlochs in einer Isolierschicht eines elektronischen oder mikroelektronischen Bauelements
DE102006008261A1 (de) Ätzlösung und Verfahren zur Strukturierung eines UBM-Schichtsystems

Legal Events

Date Code Title Description
8327 Change in the person/name/address of the patent owner

Owner name: X-FAB SEMICONDUCTOR FOUNDRIES AG, 99097 ERFURT, DE

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee