DE60133162T2

DE60133162T2 - Inertial-Drehratensensor und -verfahren mit eingebauter Prüfung

Info

Publication number: DE60133162T2
Application number: DE60133162T
Authority: DE
Inventors: Larry P. Brentwood Hobbs; Pradeep Livermore Bhardwaj
Original assignee: Custom Sensors and Technologies Inc
Current assignee: Custom Sensors and Technologies Inc
Priority date: 2000-09-15
Filing date: 2001-08-17
Publication date: 2009-03-19
Anticipated expiration: 2021-08-18
Also published as: JP2002174521A; EP1189025B1; EP1921418A2; EP1189025A2; DE1189025T1; DE60133162D1; US6497146B1; EP1189025A3; JP4309082B2

Description

Die vorliegende Erfindung betrifft generell Trägheitsratensensoren und insbesondere einen Trägheitsratensensor und ein Verfahren mit eingebauter Prüfung.
Trägheitsratensensoren werden in einer breiten Vielzahl von Anwendungen, einschließlich der Navigation von Luftfahrzeugen, der Lenkung von Raketen und Raumfahrzeugen und in Stabilitätskontrollsystemen für Kraftfahrzeuge verwendet. In vielen dieser Anwendungen ist die Sicherheit kritisch, und es müssen Maßnahmen ergriffen werden, um Ausfällen bzw. Fehlern des Sensors vorzubeugen.
WO 00/00787 beschreibt ein System zum Kalibrieren eines Winkelstellungssensors für unterschiedliche Betriebstemperaturen und einen Speicher zum Aufzeichnen dieser Kalibrierungsdaten.
EP 0 773 430 beschreibt einen Winkelgeschwindigkeitssensor einschließlich eines Selbstdiagnosesignals für die Detektion von Fehlfunktionen.
Eine Aufgabe der Erfindung besteht generell darin, einen neuen und verbesserten Trägheitsratensensor und ein Verfahren bereitzustellen.
Eine andere Aufgabe der Erfindung besteht darin, einen Trägheitsratensensor und ein Verfahren mit verbesserter eingebauter Prüfung bereitzustellen.
Diese und andere Aufgaben werden erfindungsgemäß dadurch gelöst, dass ein Trägheitsratensensor und ein Verfahren bereitgestellt werden, bei denen ein einziger Ausgangsanschluss zum Abgeben eines Ratenausgangssignals während des normalen Betriebs, zum Bilden einer Schnittstelle mit einem externen Computer während eines Programmiermodus und zum Bereitstellen einer Warnung für den Fall eines Ausfalls bzw. Fehlers genutzt wird. Zugang zum Programmiermodus ist nur dann gestattet, wenn eine vorbestimmte Abfolge von Bedingungen erfüllt ist, und ein versehentliches Initiieren des Programmiermodus ist nahezu unmöglich. Kompensationsdaten sind redundant an zwei Orten in einem internen Speicher gespeichert und die Daten werden aus beiden Orten ausgelesen und verglichen, um ihre Gültigkeit zu überprüfen. Signale werden an verschiedenen Stellen überwacht, um das Auftreten von Ausfällen bzw. Fehlern zu detektieren.
1 ist ein Blockdiagramm einer Ausführungsform eines Trägheitsratensensors, der die Erfindung beinhaltet.
2 ist ein Blockdiagramm des Antriebsoszillators in der Ausführungsform der 1.
3 ist ein Blockdiagramm des Taktfilters in der Ausführungsform der 1.
4 ist ein Zeitdiagramm, das die Wellenformen an unterschiedlichen Stellen im Taktfilter der 3 veranschaulicht.
5 ist ein Blockdiagramm der Reset-Schaltung in der Ausführungsform der 1.
6 ist ein Zeitdiagramm, das die Wellenformen an unterschiedlichen Stellen in der Reset-Schaltung der 5 veranschaulicht.
7 ist ein Blockdiagramm eines Analog-Digital-Wandlers in der Ausführungsform der 1.
8 ist eine Speicherdefinitionstabelle für den EEPROM in der Ausführungsform der 1.
9 ist ein Speicherplan, der eine mögliche Zuweisung von Speicherorten innerhalb des EEPROM zeigt.
10 ist ein Blockdiagramm, das die Art und Weise veranschaulicht, auf die der EEPROM programmiert wird.
11 ist ein Schaltplan eines Teils des Ausgangsverstärkers in der Ausführungsform der 1.
12 ist eine Funktionstabelle für den Ausgangsverstärker der 11.
Wie in 1 veranschaulicht, beinhaltet der Ratensensor ein Fühl- bzw. Erfassungselement 11 aus Quarz in Form einer Doppelstimmgabel. Diese Stimmgabel ist aus einem Einkristall-Quarz-Material gefertigt und weist eine H-förmige Ausgestaltung auf, mit Antriebszinken 12 an einem Ende und Aufnehmerzinken 13 am anderen Ende. Jedes Zinkenpaar ist symmetrisch um die Langsachse 14 der Stimmgabel angeordnet.
Die Antriebszinken werden angetrieben, um bei der Eigenfrequenz der Stimmgabel in der Ebene der Stimmgabel zu schwingen. Wird die Stimmgabel um ihre Langsachse gedreht, veranlasst die Coriolis-Kraft die Zinken, aus der Ebene der Gabel auszulenken und dabei den Aufnehmer-Schwingungsmodus anzuregen. Die Antriebs- und Aufnehmersignale sind durch die Verwendung von Elektroden (nicht gezeigt) auf herkömmliche Weise mit den Zinken gekoppelt, wobei die Antriebssignale die piezoelektrische Vibration der Zinken anregen und die Aufnehmersignale in Form von elektrischer Ladung vorliegen, die als Reaktion auf durch die Coriolis-Kraft erzeugte Beanspruchung piezoelektrisch gebildet wurde.
Zwar ist das Erfassungselement als eine Doppelstimmgabel veranschaulicht, doch kann, falls gewünscht, auch eine andere Art eines Vibrationserfassungselementes, einschließlich einer Stimmgabel mit einem Ende, benutzt werden.
Die Aufnehmersignale durchlaufen einen Ladungsverstärker 16, gelangen zu einem Vorverstärker 17 und dann zu einem Demodulator 18. Die Signale aus dem Demodulator durchlaufen dann einen Tiefpassfilter 19 und eine Vorspannungslöschschaltung 20, gelangen zu einem Kompensationssummierer 21 und dann zu einem Ausgangsverstärker 22, wobei das Ratenausgangssignal am Ausgang des Ausgangsverstärkers erscheint. Bei Spannungseingaben von +5 V und 0 V wird der Ratenausgang auf +2,5 V bei einer Eingabe von null vorgespannt und schwingt auf eine positivere Spannung bei positiven Rateneingaben und gegen null Volt bei einer negativen Rateneingabe. Der Pegel von +2,5 V wird als virtuelle Masse bezeichnet.
Kompensationssignale werden durch die Abtast- und Haltekreise 23 an den Summierer angelegt, um das Ausgangssignal für Faktoren wie die Temperatur anzupassen und das System radiometrisch werden zu lassen, so dass der Skalierfaktor der Einheit direkt proportional zur angelegten Leistung variiert, wie in US-Patent 5 942 686 beschrieben.
Das System beinhaltet eine digitale Logik 24, die in Verbindung mit einem externen EEPROM (elektrisch löschbarer, programmierbarer Nur-Lese-Speicher von engl. „Electrically Erasable Programmable Read-Only Memory") 26 arbeitet, womit die Einheit elektronisch kalibriert werden kann, ohne die Notwendigkeit von handverlöteten Komponenten. Die digitale Logik sieht auch eine eingebaute Prüffunktion vor, zum Detektieren des Auftretens von Fehlern in der Einheit. Signale von der digitalen Logik werden durch die Abtast- und Haltekreise 23 an den Kompensationssummierer 21 und an den Ausgangsverstärker 22 angelegt.
Das Vibrationserfassungselement bzw. die Stimmgabel 11 wird als Taktreferenz für die digitale Logik verwendet, wobei von dem Antriebskreis oder Oszillator 28 abgeleitete Taktsignale durch einen Taktfilter 29 an die digitale Logik angelegt werden. Dadurch werden die Größe und Kosten des Ratensensors verringert, indem die Notwendigkeit eines externen Taktgebers entfällt und dadurch die Gesamtzahl der Teile sowie der Platinenbereich verkleinert wird. Auch vereinfacht dies die Aufgabe der Fehlerdetektion, da durch das Überwachen der Fehlerfreiheit der Stimmgabel automatisch auch die Fehlerfreiheit des Taktsignals überwacht wird. Zudem ist das Taktsignal synchron zum Ausgangssignal, und es kann keine Alias- Signale oder Schwebungstöne bei Summen- und Differenzfrequenzen geben.
In der bevorzugten Ausführungsform wird die Grundfrequenz der Stimmgabel als Taktreferenz für die digitale Logik verwendet. Alternativ kann eine phasenstarre Regelschleife (PLL) zum Generieren eines Vielfachen der Gabelantriebsfrequenz für eine schnellere Signalverarbeitung genutzt werden. In beiden Fällen ist das frequenzbestimmende Element dieselbe Stimmgabel, die als Erfassungselement dient.
Wie in 2 veranschaulicht, umfasst die Antriebsschaltung bzw. der Oszillator 28 eine Regelschleife, die bisweilen als AGC-Servoregelschleife (AGC von engl. „Automatic Gain Control" bzw. automatische Verstärkungsregelung) bezeichnet wird. Wenn die Antriebszinken schwingen, wird über den Antriebselektroden ein Strom erzeugt. Dieser Strom wird durch einen Strom-zu-Spannungs-Verstärker 31 zum Erzeugen einer Spannung geleitet, die an den Eingang eines Demodulators 32 angelegt wird. Die Spannung wird zuweilen als das IX-Signal bezeichnet. Ein Spannungskomparator 33, der mit dem Ausgang des Strom-zu-Spannungs-Verstärkers verbunden ist, erzeugt eine Rechteckwelle auf der Antriebsfrequenz. Diese Rechteckwelle wird an den Steuereingang des Demodulators angelegt, und wenn der Demodulator auf der Antriebsfrequenz arbeitet, umfasst seine Ausgabe eine DC- bzw. Gleichstromkomponente.
Die Gleichstromkomponente des Demodulators wird an einen Summierkreis 34 angelegt, wo sie mit einer festen Skalierfaktor-Referenzspannung 36 und einer programmierbarem Skalierfaktor- Referenzspannung 37 zusammengeführt wird. Der Ausgang des Summierkreises ist mit dem Eingang eines Integrators 38 verbunden.
Die Ausgabe des Integrators bewegt sich entweder hin zu einer positiveren Spannung oder hin zu einer negativeren Spannung, falls die Eingabe verschieden von null ist. Dies bedeutet, dass in einem stationären Zustand die Eingabe in den Integrator durchschnittlich null sein muss. Somit muss die Ausgabe des Demodulators genau die Summe der beiden Skalierfaktor-Referenzspannungen löschen. Da die Ausgangsspannung des Demodulators die Schwingungsamplitude des Antriebsmodus der Stimmgabel darstellt, setzen die beiden Skalierfaktor-Referenzspannungen den Umfang der Antriebsmodusschwingung fest.
Die Ratenerfassungsfähigkeit der Stimmgabel hängt von der Coriolis-Kraft ab, die die Eingangsdrehung um die Symmetrieachse der Antriebszinken mit einem Out-of-Plane-Torsionsmodus koppelt. Die Coriolis-Kraft ist proportional zum Produkt aus der Drehrate und der Geschwindigkeit der Zinken, und diese Geschwindigkeit ist proportional zur Amplitude der Zinkenschwingung. Somit wird, wenn die Zinken angetrieben werden, um mit einer größeren Verlagerungsamplitude und Geschwindigkeit zu schwingen, die Reaktion auf die Drehung über die Coriolis-Kraft proportional dazu größer sein.
Somit nimmt der Skalierfaktor oder die Reaktion pro Drehungseinheit der Stimmgabel proportional zur Antriebsamplitude zu.
Beim Bestimmen der Schwingungsamplitude des Antriebsmodus der Stimmgabel bestimmen auch die Skalierfaktor-Referenzspannungen 36, 37 den Skalierfaktor der Vorrichtung. Die Festspannung wird zum Festlegen des nominalen Skalierfaktors und die programmierbare Spannung zur Feinabstimmung verwendet. Dies erlaubt die Korrektur des Skalierfaktors jeder Einheit für geringfügige Variationen einzelner Eigenschaften der Stimmgabel, so dass jeder erzeugte Ratensensor die geeignete Skalierfaktorausgabe haben kann.
Die programmierbaren Daten zum Einstellen der programmierbaren Skalierfaktor-Referenzspannung werden aus einem im EEPROM 26 gespeicherten, digitalen Koeffizienten abgeleitet und von der digitalen Logik 24 abgerufen. Diese Daten werden in eine analoge Spannung umgesetzt, die an die programmierbare Vorspannungseingabe des Summierkreises 34 angelegt wird. In einer vorliegend bevorzugten Ausführungsform beträgt der Anpassungsbereich der programmierbaren Komponente der Skalierfaktorbezugsgröße in etwa ±35% der feststehenden Komponente.
Der Spannungspegel am Ausgang des Integrators 38 wird von einem Fensterkomparator 39 überwacht, der nicht akzeptable Zustände oder Ausfälle bzw. Fehler in der Antriebsschleife detektiert. Der Fensterkomparator umfasst ein Paar von Komparatoren 41, 42 und ein invertierendes ODER-Gatter 43, wobei die Ausgänge des Komparators mit den Eingängen des invertierenden ODER-Gatters verbunden sind. Die obere und die untere Spannungsgrenze werden durch die Referenzspannungen +REF und –REF festgesetzt, welche die Umkehrpunkte der Schaltung definieren. Die anderen beiden Komparatoreingänge sind miteinander verbunden, um das Signal vom Integrator zu empfangen. Die Ausgabe des invertierenden ODER-Gatters wird durch einen Tiefpassfilter 44 geführt und durch die eingebaute Prüflogik überwacht.
Solange die Ausgabe des Integrators innerhalb der durch die Referenzspannungen gesetzten Grenzen liegt, wird die Ausgabe des Fensterkomparators so bestimmt, dass sie für die eingebaute Prüflogik 46 akzeptabel ist. Falls die Ausgabe des Integrators jemals außerhalb dieser Grenzen fällt, wird die Prüflogik einen Fehler detektieren und die Ausgangsstufe 22 veranlassen, sich schnell zur positiven Spannungsschiene zu verschieben, was als ein Fehlerzustand interpretiert wird.
Zu den Arten von Ausfällen bzw. Fehlern, die innerhalb der Oszillatorschleife detektiert werden können, gehört eine defekte oder beschädigte Stimmgabel, ein offener elektrischer Pfad, der hin zur oder weg von der Gabel führt, eine Veränderung des Gabelmodus-„Q"-Faktors, die durch ein Lecken des Füllgases der Verpackung, in der die Stimmgabel eingekapselt ist, verursacht wird, sowie eine kurzgeschlossene oder offene Rückkopplungskomponente über den Integrator.
Damit Ausfälle bzw. Fehler des Integrators durch die eingebaute Prüflogik detektiert werden können, wird die Ausgabe des Integrators mit einer Vorspannung 48 in einem Summierkreis 49 zusammengeführt, um die Ausgabe in stationärem Zustand des Integrators weg von der virtuellen Masse, d. h. dem Wechselpunkt zwischen den positiven und negativen Versorgungsspannungen, und zu einem Sollwert hin zu bewegen. Dies ist erforderlich, da falls der Rückkopplungspfad über den Integrator kurzgeschlossen wird, die Ausgabe des Integrators auf der virtuellen Masse bleibt, d. h. +2,5 V für ein System mit Versorgungsspannungen von +5 V und 0 V. Um diesen Fehler zu detektieren, muss der akzeptable Bereich der Integra torausgangsspannungen von der virtuellen Masse weg vorgespannt werden, typischerweise auf einen Bereich von ca. +2,6 V bis +4,0 V für normale Betriebsbedingungen.
Falls sich der Rückkopplungspfad über den Integrator öffnet, leitet der Integratorverstärker alle von dem Demodulator erzeugten Zweifrequenzkomponenten hindurch. Wenn dieses Zweifrequenzsignal durch den Fensterkomparator geleitet wird, führt es zu einem Strom digitaler „Einsen" und „Nullen", während die Verstärkerausgabe die Laufgrenzen durchquert. Das Tiefpassfilter 44 reduziert diesen Impulsstrom auf eine Gleichstromspannung, die von der eingebauten Prüflogik als Fehler detektiert wird.
Die Ausgabe des Summierkreises 49 wird von einem Verstärker 51 verstärkt und an einen Amplitudenmodulator 52 angelegt, zum Modulieren der Ausgangsspannung des Spannungskomparators 33. Die Ausgabe des Spannungskomparators ist eine Schiene-zu-Schiene-Rechteckwelle, und der Modulator passt die Spitze-zu-Spitze-Amplitude dieser Rechteckwelle an, um eine variable Antriebsspannung für die Antriebszinken der Stimmgabel bereitzustellen.
Die Rechteckwelle des Modulators wird durch einen Multiplexer 53, der von einem Signal der Logikschaltanordnung gesteuert wird, an die Antriebszinken angelegt. Sie wird auch an den Eingang eines Bandpassfilters 54 angelegt, und zwar mit einer Verstärkung von 1,0 bei seiner Mittenfrequenz, die annähernd der Eigenfrequenz des Antriebsmodus der Stimmgabel entspricht. Dieses Filter schwächt den Anteil an Oberschwingungen der Rechteckwelle erheblich und erzeugt ein anderes Antriebssignal, das beinahe eine reine Sinuswelle ist. Das Signal wird an einen zweiten Eingang des Multiplexers angelegt.
Die Spitze-zu-Spitze-Spannung des Rechteckwellen-Antriebssignals steigt schneller an und führt zu einem schnelleren Einschaltvorgang als die Sinuswelle und wird während der Anfangsphase des Einschaltvorgangs an die Antriebszinken angelegt, um die Einschaltzeit zu minimieren. Sobald die Amplitude der Stimmgabelschwingungen einen Pegel derart erreicht, dass die Ausgabe des Integrators 38 die untere Aussteuergrenze des Fensterkomparators 39 überschreitet, erzeugt die eingebaute Prüflogik ein Befehlssignal an den Multiplexer, seine Ausgabe von der Rechteckwelle in die Sinuswelle umzuschalten. Die relativ oberschwingungsfreie Sinuswelle wird dann verwendet, um die Stimmgabel für den Rest ihres Betriebs bis zur nächsten Einschaltsequenz anzutreiben.
Dies bietet die Vorteile beider Arten von Antriebssignalen, ohne deren Nachteile. Die Rechteckwelle sorgt für ein schnelleres Einsetzen der Gabelschwingung und eine Stabilisierung beim Amplitudensteuerpegel. Sie weist jedoch auch einen hohen Anteil an Oberschwingungen auf, die in einigen Fällen mit Moden höherer Ordnung der Stimmgabelstruktur koppeln und unerwünschte Vorspannungsverschiebungen („bias shifts") in der Sensorausgabe verursachen können. Die Sinuswelle ist relativ frei von solchen Oberschwingungen, sie steigt jedoch langsamer an und führt zu einem langsameren Einschaltvorgang als die Rechteckwelle und eignet sich daher nicht ganz so gut für einen Startvorgang.
Es ist wichtig, dass die Taktreferenz derart erzeugt wird, dass sie in Bezug auf die Phase der Stimmgabelbewegung ein festes Phasenver hältnis aufweist. Falls dieses Phasenverhältnis von einem Einschaltvorgang zum nächsten variiert, würde die Logik zwar dennoch ordnungsgemäß funktionieren, doch würde die Phasendifferenz aufgrund einer begrenzten Kopplung des Taktsignals in den Ausgangssignalpfad wahrscheinlich zu Differenzen in dem Vorspannungs- bzw. Bias-Offset führen. Ein festes Taktphasenverhältnis stellt sicher, dass diese Kopplung, falls sie existiert, einen festen Wert von Einschaltvorgang zu Einschaltvorgang aufweist.
Das feste Phasenverhältnis wird von dem Taktfilter 29 bereitgestellt, durch den die Taktsignale an die Logikschaltanordnung angelegt werden. Wie in 3 veranschaulicht, umfasst das Taktfilter ein Paar von Flip-Flops 56, 57 vom D-Typ, die gleichzeitig zurückgesetzt werden, um ihre als QA bzw. QB bezeichneten Ausgaben zu löschen. Diese Flip-Flops werden an ansteigenden Taktflanken ausgelöst, und das Eingangstaktsignal wird von der Ausgabe des Spannungskomparators 33 abgeleitet, wobei das nicht-invertierte Takteingangssignal an den Flip-Flop 56 angelegt wird und das invertierte Takteingangssignal an den Flip-Flop 57 angelegt wird, und zwar durch einen Inverter 58.
Eine Rückkopplungsschleife, die einen Integrator 59, einen Schmitt-Trigger 60 und einen Inverter 61 umfasst, ist zwischen den Q-Ausgang und den D-Eingang des Flip-Flops 57 geschaltet. Dies führt dazu, dass die Takteingabe durch zwei geteilt wird, so dass das Signal QB am Ausgang des Flip-Flops 57 eine Rechteckwelle mit einer Frequenz ist, die genau einer halben Frequenz der Takteingabe entspricht.
Der Flip-Flop 56 ist dem Flip-Flop 57 untergeordnet, wobei das verzögerte QB-Ausgangssignal des Flip-Flops 57 durch einen Inverter 62 an den D-Eingang des Flip-Flops 56 angelegt wird. So ist auch das Signal QA am Ausgang des Flip-Flops 56 eine Rechteckwelle mit einer Frequenz, die genau einer halben Frequenz der Takteingabe entspricht, und die Ausgaben der beiden Flip-Flops sind in Bezug aufeinander immer um einen halben Eingangstaktzyklus phasenverschoben.
Der Integrator und der Schmitt-Trigger führen eine Verzögerung in die Rückkopplung ein, die das Auftreten von mehreren Übergangen im Taktausgangssignal in dem Fall verhindert, dass derartige Übergänge im Eingangstaktsignal vorliegen. Die Verzögerung hindert die Flip-Flops daran, für eine festgelegte Zeitspanne nach einem anfänglichen Übergang an einer ersten ansteigenden Taktflanke zusätzliche Übergänge vorzunehmen. Diese Verzögerung ist in 4 veranschaulicht und liegt in der Größenordnung von 10 bis 25% der Taktperiode. Das derartige Hemmen der Flip-Flops sorgt für ein sauberes Ausgangssignal aus einer Takteingabe, die mehrere Übergänge innerhalb einer kurzen Zeit nach einem anfänglichen Übergang enthalten kann. Derartige Übergänge können beispielsweise durch ein Element entstehen, wie einen Komparator, das bei der Generierung der Takteingabe eingesetzt wird, und sie können den gesamten Betrieb des Sensors hindurch auftreten, nicht nur beim Ingangsetzen.
Die Ausgaben QA und QB der Flip-Flops 56, 57, die frei sind von störenden Übergängen, werden in ein Exklusiv-ODER-Gatter 63 eingegeben. Da diese zwei Signale beide die halbe Frequenz des Takteingangssignals aufweisen, vereinen sie sich, um ein neues Taktsig nal mit derselben Frequenz zu erzeugen wie das Takteingangssignal. Da die beiden Flip-Flops zusammengeschaltet sind und ihre QA- und QB-Ausgaben immer um einen halben Eingangstaktzyklus zueinander phasenverschoben sind, weist die Phase des Ausgangstaktsignals aus dem Filter immer ein festes Verhältnis zur Taktsignaleingabe in den Filter auf. Dieses Phasenverhältnis ist in 4 veranschaulicht.
5 veranschaulicht eine Reset-Schaltung 64, die verhindert, dass ein inkorrektes Taktsignal aus einer Störschwingung abgeleitet wird, die zwischen dem Moment des Anlegens von Leistung an den Sensor und dem Einsetzen einer ausreichenden Gabelantriebsschwingung auftritt. Diese Schaltung beinhaltet einen Präzisionsoszillator 66, der einen Spannungskomparator 67 mit einem Widerstand 68 und einem Kondensator 69 umfasst, die die Frequenz des Oszillators bestimmen. Diese Frequenz ist wesentlich niedriger als die Systemtaktfrequenz, und in einer vorliegend bevorzugten Ausführungsform weist der Systemtakt eine Frequenz von 10 KHz auf und der Oszillator 66 arbeitet auf einer Frequenz von 1 KHz.
Wie in 6 veranschaulicht, benötigt das Antriebsoszillatorsignal 71 eine endliche Zeit, um von einer unbestimmten Frequenz zu seiner normalen Betriebsfrequenz überzugehen. Die Wellenform 72 veranschaulicht den allmählichen Anstieg der Eingangsspannung beim Anlegen der Leistung. Wenn die Eingangsspannung einen Schwellpegel erreicht, typischerweise bei etwa 3,8 V, wird ein Power-on-Reset-Impuls 73 erzeugt, um die Erstrücksetzung für die Logikschaltungen bereitzustellen.
Der Ausgang des Oszillators 66 ist mit dem Eingang eines 9-Bit (teile-durch-512)-Zählers 74 verbunden. Die Ausgabe dieses Zählers wird einer Steuerlogik 77 zugeführt, die auch ein asynchrones Reset-Signal von der Power-on-Reset-Schaltung 78 empfangt. Bei Empfang des Signals vom Zähler 74 schaltet die Steuerlogik ein Komparator-Aktivierungssignal 79, um den Spannungskomparator 67 abzuschalten, der dann aufhört zu schwingen, bis ein anderer Power-on-Reset-Vorgang erfolgt. Die Steuerlogik aktiviert auch einen Reset-Impuls-Synchronisierer 81, der ein synchrones Reset-Signal liefert, das mit dem Taktsignal vom Taktfilter 29 synchronisiert wird, das als gültig bekannt ist. Das synchrone Reset-Signal wird mit dem asynchronen Reset-Signal in einem ODER-Gatter 82 zusammengeführt, um das System-Reset-Signal 83 bereitzustellen. Wie in 6 veranschaulicht, geht dieses Signal in einen niedrigen Zustand über und dann zurück in einen hohen Zustand, synchron zum Hauptsystemtakt. Dadurch, dass die Zufuhr des Reset-Signals auf diese Weise verzögert wird, wird sichergestellt, dass alle digitalen Logikschaltungen einen abschließenden Reset erfahren, nachdem ein als gültig bekannter Takt von der Stimmgabel abgeleitet wird.
Die Steuerlogik führt ihre Funktion innerhalb von zwei Zyklen des Signals vom Oszillator 66 aus, was insgesamt 514 Zyklen für den Betrieb dieses Oszillators ergibt, bis er vollständig deaktiviert ist.
Die unteren zwei Wellenformen zeigen den Systemtakt und das System-Reset-Signal auf einer gedehnten Skala. Wie von diesen beiden Wellenformen veranschaulicht, kann der negative Übergang des System-Reset-Signals asynchron zum Systemtakt sein und kann mehrere Taktzyklen vor dem positiven Übergang erfolgen, doch ist der positive Übergang zum Systemtakt synchronisiert.
Die Reset-Schaltung initialisiert die digitale Logik, wenn Leistung an den Sensor angelegt wird. Bis diese Zeitgebersequenz vollständig ist, hält die eingebaute Prüflogik das Signal der Ausgangsstufe 22 auf der positiven Schienenspannung. Danach lässt man die Ausgabe den Wert annehmen, der der Rotationsrate des Sensors entspricht. Wenn die Ausgabe von der Schiene abweicht, dient dies als ein Hinweis darauf, dass der Sensor zur Verwendung bereit ist und gültige Daten liefern wird. Die Ausgabe kehrt daraufhin nur dann zur positiven Schiene zurück, wenn ein Ausfall bzw. Fehler detektiert wird.
Wenn ein Ausfall bzw. Fehler detektiert wird und die Ausgabe sich zur positiven Spannungsschiene hin bewegt, dann wird ein BIT-Flag zwischengespeichert („latched") und bleibt zwischengespeichert, bis eine andere Einschaltsequenz erfolgt. Dieses Zwischenspeichern des BIT-Flags wird jedoch vor Abschluss der Einschaltsequenz verhindert, so dass die transienten Bedingungen während des Hochfahrens nicht dazu führen, dass das BIT-Flag zwischengespeichert bleibt.
Falls die an die Einheit angelegte Spannung jemals unter den Schwellwert der Power-on-Reset-Schaltung abfällt, so wird diese Schaltung automatisch erneut angesteuert. Diese erneute Ansteuerung liefert einen Hinweis darauf, dass ein Leistungsverlust eingetreten ist.
Wie in den 1 und 7 veranschaulicht, beinhaltet das System einen eingebauten Temperatursensor 86, der ein analoges Signal bereitstellt, das in einem Analog-Digital-Wandler (ADC) 87 umfassend einen Spannungskomparator (VC) 88 in eine digitale Form umge setzt wird. Das analoge Temperatursignal wird mit einer Referenzspannung an einem Summierpunkt 89 zusammengeführt, so dass es sich in dem ADC bei Raumtemperatur (300°K) in der Mitte der Skala befindet. Das angepasste Temperatursignal vom Summierpunkt wird durch einen Verstärker 91 geführt und an den Eingang des Spannungskomparators (VC) 88 angelegt. Die Ausgabe des Komparators ist hoch für Signale über der virtuellen Masse und niedrig für Signale unterhalb der virtuellen Masse.
Das Signal aus dem Komparator 88 wird an die sukzessive Approximationslogik 92 angelegt, die ein digitales 8-Bit-Wort bereitstellt, das einer Temperatur entspricht. Dieses Signal wird an einen Digital-Analog-Wandler (DAC) 93 angelegt, dessen Ausgang mit einem der Abtast- und Haltekreise 23 verbunden ist. Die Ausgangsspannung des Abtast- und Haltekreises wird an den Summierpunkt 89 als Rückkopplungssignal angelegt. Bei sukzessiven Zyklen der sukzessiven Approximationslogik nähert sich die Rückkopplungsspannung einem Pegel an, der identisch ist mit der Summe der anderen zwei Eingangsspannungen, und erreicht dabei einen Pegel, der jener Summe im achten Zyklus recht nahe kommt.
Die Ausgabe der sukzessiven Approximationslogik konvergiert somit in einem 8-Bit-Wort, das der analogen Temperatur entspricht. Die Logikschaltungen wandeln dieses Wort in eine EEPROM-Adresse um, die beim Wiederabrufen der Temperaturkompensationsdaten verwendet wird.
Das Zusammenführen des Rückkopplungssignals mit dem Temperatursensorsignal am Summierpunkt 89 stellt ein Signal bereit, das dem Restfehler aus dem Umwandlungsprozess entspricht. Der Feh ler sollte nicht größer sein als etwa der halbe Wert des niederwertigsten Bits im 8-Bit-Wort.
Das Restfehlersignal wird durch einen Fensterkomparator 94 überwacht, um überprüfen zu lassen, dass der Fehler innerhalb akzeptabler Grenzen liegt. Dieser Fensterkomparator ähnelt dem Fensterkomparator 39 und umfasst ein Paar von Komparatoren 96, 97 sowie ein invertierendes ODER-Gatter 98, wobei die Ausgänge der Komparatoren mit den Eingängen des invertierenden ODER-Gatters verbunden sind. Das Signal aus dem Verstärker 91 wird an einen Eingang jedes der Komparatoren angelegt. Die an die Komparatoren angelegten Referenzspannungen +REF und –REF setzen obere und untere Referenzgrenzwerte, die einem Bereich akzeptabler Restfehler in dem A/D-Umwandlungsprozess entsprechen. Im Falle eines Ausfalls bzw. Fehlers während dieses Prozesses überschreitet der Restfehler die durch die Referenzspannungen gesetzten Grenzwerte und das invertierende ODER-Gatter stellt ein hohes Ausgangssignal bereit.
Nach Beendigung der acht Umwandlungszyklen erzeugt die sukzessive Approximationslogik einen ENDE-DER-UMWANDLUNGS-Impuls. Dieser Impuls und das Ausgangssignal aus dem Fensterkomparator werden an ein UND-Gatter 99 angelegt. Die Ausgabe des UND-Gatters wird an die eingebaute Prüf(BIT)-Logik 46 in der digitalen Logik 24 angelegt. Falls die Ausgabe des Fensterkomparators bei Erzeugung des ENDE-DER-UMWANDLUNGS-Impulses hoch ist, liefert das UND-Gatter einen hohen Ausgangsimpuls, den die Prüflogik als einen BIT-Fehler interpretiert. Sie liefert dann einen BIT-Befehl an die Ausgangsstufe 22, um das Ausgangssignal zur positiven Spannungsschiene zu treiben, was einen Fehler anzeigt.
Um die Möglichkeit von „Störungs"-BIT-Fehler-Befehlen auszuschließen, sucht die BIT-Logik nach acht aufeinanderfolgenden Umwandlungsfehlern, bevor sie einen BIT-Fehlerbefehl erzeugt. Falls weniger als acht fehlgeschlagene Umwandlungen erfolgen, wird die BIT-Logik nicht angesteuert, und die vorherigen gültigen Umwandlungsdaten werden unverändert gelassen, bis eine andere gültige Umwandlung abgeschlossen ist. Falls acht oder mehr sukzessive Umwandlungen fehlschlagen, wird der BIT-Befehl ausgegeben, um anzuzeigen, dass ein Fehler aufgetreten ist.
Die von der A/D-Umwandlung erzeugten digitalen Kompensationsdaten werden von der digitalen Logik 24 verarbeitet, um die geeignete Zeigeradresse innerhalb des EEPROM 26 zu lokalisieren, um auf den korrekten Ausgabevorspannungs-Kompensationswert zuzugreifen, der der gegenwärtigen Temperatur entspricht. Die Logik liest dann den zu verwendenden Vorspannungswert aus dem EEPROM aus und aktualisiert die Umwandlung am Ausgang des Sensors.
Alternativ, anstelle dieses Nachschlagetabellenansatzes, könnten durch Verwenden von Arithmetik innerhalb der Logikschaltungen des Systems oder durch einen Hilfsprozessor Koeffizienten innerhalb des EEPROMs für eine Umwandlung in Kompensationswerte gespeichert werden, wobei der der Bias-Offset durch ein Polynom angenähert wird.
Die Kompensationsaktualisierungen erfolgen relativ rasch, bei ungefähr der Antriebsfrequenz geteilt durch 80, was im Allgemeinen bedeutet, dass die Aktualisierungen mit einer höheren Geschwindigkeit als 120 Hz erfolgen. Dies ist viel schneller als jegliche durch Temperaturschwankungen hervorgerufene, bedeutende Veränderung der Ausgangsvorspannung. Aus diesem Grund führt das Zulassen von bis zu sieben fehlgeschlagenen Umwandlungszyklen ohne eine Aktualisierung der Ausgangskompensation nicht zu einer merklichen Auswirkung auf die Genauigkeit der Ausgabekompensation.
Der Digital-Analog-Wandler (DAC) 93 wird auch bei der Umwandlung der Kompensationssignale aus einer Reihe von anderen Quellen eingesetzt. Wie in 1 veranschaulicht, wird der DAC zwischen den unterschiedlichen Quellen von einem Eingangsmultiplexer 101 gemultiplext. Die Ausgabe des DAC wird von einem Ausgangsmultiplexer 102 verschiedenen der Abtast- und Haltekreise 23 zugeführt. In der veranschaulichten Ausführungsform enthalten die Kompensationssignale eine konstante Bias-Offset-Referenz, die ratiometrische Vorspannungsreferenz, die sukzessive Approximationslogikausgabe des ADC und die Antriebsoszillator-AGC-Schleifenreferenz, die zum Einstellen des System-Skalierfaktors verwendet wird. Die Daten für all diese Referenzen sind im EEPROM 26 gespeichert und werden von der digitalen Logik 24 abgerufen. Die analogen Signale aus den Abtast- und Haltekreisen werden an den Kompensationssummierer 21, den Summierpunkt 34 am Eingang zum AGC-Schleifenintegrator und den Summierpunkt 89 im Analog-Digital-Wandler (ADC) 87 angelegt.
Aus alledem wird ersichtlich, dass der Digital-Analog-Wandler (DAC) 93 ein integrales Element im Analog-Digital-(A/D)-Umwandlungsprozess darstellt. Daher wird durch Bestätigen einer gültigen ADC-Ausgabe auch die Funktionalität des DAC überprüft. Somit ist auch die Fehlerfreiheit der anderen DAC-Funktionen sichergestellt.
Es ist auch eine Einrichtung enthalten zum Überprüfen der Gültigkeit der Daten im EEPROM 26. Dies ist wichtig, da die im EEPROM gespeicherten Werte kontinuierlich zum Kompensieren der Ausgabe des Sensors in Übereinstimmung mit der Temperatur verwendet werden. Einige der Speicherorte im EEPROM werden zum Speichern von Herstellungsdaten verwendet.
Die Temperaturkompensationsdaten werden an bestimmten Adressorten im EEPROM gespeichert, wobei die Temperaturdifferenz für aufeinanderfolgende Kompensationswerte typischerweise in der Größenordnung von etwa 1°C liegt. Im Rahmen der Validierung der abzurufenden Kompensationsdaten stellt die Logik sicher, dass die angeforderte Adresse innerhalb der akzeptablen Schranken der EEPROM-Adressgrenzwerte und nicht innerhalb des Adressbereiches liegt, der für Herstellungsdaten reserviert ist.
Zum Zeitpunkt der Werkskalibrierung werden jegliche Speicherorte, die keinen gültigen Kalibrierungsdaten entsprechen, mit einem digitalen Wort gefüllt, das 8 Einsen entspricht, d. h. 11111111 in binärer Schreibweise oder FF in hexadezimaler Schreibweise. Die Logik interpretiert alle Einsen als unzulässige Daten, und falls auf irgendeinen der Speicherorte, die derartige Daten enthalten, zugegriffen wird, markiert die Logik automatisch einen BIT-Fehler.
Zum Schutz vor einem Fehler des EEPROM-Speichers wird eine redundante Datenspeicherung eingesetzt. Das binäre 8-Bit-Wort für jeden Kompensationswert wird an zwei Speicherorten gespeichert, und wenn vom EEPROM auf Daten zugegriffen wird, werden die Da ten aus beiden Orten gelesen und verglichen, um sicherzustellen, dass keine Datenkorruption erfolgt ist.
Gültige Daten werden auf zweierlei – identische und komplementäre – Weise erkannt. Falls die beiden 8-Bit-Wörter identisch sind, so wird der Kompensationswert von der digitalen Logik als gültig und als mit positivem Vorzeichen behaftet interpretiert. Falls die beiden Wörter komplementär sind, so wird der Kompensationswert als gültig und als mit einem negativen Vorzeichen behaftet interpretiert. Dadurch wird nicht nur die Integrität der Daten überprüft, sondern auch ein zusätzliches Bit Datenpräzision im Vorzeichenbit bereitgestellt.
Das Vorzeichenbit wird durch Auswählen einer der beiden möglichen Referenzspannungen zur Verwendung durch den Digital-Analog-Wandler (DAC) bei der Umwandlung der Vorspannungskompensationswerte implementiert. Eine positive DAC-Referenz (größer als die virtuelle Masse) wird verwendet, wenn das Vorzeichenbit positiv ist, und eine negative DAC-Referenz (niedriger als die virtuelle Masse) wird verwendet, wenn das Vorzeichenbit negativ ist.
Eine Speicherdefinitionstabelle ist in 8 veranschaulicht. In dieser Tabelle befinden sich die beiden redundanten Orte zum Speichern jedes der Kompensationswerte in den Spalten Primäres Byte und Sekundäres Byte. Die erste Reihe enthält ein gültiges Paar Datenwerte (11110000B und 11110000B), die von der digitalen Logik als positive Zahl interpretiert werden, da sie identisch sind. Die zweite Reihe enthält ein gültiges Paar Datenwerte (11110000B und 00001111B), die als negative Zahl interpretiert werden, da sie komplementär sind.
Die dritte Reihe enthält Werte (11111111B und 11111111B), die als ungültig interpretiert werden, da sie Speicherorte bezeichnen, die nicht für Kompensationsdaten verwendet werden und von der digitalen Logik bei ordnungsgemäßem Betrieb nicht adressiert werden sollten.
Die vierte Reihe veranschaulicht ein Beispiel für Daten, die ungültig, da korrupt, sind. Diese zwei Werte (11110000B und 11110001B) sind weder identisch noch komplementär und werden von der digitalen Logik zurückgewiesen, wobei in der Ausgabe ein BIT-Fehler angezeigt wird.
Vier Leitungen führen Signale zwischen der digitalen Logik 24 und dem EEPROM 26. Die CS-Leitung führt Chipselect-Signale, die einen Datenaustausch mit dem EEPROM ermöglichen. Die CLK-Leitung führt den Systemtakt, und die DIN- und DOUT-Leitungen führen Daten hinein bzw. heraus.
Ein Speicherplan, der eine mögliche Zuweisung von Speicherorten innerhalb des EEPROM 26 zeigt, ist in 9 veranschaulicht. Dieser Plan zeigt die zulässigen Adressen, die in Herstellungsdaten, feste Werte, wie den Skalierfaktor und die konstante Vorspannung, und Temperaturdaten für eine ratiometrische Vorspannungskompensation unterteilt sind. Adressorte sind in standardmäßiger hexadezimaler Schreibweise angegeben, wobei sich „XX" auf willkürliche, nicht angegebene Zahlen bezieht. In diesem Beispiel sind Skalierfaktordaten bei 00H-01H, konstante Vorspannungsdaten bei 02h-03H, Herstellungsdaten bei 10H-1FH, 20H-2FH sowie 30H-3FH und ra tiometrische Vorspannungskompensationsdaten bei 40H-4FH sowie 1F0H-1FFH gespeichert.
Damit der EEPROM 26 über die passenden Daten für einen bestimmten Sensor verfügt, müssen diese Daten im Werk zum Zeitpunkt der Kalibrierung in den EEPROM eingegeben werden. Anders als in Vorrichtungen aus dem Stand der Technik erfordert dies nicht, dass zusätzliche Eingangs-/Ausgangsstifte mit der Logik und/oder dem EEPROM eine Schnittstelle bilden. Nur der +5 V-, der Masse- (0 V) und der Ratenausgangsstift sind erforderlich, wobei die gesamte externe Schnittstellenbildung durch den Ratenausgangsstift oder -anschluss erfolgt.
10 veranschaulicht die Art und Weise, auf die der EEPROM 26 programmiert wird. Um zum Zeitpunkt der Werkskalibrierung Zugriff auf den Programmiermodus zu erlangen und zu anderen Zeitpunkten den Zugriff zu verhindern, ist eine spezielle Sequenz von Ereignissen in einer Reihenfolge erforderlich. Zunächst muss die Stromleitung auf einen festgelegten Pegel über der normalen Betriebsspannung (z. B. auf einen Pegel von zwischen 6,5 und 7,6 V) angehoben werden. Diese Anhebung wird von einer Programmierdetektierschaltung 103 detektiert, die einen Fensterkomparator umfasst, der den Fensterkomparatoren 39 und 94 ähnelt. Um zu verhindern, dass ein momentaner Stromausfall eine Programmiersequenz auslöst, muss die Versorgungsspannung für eine von einer digitalen Verzögerungsschaltung 104 bestimmte Mindestanzahl von Taktzyklen (typischerweise 16) zwischen den beiden Referenzspannungspegeln bleiben, bevor ein Zugriff auf die Programmierung möglich ist. Um ferner einen versehentlichen Eintritt in den Programmiermodus zu verhindern, ist auch erforderlich, dass die Versor gungsspannung jenen Modus hindurch zwischen den beiden Referenzspannungspegeln bleibt.
Am Ende der Verzögerungsperiode wird ein Drei-Zustands-Befehl an den Ratenausgangsverstwker 22 gesendet, zum Schalten dieses Verstärkers von Normalbetrieb auf einen Drei-Zustands-Modus, der einen bidirektionalen digitalen Datenfluss zwischen einem externen Programmiercomputer 105 und der digitalen Logik 24 und dem EEPROM 26 ermöglicht.
Als weitere Vorsichtsmaßnahme muss von dem externen Computer ein passender Autorisierungscode gesendet werden, bevor ein Zugriff auf den Programmiermodus erlaubt wird, und dem EEPROM muss zum Initiieren einer Schreib- oder Lesesequenz ein zusätzlicher Autorisierungscode zugeführt werden. Es gibt drei mögliche interaktive Modi (Temperatur-Lese-, EEPROM-Lese- und EEPROM-Schreib-Modus), und für jeden gibt es einen eigenen Autorisierungscode. Die ersten zwei Modi sind Nur-Lese-Modi dahingehend, dass während des Temperatur-Lese-Modus Daten vom Sensor zum abfragenden Computer übertreten und während des EEPROM-Lese-Modus Daten vom EEPROM zum Computer übertreten. Der dritte Modus ist ein Schreib-Modus, in dem der Computer Daten in den EEPROM schreibt. Außer im Temperatur-Lese-Modus müssen die Daten von der digitalen Logik zum EEPROM übertreten, und für jeden Vorgang ist ein passender Authentifizierungscode erforderlich. Zusätzlich zu dem einzigartigen Code, den der Sensor verlangt, hat der EEPROM seinen eigenen erforderlichen Code, der auch zugeführt werden muss, um zu ihm Zugang zu erhalten.
Wie in 10 veranschaulicht, enthält die Logik 24 eine Funktionsmodus-Dekodierlogik 106 und eine EEPROM-I/O-Logik 107. Der Programmiercomputer ist mit dem Ratenausgangsstift verbunden, und Daten wandern mit Hilfe eines standardmäßigen seriellen RS-232-Protokolls zum EEPROM hin und von ihm weg.
Am Ende der Programmiersequenz wird die Stromleitung auf ihren normalen Pegel zurückgeführt und dadurch jeglicher weitere Zugriff auf den EEPROM durch die Außenwelt unterbunden, es sei denn, die Sequenz zum Eintreten in den Programmiermodus wird wiederholt.
Jeglicher unbeabsichtigte Eintritt in den Programmiermodus ist nahezu unmöglich. Zunächst ist es bei normaler Verwendung sehr unwahrscheinlich, dass der erforderliche Anstieg der Eingangsleistung erfolgt. Zweitens sind einzigartige digitale Codes erforderlich, um durch den Ratenausgangsstift auf den EEPROM zuzugreifen. Ferner würde der Ratenausgang selbst dann, wenn versehentlich ein Eintritt in den Programmiermodus erfolgt, eine starke, schnelle Spannungsverschiebung erfahren, die anzeigen würde, dass ein Fehler aufgetreten ist und die Sensorausgabe nicht mehr gültig ist.
Für den Fall, dass die Datenleitung DOUT zwischen den Logikschaltungen und dem EEPROM offen wird, bewirkt eine Pull-up-Schaltung, dass Einsen in allen acht Bits dieser Leitung erscheinen. Dieses FF- oder 11111111-Wort wird als ungültige Daten interpretiert und die offene Leitung wird als Fehlerzustand detektiert.
Wie in 11 veranschaulicht, empfangt der Ausgangsverstärker 22 Steuereingaben (als A, B und C gekennzeichnet) von der Steuer logik, die den Betriebsmodus für den Verstärker bestimmen. Eine Wertetabelle für diese Modi ist in 12 angegeben. Wie in den beiden Figuren veranschaulicht, ist für Normalbetrieb die Eingabe A hoch, während die Eingaben B und C beide niedrig sind. In diesem Modus stellt der Ratenausgangsstift eine gültige Rotationsrateninformation bereit. Wenn die A-, B- und C-Eingabe hoch ist, dann wird der BIT-Modus mit einem Flag angezeigt, und die Ausgabe der Stufe wird zur positiven Spannungsschiene gezogen. Wenn die B-Eingabe hoch ist und die A- und C-Eingaben beide niedrig sind, dann wird der Drei-Zustands-Programmiermodus aktiviert.
Die Eingaben in 11, die als vom Vorverstärker A und Vorverstärker B stammend gezeigt sind, haben ihren Ursprung in früheren Stufen des Ausgangsverstärkers, und die in dieser Figur gezeigte Vorspannung ist eine Vorspannung, die nur an die Transistoren in diesem Abschnitt des Verstärkers angelegt wird. Die mit „Vo" gekennzeichnete Stelle in der Schaltung ist der Ratenausgangsanschluss oder -knoten.
In einer bevorzugten Ausführungsform ist die Schaltanordnung für den Sensor in integrierter Form als anwendungsspezifische integrierte Schaltung (ASIC) aufgebaut. Die Stimmgabel und der EEPROM sind außerhalb der ASIC, und Kompensationswerte können über eine Computerschnittstelle und durch die digitale Logik in der ASIC in den EEPROM geladen werden. In einer vorliegend bevorzugten Ausführungsform weist die ASIC nur drei Verbindungsanschlüsse auf: +5 V, Masse (0 V) und das Ausgangssignal.
Wie in 1 veranschaulicht, wird ein ordnungsgemäßer Betrieb des Sensors ferner durch Koppeln einer abgeschwächten Version des Gabelantriebssignals an die Aufnehmerzinken und Überwachen der Reaktion von Stufen in dem Ratensignalweg auf dieses Signal sichergestellt.
Im Hinblick darauf wird das IX-Signal niedrigen Pegels vom Strom-Spannungs-Wandler 31 bei einem Summierknoten 109 der virtuellen Massespannung zugegeben und mit den Aufnehmerzinken gekoppelt. Die von diesem Signal erzeugte zusätzliche Gabelausgabe wirkt als hohe Wechselstromvorspannung („AC bias") vor dem Demodulator 18 und als hohe Gleichstromvorspannung („DC bias") nach dem Demodulator. Diese Vorspannung tritt durch den Tiefpassfilter und wird dann von einer Löschkomponente in der Löschschaltung 20 ausgelöscht.
Falls die Stimmgabel und die Elemente im Ratensignalweg ordnungsgemäß funktionieren, dann löscht die Löschkomponente die Vorspannung am Ausgang des Tiefpassfilters genau aus. Sollte irgendeines dieser Elemente versagen, so ist die Vorspannung am Ausgang des Filters nicht identisch und entgegengesetzt zur Löschkomponente, und eine Verschiebung der Ausgabe erfolgt. Diese Verschiebung wird als ein BIT-Fehler interpretiert. Dieses Verfahren zum Detektieren von Fehlern im Ratensignalweg ist ausführlicher in US-Patent 5 426 970 beschrieben.
Die Erfindung weist eine Reihe von wichtigen Merkmalen und Vorteilen auf. Alle funktionalen Aspekte des Sensors werden kontinuierlich überwacht, um sicherzustellen, dass die Ausgangsdaten gültig sind. Dies ist dann von größter Bedeutung, wenn der Ratensensor für Sicherheitsanwendungen, wie der Stabilisierung von Fahrzeugen, beispielsweise in Antischleudersystemen, verwendet wird. Dadurch dass nur der Ratenausgangsstift für einen bidirektionalen Datenfluss verwendet wird, entfällt die Notwendigkeit zusätzlicher Leitungen für eine externe Programmierung. Zugang zum Programmiermodus ist beschränkt, und ein zufälliger Eintritt in diesen Modus ist nahezu unmöglich. Die Verwendung des Ratenausgangsstifts für Signalfehler vermeidet die Notwendigkeit, zu diesem Zweck eine zusätzliche Leitung oder einen zusätzlichen Stift zu verwenden.

Claims

Trägheitsratensensor mit einem Schwingungsratenerfassungselement (11), einer Antriebsschaltung (28) zum Anlegen eines Antriebssignals an das Ratenerfassungselement, einem Ausgangsanschluss, einer Aufnehmerschaltung (16–19), die mit dem Ratenerfassungselement gekoppelt ist, um ein Ratensignal bereitzustellen, das einer Bewegung des Ratenerfassungselements entspricht, und einem Speicher (26), in dem digitale Daten gespeichert sind, gekennzeichnet durch eine Endstufe (22), die selektiv programmiert werden kann zum Betrieb in einem Normalmodus, in dem das Ratensignal zum Ausgangsanschluss geleitet wird, in einem Fehlermodus, in dem ein vorbestimmtes Signal an den Ausgangsanschluss angelegt wird, um das Auftreten eines Fehlers anzuzeigen, und in einem Programmiermodus, in dem Daten bidirektional durch den Ausgangsanschluss treten können und ein externer Computer mit dem Speicher durch den Ausgangsanschluss koppeln kann.
Trägheitsratensensor nach Anspruch 1, der eine Einrichtung (24) umfasst zum Erlauben des Eintritts in den Programmiermodus nur dann, wenn die folgenden Bedingungen alle erfüllt sind: die Energieversorgungsspannung ist auf einen erhöhten Pegel angehoben und ist für einen vorbestimmten Zeitraum auf dem erhöhten Pegel gehalten, ein erster Zugangscode ist durch den Ausgangsanschluss angewendet und ein zweiter Zugangs code ist auf den Speicher angewendet, um eine Schreib-/Lesesequenz zu initiieren.
Trägheitsratensensor nach Anspruch 1 oder Anspruch 2, wobei die Endstufe (22) programmiert ist, den Ausgangsanschluss auf einer vorbestimmten Spannung zu halten, um das Auftreten eines Fehlers anzuzeigen.
Trägheitsratensensor nach irgendeinem der vorangehenden Ansprüche, umfassend einen Temperatursensor (86) zum Bereitstellen eines analogen Temperatursignals und eine Einrichtung mit einem Analog-Digital-Wandler (87) und einer sukzessiven Approximationslogik (92) zum Umwandeln des analogen Temperatursignals in ein digitales Signal zur Verwendung beim Adressieren des Speichers, um Temperaturkompensationsdaten abzurufen.
Trägheitsratensensor nach irgendeinem der vorangehenden Ansprüche, umfassend eine Einrichtung zum Überwachen von Bedingungen an verschiedenen Stellen innerhalb des Ratensensors, um das Auftreten eines Fehlers zu detektieren.
Trägheitsratensensor nach irgendeinem der vorangehenden Ansprüche, umfassend einen Digital-Analog-Wandler (93) zum Umwandeln von aus dem Speicher abgerufenen Daten in analoge Signale und eine Einrichtung (21) zum Kalibrieren des Ratensensors mit den analogen Signalen.
Trägheitsratensensor nach Anspruch 6, umfassend einen Temperatursensor (86) zum Bereitstellen eines analogen Tem peratursignals, eine Einrichtung mit einem Analog-Digital-Wandler (87) und einer sukzessiven Approximationslogik (92) zum Umwandeln des analogen Temperatursignals in ein digitales Signal, eine Einrichtung zum Anlegen des digitalen Temperatursignals an den Digital-Analog-Wandler (93), um ein analoges Rückkopplungssignal bereitzustellen, eine Einrichtung (89) zum Zusammenführen des Rückkopplungssignals mit dem Signal vom Temperatursensor, um ein Restfehlersignal bereitzustellen, und eine Einrichtung (94) zum Überwachen des Restfehlersignals, um die Genauigkeit der Umwandlungen zu überprüfen.
Trägheitsratensensor nach Anspruch 7, wobei die Einrichtung zum Überwachen von Signalen einen Fensterkomparator (94) zum Überwachen eines Signals im Analog-Digital-Wandler umfasst, um einen Fehler in entweder dem Analog-Digital-Wandler oder dem Digital-Analog-Wandler zu detektieren.
Trägheitsratensensor nach irgendeinem der vorangehenden Ansprüche, wobei Daten in dem Speicher (26) in Form von digitalen Wörtern gespeichert sind, von denen jedes an zwei unterschiedlichen Speicherorten gespeichert ist, zusammen mit einer Einrichtung (24) zum Lesen der Daten aus beiden Orten und Vergleichen der beiden Wörter, um zu bestimmen, ob irgendeine Datenkorruption aufgetreten ist.
Trägheitsratensensor nach Anspruch 9, wobei die Einrichtung (24) zum Vergleichen der Daten die Daten so interpretiert, dass sie ein positives Vorzeichen aufweisen, falls die beiden Wörter identisch sind, und dass sie ein negatives Vorzeichen aufweisen, falls die beiden Wörter komplementär sind.
Verfahren zum Erfassen einer Trägheitsrate, umfassend die Schritte des Anlegens eines Antriebssignals an ein Schwingungsratenerfassungselement, um eine Oszillation zu erzeugen, des Überwachens von durch die Bewegung des Ratenerfassungselements erzeugten Signalen, um ein Ratensignal bereitzustellen, und des Speicherns von digitalen Daten in einem Speicher, gekennzeichnet durch den Schritt des selektiven Programmierens einer Endstufe zum Betrieb in einem Normalmodus, in dem das Ratenausgangssignal zum Ausgangsanschluss geführt wird, in einem Fehlermodus, in dem ein Signal einer vorbestimmten Beschaffenheit an den Ausgangsanschluss angelegt wird, um das Auftreten eines Fehlers anzuzeigen, und in einem Programmiermodus, in dem Daten bidirektional durch den Ausgangsanschluss treten können und ein externer Computer mit dem Speicher durch den Ausgangsanschluss koppeln kann.
Verfahren nach Anspruch 11, umfassend die Schritte des Überprüfens auf Vorliegen der folgenden Bedingungen vor dem Erlauben des Eintritts in den Programmiermodus: die Energiezufuhrspannung ist auf einen erhöhten Pegel angehoben und ist für einen vorbestimmten Zeitraum auf dem erhöhten Pegel gehalten, ein erster Zugangscode ist durch den Ausgangsanschluss angewendet und ein zweiter Zugangscode ist auf den Speicher angewendet, um eine Schreib-/Lesesequenz zu initiieren.
Verfahren nach Anspruch 11 oder Anspruch 12, wobei der Ausgangsanschluss auf einer vorbestimmten Spannung gehalten wird, um das Auftreten eines Fehlers anzuzeigen.
Verfahren nach irgendeinem der Ansprüche 11 bis 13, umfassend die Schritte des Bereitstellens eines analogen Temperatursignals, des Umwandelns des analogen Temperatursignals in ein digitales Signal in einem Analog-Digital-Wandler und einer sukzessiven Approximationslogik und des Adressierens des Speichers in Übereinstimmung mit dem digitalen Signal, um Temperaturkompensationsdaten abzurufen.
Verfahren nach irgendeinem der Ansprüche 11 bis 14, umfassend den Schritt des Überwachens von Signalen an unterschiedlichen Stellen innerhalb des Ratensensors, um das Auftreten eines Fehlers zu detektieren, und Anlegen im Falle eines Fehlers.
Verfahren nach irgendeinem der Ansprüche 11 bis 15, umfassend die Schritte des Umwandelns von aus dem Speicher abgerufenen Daten in analoge Signale und des Kalibrierens des Ratensensors mit den analogen Signalen.
Verfahren nach irgendeinem der Ansprüche 11 bis 16, umfassend die Schritte des Bereitstellens eines analogen Temperatursignals, des Umwandeln des analogen Temperatursignals in ein digitales Signal in einem Analog-Digital-Wandler und einer sukzessiven Approximationslogik, des Anlegens des digitalen Temperatursignals an einen Digital-Analog-Wandler, um ein analoges Rückkopplungssignal bereitzustellen, des Zusam menführens des Rückkopplungssignals mit dem Signal vom Temperatursensor, um ein Restfehlersignal bereitzustellen, und des Überwachens des Restfehlersignals, um die Genauigkeit der Umwandlungen zu überprüfen.
Verfahren nach Anspruch 17, wobei das Restfehlersignal mit einem Fensterkomparator überwacht wird, um zu überprüfen, dass jeglicher Umwandlungsfehler innerhalb vorbestimmter Grenzen liegt.
Verfahren nach irgendeinem der Ansprüche 11 bis 18, wobei die Daten in dem Speicher in Form von digitalen Wörtern gespeichert sind, und das Verfahren die Schritte umfasst des Speicherns jedes der digitalen Wörter in zwei unterschiedlichen Speicherorten, des Lesens der Wörter aus den beiden Orten und des Vergleichens der Daten aus den zwei Orten, um zu bestimmen, ob irgendeine Datenkorruption aufgetreten ist.
Verfahren nach Anspruch 19, wobei die Daten so interpretiert werden, dass sie ein positives Vorzeichen haben, falls die beiden Wörter identisch sind, und dass sie ein negatives Vorzeichen haben, falls die beiden Wörter komplementär sind.