JP2505771B2 - デ―タ処理装置 - Google Patents

デ―タ処理装置

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JP2505771B2
JP2505771B2 JP61237265A JP23726586A JP2505771B2 JP 2505771 B2 JP2505771 B2 JP 2505771B2 JP 61237265 A JP61237265 A JP 61237265A JP 23726586 A JP23726586 A JP 23726586A JP 2505771 B2 JP2505771 B2 JP 2505771B2
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Description

【発明の詳細な説明】 （発明の分野） 本発明は、複数個の並列演算するデータ処理モジュー
ルから成り、且つ複数個のクロック回路を含む多重冗長
クロック装置を具えているデータ処理装置に関するもの
である。各クロック回路はそれぞれのデータ処理モジュ
ールに割り当てられる。多重冗長クロック装置はそれぞ
れのクロック回路間で出力クロック信号をやり取りする
相互接続回路網も具えている。各クロック回路は受信し
た出力クロック信号から多数決信号を求めるための入力
多数決装置を具えている。各クロック回路はクロック信
号の関数を有するクロック関数信号（以下、単にクロッ
ク信号と称する）を発生するクロック関数発生器も具え
ており、このクロック関数発生器は、制御機能部を介し
て多数決信号に従ってこのクロック関数発生器を再調整
して、クロック信号と多数決信号との間のずれを低減さ
せるための再調整回路を具えている。各クロック回路は
前記クロック信号から関連するクロック回路の出力クロ
ック信号を形成するための出力素子も具えている。
（従来の技術） この種類のデータ処理装置は、本願人の名による米国
特許第4,402,045号（特願昭55−180293号，特開昭56−9
7158号）から既知である。この既知の装置は、所謂（n,
k）システム、特に（4,2）システムであって、プロセッ
サ容量が四重になっており、記憶容量が二重（即ち、デ
ータワード当りの記憶容量が二重）になっており、デー
タ処理モジュールの１つが故障しても、装置が動作し続
けられるようになっている。このようなデータ処理装置
にマルチプル冗長クロック装置を設け（前記米国特許明
細書第11欄，第25〜30行）、クロック装置の所定の故障
も許容できるようにすることが提案されている。この点
でデービス（Davies）他の論文「シンクロナイジング
アンド マッチング イン リダンダント システム
ズ」，アイ・イー・イー・イー・トランザクションズ
オブ コンピューティング第C27巻第６号,1978年６月，
第531〜539頁が参考になる。この論文の第９図に示され
るクロック装置は、３個のクロック回路を具え、これら
のクロック回路が３個の全てのクロック回路の出力クロ
ック信号を受信するようになっている。しかし、このよ
うな三重化では保護が不十分で、２個のクロックモジュ
ールが正しく動作していても、なお誤りが生ずることが
数学的根拠に基づいて確かめられている。
（発明が解決しようとする課題） 本発明の目的は、高々１個又は高々２個のクロック回
路が誤動作する場合で、しかもこのような誤動作による
信号構成がどんなであれ、クロックパルスサイクルのレ
ベルでのクロック間の同期が維持される冒頭にて述べた
種類のデータ処理装置を提供することにある。さらに本
発明の目的は、入力側の多数決装置及び再調整回路を簡
単な論理構成のものとすることにある。本発明の他の目
的は、信号遅延時間を短くすることができ、従ってクロ
ック周波数を高くすることができ、発振が単一クロック
サイクルのレベルで自己減衰し、且つクロック回路が電
子部品の精度により制約される限りでは、同期をとった
クロック回路間の差が常に小さくなるようにすることに
ある。前記クロック回路の誤動作による任意の信号構成
とは、信号そのものの形状のことである。また、これは
他のクロック回路によって受信される関連する出力クロ
ック信号の形状にも関連するものである。この形状は他
の全てのクロック回路に対して必ずしも同じとする必要
はない。
（課題を解決するための手段） 上述した目的を達成するために、本発明は、並列に動
作する４個のデータ処理モジュールと、多重冗長クロッ
ク装置とを備えるデータ処理装置において、前記多重冗
長クロック装置は、各々が出力クロック信号を発生する
と共に前記各データ処理モジュールに個別に割り当てら
れた４個のクロック回路を有し、これらクロック回路の
各々が、 当該クロック回路以外の３個のクロック回路からの出
力クロック信号を入力し、これら出力クロック信号の各
２値レベルの多数決に基づいて決定された２値レベルを
持つ多数決信号を形成する多数決手段と、 前記多数決信号に基づいてクロック信号を発生すると
共に、このクロック信号の各信号レベル転換部を該クロ
ック信号と前記多数決信号との間のずれがこれら信号の
連続した複数の周期にわたって徐々に減少されるような
0.5以下のずれ低減ファクタで修正するクロック関数発
生手段と、 前記クロック信号を前記出力クロック信号として出力
する出力手段と、 を具えていることを特徴とするデータ処理装置にある。
上記本発明によれば、特に従来の欠点を成す比較的長
い信号遅延時間をまねいている排他的論理和機能を省く
ことができる。このことは、例えば8MHzのクロック周波
数を達成することを目的とする場合に、遅延期間が約60
nsの1/2となることを意味する。多くの市販の回路部品
の遅延時間は約10nsである。この遅延時間のばらつきの
大きさも同程度である。こうした２つの影響のために、
極めて簡単な入力多数決装置を用いる場合に、誤りマー
ジンが斬様な値により低減されることになる。斬様な回
路部品を複数個直列に接続して成るもっと複雑なずれ判
定装置を用いた場合には、斬様なクロック装置の誤りマ
ージンが通常実質のないものになってしまう。
本発明の他の好適な実施に当たっては、特許請求の範
囲の実施態様項に記載のようにする。
多数決装置は通常２値レベルの多数決信号を供給す
る。クロック関数発生器はクロック周期で反復するクロ
ック信号を供給する。このクロック信号は多数決信号を
受信する再調整回路によって再調整（修正）される。後
述する多くの実施例では、この再調整回路をクロック関
数発生器の他の部分と機能的に結合させるため、この再
調整回路は関数発生器の別の部分を形成するのではな
い。出力素子はクロック信号から多数決装置に供給する
ための出力クロック信号を形成する。後述する実施例に
よっては、この出力素子の名目上のものとしたり、例え
ば反転により位相偏移を導入できるようなものとしたり
する。
図面につき本発明を詳細に説明する。
マルチプロセッサ計算機システムの簡単な説明 第１図は本発明に係るマルチプロセッサ計算機の簡単
なブロック図である。これは複数個のクロック回路から
成る多重冗長クロック装置を具えている。この計算機は
４個の計算機モジュールを含む。各計算機モジュール
は、一個のプロセッサモジュール、それ固有のクロック
回路及びデータワード再構成モジュールを含む。４個の
プロセッサモジュール200〜206が存在し、各クロック回
路220〜226はクロック信号を関連するプロセッサモジュ
ールに与える。各クロック回路はまたクロック信号を全
ての他のクロック回路、従って間接的に他のプロセッサ
モジュールにも与える。各プロセッサモジュールはその
出力データを全部で４個のデータワード再構成モジュー
ル210〜216に与える。これらの４個のデータワード再構
成モジュールは一つになって１個のデータワード再構成
装置を構成する。各データワード再構成モジュールで
は、所与のデータ誤りが検出・訂正され、正しいデータ
が関連するプロセッサモジュールに与えられ、そこでデ
ータ処理が行なわれる。
いくつかのモジュールに分割される計算機は前記米国
特許第4,402,045号に記載されている。そこではコード
記号から成るコードワードをデータ記号から成るデータ
ワードに基づいて形成している。符号化後、各計算機モ
ジュールはコードワードの一部、例えば、１つのコード
記号だけを処理する。この処理は、例えば、メモリへの
記憶に関係し、後にこのメモリを読出し、コード記号を
再生する。算術演算用の全データワードを再構成するた
めに、全てのコード記号は全ての計算機モジュールに供
給される。この時、例えば、１個の計算機モジュールが
完全に誤動作しても演算処理が正しく行なわれることが
確かめられている。
第１図に示した構成によれば、種々の計算機モジュー
ルでの種々の演算はクロック回路220〜226から成るクロ
ック装置により同期がとられる。データワード再構成モ
ジュールでの演算もこのようにして同期をとられるが、
これは図示してない。計算機モジュールの１個、例え
ば、ブロック202,212,222を含むモジュールが故障して
も（データ又はクロック）、他の３個のモジュールは通
常通りに動作し続けることができる。前に引用した参考
文献にれば、算術論理演算ユニット（ALU）等の処理能
力を四重にするのに、メモリは、単一の非冗長プロセッ
サと対比するのに、二重の記憶容量を有するだけでよい
（普通の技術用語で用いられる斯かるプロセッサは前景
メモリも含み、背景メモリ及び他の周辺装置はここでは
考慮しない。） 同じように、他の多重冗長データ処理装置（例えば、
通信装置又はワードプロセッサ装置）にもこのような多
重冗長クロック装置を設けることができる。この改良さ
れたクロック装置については後述する。データ処理装置
のレベルでは、出力クロック信号が３個の他のクロック
回路だけに供給されるような改良をする。
クロック装置の説明 第２図は、第１図に示したデータ処理装置に使用する
本発明に係る多重冗長クロック装置の一実施例を示す。
４個のクロック回路20,22,24,26があるが、そのうちの
１つのクロック回路20をゲートレベルで詳細に示してい
る。このクロック回路20自体は、デービス（Davies）他
の論文の第９図に示されている。このクロック回路は３
個のANDゲート28,30,32及び１個のORゲート34を具えて
いる。これらのゲートは一つになって多数決装置54を構
成する。他の素子はクロック関数発生器56を構成する。
これらの素子は、8MHzの水晶発振器36,抵抗38,40,42（1
000Ω），コンデンサ46（10pF），電圧比較器48（タイ
プLM311）及び増幅器50（ECLタイプ10104のようなANDゲ
ート）である。増幅器50は非反転出力端子と、丸で示し
た反転出力端子とを有し、また、電圧比較器48は図示し
たように接続する。素子40,42,48,50を経る帰還路は、
デューティサイクル（出力クロック信号が高い期間を、
発振周期で除したもの）をほぼ50％に調整する働きをす
る。発振回路の再調整は多数決装置54の出力信号を水晶
発振器56に直接結合することにより行われる。他の適切
なクロック回路については後述する。
前に引用した論文は３個のクロック回路から成り、そ
れらの出力クロック信号を３個の全ての多数決回路の入
力端子に供給するクロック装置を記載している。しか
し、本発明者は、これでは、誤動作が１個のクロック回
路だけに限定されている時でも、場合によってはシステ
ム全体が不正確に動作してしまうことを確かめた。本発
明に係る第１の対策はクロック回路の数を４個に増すこ
とである。後述するように、こうすれば１個の任意のク
ロック回路が誤動作しても、クロック装置は正しく動作
し続けることができる。第２図によれば、クロック回路
20の出力クロック信号は、他の３個のクロック回路22,2
4,26に供給されるだけで、自己のクロック回路20の多数
決装置には帰還されない。同じことが、他のクロック回
路の出力クロック信号にもあてはまる。出力クロック信
号を自己のクロック回路にも帰還させる場合には、「自
己の」出力クロック信号に対しては他の出力クロック信
号とは異なる取扱方法を必要とし、このような方法には
動作がゆっくりとした回路、例えば、排他的論理和ゲー
トを利用する回路を用いる必要があった。
同期問題の説明 第３図は、４重の冗長クロック装置を示す。各クロッ
ク回路は、多数決装置（ボータ）V1…V4を具え、これら
がそれぞれの多数決信号d1…d4を出力する。各クロック
回路はまたクロック関数発生器F1…F4を具え、これらが
出力クロック信号C1…C4を出力する。各クロック関数発
生器は、再調整回路B1…B4とクロックK1…K4を具えてい
る。
これに関連して、第４図及び第５図には三重のクロッ
ク装置及びそのクロック装置では処理できない誤り状態
をそれぞれ示している。第４図には３個のクロック回路
を示してあり、これらは全て出力クロック信号a1…a3を
受信する。多数決装置V1…V3は第２図につき説明した態
様で動作し、信号b1…b3を出力する。素子T1,T2,T3は、
1/2の局部クロック期間の遅延を有する遅延線である。
例えば、奇数個のインバータを直列に接続して形成する
ような、このような素子による発振器回路の構造は、そ
れ自体既知である。最后に、遅延線の出力側にどれもも
う１つのインバータを接続する。第５図は、第２のクロ
ック回路が誤動作し、このクロック回路が上側のクロッ
ク回路にa1（ｔ）と同じ信号を供給し、下側のクロック
回路にa3（ｔ）と同じ信号を供給する場合に起り得る誤
り状態を示している。第５図の最初の３つの曲線は上側
のクロック回路から見た時の３つの信号a1…a3を示す。
４番目の曲線は多数決装置V1により形成される信号b1
（ｔ）を表わす。次の３つの曲線は下側のクロック回路
から見た時の３つの信号a1…a3を表わす。最后の曲線は
多数決装置V3により形成される信号b3（ｔ）を表わす。
第５図から、多数決信号b1（ｔ）とb3（ｔ）との間の位
相差が次第に大きくなることが判る。同じ誤りパターン
が引用した論文に開示されている回路で生ずる場合にも
同様な間違った挙動が観察される。また、種々の他の誤
り状態も存在するが、これらもこのような同期外れをま
ねくことになる。
従って、誤り許容多重クロック装置に課されるべき要
件は次の通りである。
ａ）正しく動作している任意対のクロック回路間の位相
差が第１の限界値を越えない場合には、この位相差は後
のいずれの瞬時にもこの限界値を越えてはならない（こ
れは後記表４の式4.2のように表わすことができる。） ｂ）正しく動作している任意対のクロック回路間の位相
差が第２の限界値を越える時は、この位相差は時間と共
に減少する必要がある（自己同期）。この減少は必ずし
も単調である必要はない（これは、後記表４の式4.3の
ように表わすことができる）。２つの限界値は同じで
も、同じでなくてもよい。但し、いずれの場合も、1/2
クロック期間より小さくなければならない。
誤り許容システムについての説明 以后、二進信号の「クロック期間」は、各信号レベル
転換部に応答して１だけインクリメントされる整数とし
て定義する。ｉ番目のクロック回路のクロック信号ci
（ｔ）のクロック期間はniであり、同回路の多数決信号
di（ｔ）のクロック期間はmiである。クロック期間ni＝
ｋでの信号ci（ｔ）のずれをxi（ｋ）と称する。クロッ
ク期間mi＝ｋでの信号di（ｔ）のずれをyi（ｋ）と称す
る。第６図は時間線図としてこれらの量の一例を示す。
時間は、例えば、ns（10-9s）で測定される。２つの連
続する信号間では関連する信号のずれは変わらない。
２つのクロック信号ci,cjの間の時間ずれの差及び２
つの多数決信号di,djの間の時間ずれの差も次のように
定義する。
ri,j（ｋ）＝xi（ｋ）−xj（ｋ）〔ci（ｔ）,cj（ｔ）
の場合〕 si,j（ｋ）＝yi（ｍ）−yj（ｍ）〔di（ｔ）,dj（ｔ）
の場合〕 以下に与える説明では、多数決時間が瞬時的にどちら
が多数かを判定し、この判定には遅延を伴い、その後に
二進多数決信号が得られるものとする。クロック関数発
生器の入力側でも遅延が生ずる。これらの遅延は一つに
まとめられてTiで表わされる。信号diはこの遅延機構の
出力側に現われる。
Ｄは関数Fiを定める２つの実限界値間の閉区間である
と仮定する。Fiに対し、区間Ｄ内のｘの各値に対して
は、関数Fiが連続的で、微分可能であり、その微分係数
が１より小さい正の値となるということが成立する。こ
の微分係数はずれ低減ファクタ、即ち、２つの信号間の
ずれを低減させるファクタである。このファクタが高
く、例えば、１に近い場合は、ずれが迅速に小さくな
る。このファクタが低い場合は、ずれが小さくなるのに
長くかかる。ずれ低減ファクタは１より小さく、例え
ば、0.8より小さくするのが好適である。これは、こう
すると外乱に対する感受性が小さくなり、外乱が部分的
にしか（又は１つ以上の期間だけ遅延されて）出力信号
に現われないからである。その場合、突然入ってきた外
乱は必ずしも安全性を損なわない。第４図に示した回路
の不都合な特性は、特に、ずれ低減ファクタが値１を有
する故に生ずる。この時は如何なるずれもそっくりその
まま直ちに通過してしまう。通常はずっと小さな値が有
利である。例えば、0.5以下の値、更にはずっと小さな
0.01と0.1の間の値とする。一般には、ずれ低減ファク
タが低くなるにつれて、各個別のクロック回路の安定性
が高くなると云える。しかし、変化に対する応答速度、
例えば、スイッチオン現象はゆっくりとなる。また、ず
れ低減ファクタが小さくなると、同期の初期化が著しく
妨げられる場合がある。しかし、このような低い値でも
良い結果が得られている。水晶発振器の場合は、安定度
が高いため、例えば、0.001というずれ低減ファクタに
なることもある。Fiの微分係数をFi′とし、次式が成立
すると仮定する。
Fi（yi（ｋ）−xi（ｋ））−Fj（yi（ｋ）−xi（ｋ）） ＝ei,j（ｋ） xi（ｋ＋１） ＝xi（ｋ）＋Ｆ′ｉ（yj（ｋ）−xi（ｋ）） その場合、yi（ｋ）−xi（ｋ）とyj（ｋ）−xi（ｋ）
との間に量Zi,j（ｋ）が存在し、これには表４の式１
（4.1と記す）が当てはまる。言葉で表現すれば、この
式は、瞬時（ｋ＋１）における２つの信号間の差が瞬時
（ｋ）におけるこれらの２つの信号間の差に等しく、こ
れらの差は瞬時（ｋ）における信号に依存する量だけそ
れぞれ増減する。実際には、ずれをずれ低減ファクタに
より補正し（最初の式）、その後で既知の中間値を与え
る。原理的には、Fiの関数発生器として遅延線を用いる
ことができる。しかし、それぞれのずれ低減ファクタが
Fi′＝１であるため、これは適当ではない。しかし、フ
ェーズロックドループ（PLL）、帯域フィルタ（ノッチ
フィルタ）及び水晶発振器により良好な結果を得ること
ができる。
次に、クロックモジュール間の位相シフト（skew）が
小さい場合は、少なくともＧ個の回路が但しく動作する
ｎ個のクロック回路を具える多重冗長クロック装置につ
いて、有限数Amaxと整数ｋ＞０とが存在することになる
ため、正しく動作しているクロックモジュールのサブセ
ットには式4.2が当てはまる（前記パラグラフａ参
照）。これは、十分に正確な同期がも早や失われている
ことを意味する。但し、少なくとも互いに同期している
クロック回路の間に新しい誤動作が生じないものとす
る。また、式4.3の条件が適用できる。
４個の正しいモジュールを含むシステムの第２の条件
（前記パラグラフｂ）の証明は、後記表１の式で与えら
れる。但し、一般性を損なわずに、xi（ｋ）≦x2（ｋ）
≦x3（ｋ）≦x4（ｋ）とする。これから式1.1…1.4が従
う。式1.5…1.10はri,j（ｋ＋１）の定義からででく
る。但し、|ri,j（ｋ＋１）｜≦r4,1（ｋ）とし、式1.1
の必要十分条件が1.12につき述べた定義及び条件と共に
満足されるものとする。
０＜ri,j（ｋ）≦Amaxであれば、ｉ＞ｊ及び０＜Ｆ′
（ｘ）＜１であるから、前記第１の条件はAmax≧Aminに
当てはまり、|ri,j（ｋ＋１）｜≦Amaxとなることが判
る。
１個の誤動作しているモジュールの証明 １個のクロックモジュール（例えば、No.4）が誤動作
している場合は、yi（ｋ）についての式だけ異なる。表
２の式2.1を適用できると仮定すると、その場合式2.2…
2.4が当てはまる。ここに、hi（ｋ）は第ｉ番（ｉ＝1,
2,3）のモジュールで処理中に誤動作している（第４
番）モジュールの信号の影響を表わす。プレファクタ0.
5は多数決の効果を表わす。別の制約を含まない式2.8の
条件に従うと、元の第２の条件が式2.9に当てはまる。
元の第１の条件はAmax≧Aminに当てはまる。
簡単なクロック回路の作成 第７図はフィルタ回路を含むクロック回路を示す。こ
の場合、関数Ｆは後記表３の式3.1のように表すことが
できる。ここに、Ｔは入力信号の期間であり、AiはBiよ
りずっと大くする。表３の条件3.2に従えば、式3.1は式
3.3に近似できる。こうすると式3.4になる。ファクタＥ
は主として部品の精度により決まる。式3.5を適用でき
れば、これから式3.6がでてくる。例えば、maxi（ei）
＝0.05でＴ＝125nsの場合は、次式が成立する。
０＜Ｅ＜1.4ns 遅延時間が短かく、遅延の値のばらつきが比較的小さ
い電子部品は、例えば、シグネティックス社から、ブッ
クIC15Nとして1984年２月に刊行されたカタログ「ファ
ースト テー テー エル ロジック シリーズ」から
既知である。多数決装置は部品74F64（この本の第35.7
頁）により作ることができる。この部品の遅延時間のば
らつきは2.5nsと7nsの間にあり、高々4.5nsである。通
常必要とする反転バッファは一般に2nsのばらつきを含
む。関連する水晶発振器の最適周波数に対する周波数の
誤調整のばらつきも通常2nsである。従ってばらつきは
全体で8.5nsとなる。周波数の比較により生ずる付加的
なばらつきも入れて、これは全部で約10nsとなることを
意味する。これは関連する用途に対し許容できる値であ
る。多数決装置の出力ORゲートは高速回路に内部的に結
線される。図示した２個の抵抗は電源電圧（＋）と大地
との間の分圧器を形成する。出力段は矩形波信号を供給
するバッファ100を含む。
水晶発振器（第８図）を用いる場合にも同じように解
析することができる。唯一つの問題は発振周波数の高調
波である。直列回路の付加容量Cbと負荷抵抗Rbを適当に
選べば、これらの高調波は無視できる程度に小さくする
ことができる。Ｔ＝125ns（8MHz）の場合は、計算によ
りRb＝2.5…5kΩ,Cb＝10…20pFとすることができる。実
際に作るには、半田付けの接続および接点が、既に10pF
含むことになる。ファクタeiは負荷抵抗と負荷容量の公
差の和にほぼ等しくなる。これは、水晶発振器の共振周
波数が正確に10-5ないし10-6となり、等価回路における
部品のそれと同じ程度の大きさとなるからである。これ
らの部品のばらつきが５％（ei＝0.05）である場合、最
も不都合な移相は約10nsとなる。この回路はまた可変抵
抗102,ダンピング抵抗104及びインバータ106（タイプ74
F04）も含み、多数決装置の反転作用を補償する。
第９図は、デューティサイクルを50％に固定する代り
の実施例を示す。この目的で、コンデンサ108及び分圧
器110/112を設けることに加えて、出力クロック信号Ci
（ｔ）を1/2化素子114を介して、コンデンサ108と抵抗1
10の接続点にフィードバックさせる。1/2化素子114は電
源電圧の影響下に「正」極で受け取った電圧を1/2にす
る。もう一つの実施例は、反転バッファ素子（74LS04）
及び1/2化素子114を非反転出力端子と反転出力端子とを
有し、抵抗110と112の接続点により給電されるバッファ
により置き換えるものである。両方の出力信号は差動増
幅器に加え、該差動増幅器の出力端子をコンデンサ108
と抵抗110の接続点に接続する。
第10図は、第８図に示したクロック回路のさらに他の
実施例を示す。この実施例は、多少、フェーズロックド
ループを含むものに似ている。水晶発振器120、出力バ
ッファ122及び多数決装置124に加えて、次のものが設け
られている。
−クロック出力信号Ci（ｔ）を差決定装置126の負の
入力端子に戻すフィードバック回路 −抵抗128とコンデンサ130とから成る積分回路 −容量が積分の結果により調整ができ、発振周波数を
再調整できるコンデンサ132。
第11図は、フェーズロックドループを含む他の実施例
を示す。この回路は、多数決装置140,乗算回路142,低域
フィルタ144,電圧制御発振器146及び出力バッファ段148
を具える。信号di（ｔ）の位相の変化は低域フィルタ14
4を経て先に送られる。それ故、高速の変化は何の影響
も与えず、時間的に分散させられる。関数Ｆはループ、
即ち０＜Ｆ′≪１により作られ、フェーズロックドルー
プは自己の共振周波数では動作しない。その理由は、信
号di（ｔ）の周波数は他のクロック回路のフェーズロッ
クドループにも依存するからである。フェーズロックド
ループの正確さと、その内部位相シフトは帯域フィルタ
又は水晶発振器を含む他の実施例と同じように考慮に入
れねばならない。
注意すべきことは、多重冗長クロックシステムの種々
のクロック回路を第７図ないし第11図の原理のいくつか
に基づいて作れることである。また、第７図ないし第11
図の回路の変更例も種々可能である。
【図面の簡単な説明】
第１図は、本発明に係るデータ処理装置のブロック図、 第２図は、第１図に示したデータ処理装置で使用するた
めの多重冗長クロック装置の回路図、 第３図は、四重の冗長クロック装置の略図、 第４図は、所定の誤り状態に対処できない多重クロック
装置の説明図、 第５図は、所定の誤り状態とその結果の説明図、 第６図は、時間の関数として種々の量の変化を示す説明
図、 第７図は、フィルタ回路を含むクロック回路の回路図、 第８図は、水晶発振器を含むクロック回路の回路図、 第９図及び第10図は、第８図の変形例の回路図、 第11図は、フェーズロックドループを含むクロック回路
の回路図である。 20〜26……クロック回路、28〜32……ANDゲート 34……ORゲート、36……8MHz水晶発振器 38〜42……抵抗、46……コンデンサ 48……電圧比較器、50……増幅器 52……出力端子、54……多数決装置 56……クロック関数発生器、102……可変抵抗 104……ダンピング抵抗、106……インバータ 108……コンデンサ、110/112……分圧器 114……1/2化素子、120……水晶発振器 122……出力バッファ、124……多数決装置 126……差決定装置、128……抵抗 130……コンデンサ、132……コンデンサ 140……多数決装置、142……乗算回路 144……低域フィルタ、146……電圧制御発振器 148……出力バッファ段、200〜206……プロセッサモジ
ュール 210〜216……データワード再構成モジュール 220〜226……クロック回路

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】並列に動作する４個のデータ処理モジュー
    ルと、多重冗長クロック装置とを具えるデータ処理装置
    において、前記多重冗長クロック装置は、各々が出力ク
    ロック信号を発生すると共に前記各データ処理モジュー
    ルに個別に割り当てられた４個のクロック回路を有し、
    これらクロック回路の各々が、 当該クロック回路以外の３個のクロック回路からの出力
    クロック信号を入力し、これら出力クロック信号の各２
    値レベルの多数決に基づいて決定された２値レベルを持
    つ多数決信号を形成する多数決手段と、 前記多数決信号に基づいてクロック信号を発生すると共
    に、このクロック信号の各信号レベル転換部を該クロッ
    ク信号と前記多数決信号との間のずれがこれら信号の連
    続した複数の周期にわたって徐々に減少されるような0.
    5以下のずれ低減ファクタで修正するクロック関数発生
    手段と、 前記クロック信号を前記出力クロック信号として出力す
    る出力手段と、 を具えていることを特徴とするデータ処理装置。
  2. 【請求項２】前記ずれ低減ファクタが0.1以下であるこ
    とを特徴とする特許請求の範囲第１項に記載のデータ処
    理装置。
  3. 【請求項３】前記クロック関数発生手段が前記多数決信
    号を入力するLRCバンドフィルタを具え、前記出力手段
    が前記LRCバンドフィルタの出力端子に結合されたバッ
    ファを具えることを特徴とする特許請求の範囲第１項又
    は第２項に記載のデータ処理装置。
  4. 【請求項４】前記クロック関数発生手段が前記多数決手
    段の出力端子に結合された第１接続端子を有する水晶発
    振器を具え、前記出力手段が、 前記水晶発振器の第２接続端子に結合された入力端子
    と、前記出力クロック信号を出力する出力端子とを有す
    るバッファと、 第１電位点に結合された第１枝路と、コンデンサを介し
    て第２電位点に結合されると共に帰還素子を介して前記
    バッファの出力端子に結合された第２枝路とを具え、こ
    れら枝路の接続点が前記水晶発振器の第２接続端子に結
    合された分圧器と、 を具えていることを特徴とする特許請求の範囲第１項又
    は第２項に記載のデータ処理装置。
  5. 【請求項５】前記出力手段は出力信号線であり、前記ク
    ロック関数発生手段が、 前記出力信号線に接続された出力端子を有するバッファ
    と、 前記出力信号線に直接接続された第１接続端子と、前記
    バッファを介して前記出力信号線に接続された第２接続
    端子とを具える水晶発振器と、 前記水晶発振器の第１接続端子と第２接続端子との間に
    結合された可変コンデンサと、 前記出力信号線に結合された第１入力端子と、前記多数
    決信号を入力する第２入力端子と、出力端子とを有して
    いる差決定手段と、 前記差決定手段の出力端子と前記可変コンデンサの制御
    入力端子との間に結合され、前記差決定手段の出力信号
    の積分結果に基づいて前記可変コンデンサの容量を制御
    する積分回路と、 を有していることを特徴とする特許請求の範囲第１項又
    は第２項に記載のデータ処理装置。
  6. 【請求項６】前記出力手段が前記出力クロック信号を出
    力するための出力端子を有するバッファを具え、前記ク
    ロック関数発生手段がフェーズロックドループを具え、
    このフェーズロックドループが、 前記バッファの入力端子に結合された出力端子と、入力
    端子とを有している制御発振器と、 前記制御発振器の出力端子に結合された第１入力端子
    と、前記多数決信号を入力する第２入力端子と、出力端
    子とを有している乗算素子と、 前記乗算素子の出力端子と前記制御発振器の入力端子と
    の間に結合された低域フィルタと、 を具えていることを特徴とする特許請求の範囲第１項又
    は第２項に記載のデータ処理装置。
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