JP2000183730A - 位相調整回路 - Google Patents
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- JP2000183730A JP2000183730A JP10359588A JP35958898A JP2000183730A JP 2000183730 A JP2000183730 A JP 2000183730A JP 10359588 A JP10359588 A JP 10359588A JP 35958898 A JP35958898 A JP 35958898A JP 2000183730 A JP2000183730 A JP 2000183730A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 33
- 230000010355 oscillation Effects 0.000 claims description 18
- 101000868045 Homo sapiens Uncharacterized protein C1orf87 Proteins 0.000 description 10
- 102100032994 Uncharacterized protein C1orf87 Human genes 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000001934 delay Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 101100510617 Caenorhabditis elegans sel-8 gene Proteins 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ハード量の増大を抑制しながらも、複数の種
類のクロックの位相を調整する。 【解決手段】 所定の周期を有するクロックを設定され
た遅延量だけ遅延させて出力する複数の可変遅延回路1
0a〜10cのうち1つの可変遅延回路10aから出力
され、該クロックを分配するクロック分配系にて遅延が
発生したクロックと外部から入力される基準クロックと
の位相を比較する位相比較回路30と、位相比較回路3
0における比較結果に基づいてカウント動作を行うカウ
ンタ40とを設け、複数の可変遅延回路10a〜10c
において、カウンタ40におけるカウント値に基づいて
遅延量を設定する。
類のクロックの位相を調整する。 【解決手段】 所定の周期を有するクロックを設定され
た遅延量だけ遅延させて出力する複数の可変遅延回路1
0a〜10cのうち1つの可変遅延回路10aから出力
され、該クロックを分配するクロック分配系にて遅延が
発生したクロックと外部から入力される基準クロックと
の位相を比較する位相比較回路30と、位相比較回路3
0における比較結果に基づいてカウント動作を行うカウ
ンタ40とを設け、複数の可変遅延回路10a〜10c
において、カウンタ40におけるカウント値に基づいて
遅延量を設定する。
Description
【0001】
【発明の属する技術分野】本発明は、論理ICや論理カ
ード内のクロック分配系にて発生する遅延ばらつきを補
正する位相調整回路に関する。
ード内のクロック分配系にて発生する遅延ばらつきを補
正する位相調整回路に関する。
【0002】
【従来の技術】一般的に、論理ICや論理カード内のク
ロック分配系においては、遅延が発生するが、その遅延
量はチップによって異なるため、遅延ばらつきを補正す
る必要がある。
ロック分配系においては、遅延が発生するが、その遅延
量はチップによって異なるため、遅延ばらつきを補正す
る必要がある。
【0003】そのため、従来より、このような論理IC
や論理カードにおいては、外部から供給される基準クロ
ックと、内部のクロック分配系において遅延が生じたフ
ィードバッククロックとの位相を比較し、該比較結果に
基づいて、フィードバッククロックの位相が基準クロッ
クの位相と一致するように内部のクロック分配系におけ
る遅延量を制御し、それにより、チップ間における遅延
ばらつきを補正する位相調整回路が用いられている。
や論理カードにおいては、外部から供給される基準クロ
ックと、内部のクロック分配系において遅延が生じたフ
ィードバッククロックとの位相を比較し、該比較結果に
基づいて、フィードバッククロックの位相が基準クロッ
クの位相と一致するように内部のクロック分配系におけ
る遅延量を制御し、それにより、チップ間における遅延
ばらつきを補正する位相調整回路が用いられている。
【0004】近年、論理装置の性能の向上に伴って中央
処理装置とその周辺部のクロック周波数が高くなってい
るが、その一方で入出力装置や診断装置等のクロック周
波数は、中央処理装置とその周辺部のクロック周波数ほ
ど高くなっていない。
処理装置とその周辺部のクロック周波数が高くなってい
るが、その一方で入出力装置や診断装置等のクロック周
波数は、中央処理装置とその周辺部のクロック周波数ほ
ど高くなっていない。
【0005】そのため、1つの論理ICや論理カード内
で複数の種類のクロックを分配することを要求されるこ
とが多い。
で複数の種類のクロックを分配することを要求されるこ
とが多い。
【0006】この要求に応えるためには、同一チップ内
において上述したような位相調整回路をクロックの種類
ごとに複数用意する方法が一般的である。
において上述したような位相調整回路をクロックの種類
ごとに複数用意する方法が一般的である。
【0007】図4は、従来の位相調整回路の一構成例を
示す図であり、1つの論理カード内の構成を示してい
る。
示す図であり、1つの論理カード内の構成を示してい
る。
【0008】本構成例は図4に示すように、3つのPL
L回路100a〜100cと、PLL回路100aと接
続された複数の論理部20a−1〜20a−nと、PL
L回路100bと接続された複数の論理部20b−1〜
20b−nと、PLL回路100cと接続された複数の
論理部20c−1〜20c−nとから構成されている。
L回路100a〜100cと、PLL回路100aと接
続された複数の論理部20a−1〜20a−nと、PL
L回路100bと接続された複数の論理部20b−1〜
20b−nと、PLL回路100cと接続された複数の
論理部20c−1〜20c−nとから構成されている。
【0009】PLL回路100aは、所定の周期を有す
るクロックCK0が入力され、クロックCK0を設定さ
れた遅延量だけ遅延させて出力する可変遅延回路10a
と、可変遅延回路10aから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックCF
B0と外部から入力される基準クロックCREF0との
位相を比較する位相比較回路30aと、位相比較回路3
0aにおける比較結果に基づいて、カウントアップある
いはカウントダウンを行うカウンタ40aとから構成さ
れており、可変遅延回路10aにおける遅延量は、カウ
ンタ40aにおけるカウンタ値に基づいて設定される。
るクロックCK0が入力され、クロックCK0を設定さ
れた遅延量だけ遅延させて出力する可変遅延回路10a
と、可変遅延回路10aから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックCF
B0と外部から入力される基準クロックCREF0との
位相を比較する位相比較回路30aと、位相比較回路3
0aにおける比較結果に基づいて、カウントアップある
いはカウントダウンを行うカウンタ40aとから構成さ
れており、可変遅延回路10aにおける遅延量は、カウ
ンタ40aにおけるカウンタ値に基づいて設定される。
【0010】また、PLL回路100bは、所定の周期
を有するクロックCK1が入力され、クロックCK1を
設定された遅延量だけ遅延させて出力する可変遅延回路
10bと、可変遅延回路10bから出力され、内部のク
ロック分配系にて遅延が発生したフィードバッククロッ
クCFB1と外部から入力される基準クロックCREF
1との位相を比較する位相比較回路30bと、位相比較
回路30bにおける比較結果に基づいて、カウントアッ
プあるいはカウントダウンを行うカウンタ40bとから
構成されており、可変遅延回路10bにおける遅延量
は、カウンタ40bにおけるカウンタ値に基づいて設定
される。
を有するクロックCK1が入力され、クロックCK1を
設定された遅延量だけ遅延させて出力する可変遅延回路
10bと、可変遅延回路10bから出力され、内部のク
ロック分配系にて遅延が発生したフィードバッククロッ
クCFB1と外部から入力される基準クロックCREF
1との位相を比較する位相比較回路30bと、位相比較
回路30bにおける比較結果に基づいて、カウントアッ
プあるいはカウントダウンを行うカウンタ40bとから
構成されており、可変遅延回路10bにおける遅延量
は、カウンタ40bにおけるカウンタ値に基づいて設定
される。
【0011】また、PLL回路100cは、所定の周期
を有するクロックCK2が入力され、クロックCK2を
設定された遅延量だけ遅延させて出力する可変遅延回路
10cと、可変遅延回路10cから出力され、内部のク
ロック分配系にて遅延が発生したフィードバッククロッ
クCFB2と外部から入力される基準クロックCREF
2との位相を比較する位相比較回路30cと、位相比較
回路30cにおける比較結果に基づいて、カウントアッ
プあるいはカウントダウンを行うカウンタ40cとから
構成されており、可変遅延回路10cにおける遅延量
は、カウンタ40cにおけるカウンタ値に基づいて設定
される。
を有するクロックCK2が入力され、クロックCK2を
設定された遅延量だけ遅延させて出力する可変遅延回路
10cと、可変遅延回路10cから出力され、内部のク
ロック分配系にて遅延が発生したフィードバッククロッ
クCFB2と外部から入力される基準クロックCREF
2との位相を比較する位相比較回路30cと、位相比較
回路30cにおける比較結果に基づいて、カウントアッ
プあるいはカウントダウンを行うカウンタ40cとから
構成されており、可変遅延回路10cにおける遅延量
は、カウンタ40cにおけるカウンタ値に基づいて設定
される。
【0012】上記のように構成された位相調整回路にお
いては、PLL回路100a〜100c内のクロック分
配系においてそれぞれ遅延が生じたクロックCFB0〜
CFB2の位相が基準クロックCREF0〜CREF2
の位相と一致するように可変遅延回路10a〜10cに
てクロックCK0〜CK2が遅延され、それにより、ク
ロックCK0〜CK2が論理部20a−1〜20a−
n,20b−1〜20b−n,20c−1〜20c−n
に供給される時間が調整されている。
いては、PLL回路100a〜100c内のクロック分
配系においてそれぞれ遅延が生じたクロックCFB0〜
CFB2の位相が基準クロックCREF0〜CREF2
の位相と一致するように可変遅延回路10a〜10cに
てクロックCK0〜CK2が遅延され、それにより、ク
ロックCK0〜CK2が論理部20a−1〜20a−
n,20b−1〜20b−n,20c−1〜20c−n
に供給される時間が調整されている。
【0013】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の位相調整回路においては、同一チップ内
にて複数設けられた場合、その数分のPLL回路及び基
準クロック入力端子を設けなければならないため、ハー
ドウェアの規模が増大し、設計の工数が増大するととも
にチップが大型化してしまうという問題点がある。特
に、基準クロック入力端子においては、複数設けた場
合、そのハードウェアの規模が増大するため、チップの
大型化は顕著となる。
たような従来の位相調整回路においては、同一チップ内
にて複数設けられた場合、その数分のPLL回路及び基
準クロック入力端子を設けなければならないため、ハー
ドウェアの規模が増大し、設計の工数が増大するととも
にチップが大型化してしまうという問題点がある。特
に、基準クロック入力端子においては、複数設けた場
合、そのハードウェアの規模が増大するため、チップの
大型化は顕著となる。
【0014】また、フィードバッククロックと比較する
ための基準クロックにおいては、複数のPLL回路のそ
れぞれに同一のクロックが入力されるものの、複数の入
力端子に入力されるとともに、複数の位相比較回路にて
フィードバッククロックとの位相が比較されるため、基
準クロックを供給する側となる回路の精度や位相比較回
路の特性のばらつきによっては基準クロック間にて若干
の誤差が生じてしまう虞れがある。また、基準クロック
を供給する側となる回路の設計の工数が増大してしまう
という問題点がある。
ための基準クロックにおいては、複数のPLL回路のそ
れぞれに同一のクロックが入力されるものの、複数の入
力端子に入力されるとともに、複数の位相比較回路にて
フィードバッククロックとの位相が比較されるため、基
準クロックを供給する側となる回路の精度や位相比較回
路の特性のばらつきによっては基準クロック間にて若干
の誤差が生じてしまう虞れがある。また、基準クロック
を供給する側となる回路の設計の工数が増大してしまう
という問題点がある。
【0015】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、ハードウェ
アの規模を増大させずに複数の種類のクロックの位相を
調整することができる位相調整回路を提供することを目
的とする。
する問題点に鑑みてなされたものであって、ハードウェ
アの規模を増大させずに複数の種類のクロックの位相を
調整することができる位相調整回路を提供することを目
的とする。
【0016】
【課題を解決するための手段】上記目的を達成するため
に本発明は、所定の周期を具備するクロックが入力さ
れ、該クロックを設定された遅延量だけ遅延させて出力
する複数の可変遅延手段と、該可変遅延手段から出力さ
れたクロックによって動作する複数の論理部とを有し、
前記可変遅延手段から出力されたクロックを前記複数の
論理部に分配するクロック分配系にて生じる遅延ばらつ
きを補正する位相調整回路において、前記複数の可変遅
延手段のうち1つの可変遅延手段から出力され、前記ク
ロック分配系にて遅延が生じたクロックと外部から入力
される基準クロックとの位相を比較する比較手段と、該
比較手段における比較結果に基づいて前記複数の可変遅
延手段における遅延量を制御する遅延量制御手段とを有
することを特徴とする。
に本発明は、所定の周期を具備するクロックが入力さ
れ、該クロックを設定された遅延量だけ遅延させて出力
する複数の可変遅延手段と、該可変遅延手段から出力さ
れたクロックによって動作する複数の論理部とを有し、
前記可変遅延手段から出力されたクロックを前記複数の
論理部に分配するクロック分配系にて生じる遅延ばらつ
きを補正する位相調整回路において、前記複数の可変遅
延手段のうち1つの可変遅延手段から出力され、前記ク
ロック分配系にて遅延が生じたクロックと外部から入力
される基準クロックとの位相を比較する比較手段と、該
比較手段における比較結果に基づいて前記複数の可変遅
延手段における遅延量を制御する遅延量制御手段とを有
することを特徴とする。
【0017】また、前記遅延量制御手段は、前記比較手
段における比較結果に基づいてカウント動作を行うカウ
ンタであり、前記複数の可変遅延手段は、前記カウンタ
におけるカウント値に基づいて遅延量が設定されること
を特徴とする。
段における比較結果に基づいてカウント動作を行うカウ
ンタであり、前記複数の可変遅延手段は、前記カウンタ
におけるカウント値に基づいて遅延量が設定されること
を特徴とする。
【0018】また、前記カウンタは、前記比較手段にお
ける比較結果が、前記基準クロックに対して前記クロッ
ク分配系にて遅延が生じたクロックの位相が進んでいる
ものである場合はカウントアップを行い、前記基準クロ
ックに対して前記クロック分配系にて遅延が生じたクロ
ックの位相が遅れているものである場合はカウントダウ
ンを行い、前記基準クロックの位相と前記クロック分配
系にて遅延が生じたクロックの位相とがほぼ一致した場
合に該値をホールド出力することを特徴とする。
ける比較結果が、前記基準クロックに対して前記クロッ
ク分配系にて遅延が生じたクロックの位相が進んでいる
ものである場合はカウントアップを行い、前記基準クロ
ックに対して前記クロック分配系にて遅延が生じたクロ
ックの位相が遅れているものである場合はカウントダウ
ンを行い、前記基準クロックの位相と前記クロック分配
系にて遅延が生じたクロックの位相とがほぼ一致した場
合に該値をホールド出力することを特徴とする。
【0019】また、前記可変遅延手段は、複数の遅延素
子から構成され、該遅延素子の組合せにより遅延量が設
定されることを特徴とする。
子から構成され、該遅延素子の組合せにより遅延量が設
定されることを特徴とする。
【0020】また、前記複数の可変遅延手段に入力され
るクロックは、互いに周期が異なることを特徴とする。
るクロックは、互いに周期が異なることを特徴とする。
【0021】また、所定の周期を具備するクロック及び
制御信号が入力され、該クロック及び制御信号に基づい
てクロック信号を発振する発振手段と、該発振手段から
出力されたクロック信号によって動作する複数の論理部
とを有し、前記発振手段から出力されたクロック信号を
前記複数の論理部に分配するクロック分配系にて生じる
遅延ばらつきを補正する位相調整回路において、前記複
数の発振手段のうち1つの発振手段から出力され、前記
クロック分配系にて遅延が生じたクロックと外部から入
力される基準クロックとの位相を比較する比較手段を有
し、前記発振手段は、前記比較手段における比較結果と
前記入力されるクロックとに基づいて、クロック信号を
発振することを特徴とする。
制御信号が入力され、該クロック及び制御信号に基づい
てクロック信号を発振する発振手段と、該発振手段から
出力されたクロック信号によって動作する複数の論理部
とを有し、前記発振手段から出力されたクロック信号を
前記複数の論理部に分配するクロック分配系にて生じる
遅延ばらつきを補正する位相調整回路において、前記複
数の発振手段のうち1つの発振手段から出力され、前記
クロック分配系にて遅延が生じたクロックと外部から入
力される基準クロックとの位相を比較する比較手段を有
し、前記発振手段は、前記比較手段における比較結果と
前記入力されるクロックとに基づいて、クロック信号を
発振することを特徴とする。
【0022】(作用)上記のように構成された本発明に
おいては、外部から入力されたクロックを設定された遅
延量だけ遅延させて出力する複数の可変遅延手段のうち
1つの可変遅延手段から出力され、該クロックを分配す
るクロック分配系にて遅延が発生したクロックと外部か
ら入力される基準クロックとの位相が1つの比較手段に
て比較され、遅延量制御手段において該比較手段におけ
る比較結果に基づいて複数の可変遅延手段における遅延
量を制御するための制御信号が出力され、複数の可変遅
延手段において、遅延量制御手段から出力された制御信
号に基づいて遅延量が設定される。
おいては、外部から入力されたクロックを設定された遅
延量だけ遅延させて出力する複数の可変遅延手段のうち
1つの可変遅延手段から出力され、該クロックを分配す
るクロック分配系にて遅延が発生したクロックと外部か
ら入力される基準クロックとの位相が1つの比較手段に
て比較され、遅延量制御手段において該比較手段におけ
る比較結果に基づいて複数の可変遅延手段における遅延
量を制御するための制御信号が出力され、複数の可変遅
延手段において、遅延量制御手段から出力された制御信
号に基づいて遅延量が設定される。
【0023】このように、1つの比較手段、遅延量制御
手段及び基準クロックによって複数の可変遅延手段にお
ける遅延量が設定されるので、複数の可変遅延手段によ
って複数のクロック分配系における遅延ばらつきを補正
する場合においても、ハードウェアが著しく増大するこ
とはない。
手段及び基準クロックによって複数の可変遅延手段にお
ける遅延量が設定されるので、複数の可変遅延手段によ
って複数のクロック分配系における遅延ばらつきを補正
する場合においても、ハードウェアが著しく増大するこ
とはない。
【0024】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【0025】図1は、本発明の位相調整回路の実施の一
形態を示す図である。
形態を示す図である。
【0026】本形態は図1に示すように、互いに異なる
周期を有するクロックCK0〜CK2がそれぞれ入力さ
れ、クロックCK0〜CK2を設定された遅延量だけ遅
延させてそれぞれ出力する可変遅延回路10a〜10c
と、可変遅延回路10aから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックCF
Bと外部から入力される基準クロックCREFとの位相
を比較する位相比較回路30と、位相比較回路30にお
ける比較結果に基づいて、カウントアップあるいはカウ
ントダウンを行う遅延量制御手段であるカウンタ40
と、可変遅延回路10aから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックCF
Bに基づいて動作する複数の論理部20a−1〜20a
−nと、可変遅延回路10bから出力され、内部のクロ
ック分配系にて遅延が発生したクロックに基づいて動作
する複数の論理部20b−1〜20b−nと、可変遅延
回路10cから出力され、内部のクロック分配系にて遅
延が発生したクロックに基づいて動作する複数の論理部
20c−1〜20c−nとから構成されており、可変遅
延回路10a〜10cにおける遅延量は、カウンタ40
におけるカウンタ値に基づいて設定される。
周期を有するクロックCK0〜CK2がそれぞれ入力さ
れ、クロックCK0〜CK2を設定された遅延量だけ遅
延させてそれぞれ出力する可変遅延回路10a〜10c
と、可変遅延回路10aから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックCF
Bと外部から入力される基準クロックCREFとの位相
を比較する位相比較回路30と、位相比較回路30にお
ける比較結果に基づいて、カウントアップあるいはカウ
ントダウンを行う遅延量制御手段であるカウンタ40
と、可変遅延回路10aから出力され、内部のクロック
分配系にて遅延が発生したフィードバッククロックCF
Bに基づいて動作する複数の論理部20a−1〜20a
−nと、可変遅延回路10bから出力され、内部のクロ
ック分配系にて遅延が発生したクロックに基づいて動作
する複数の論理部20b−1〜20b−nと、可変遅延
回路10cから出力され、内部のクロック分配系にて遅
延が発生したクロックに基づいて動作する複数の論理部
20c−1〜20c−nとから構成されており、可変遅
延回路10a〜10cにおける遅延量は、カウンタ40
におけるカウンタ値に基づいて設定される。
【0027】以下に、上記のように構成された位相調整
回路の動作について説明する。
回路の動作について説明する。
【0028】まず、所定の周期を有するクロックCK0
〜CK2が可変遅延回路10a〜10cにそれぞれ入力
され、可変遅延回路10a〜10cにおいて、入力され
たクロックCK0〜CK2が可変遅延回路10a〜10
cにて設定されている遅延量だけ遅延して出力される。
〜CK2が可変遅延回路10a〜10cにそれぞれ入力
され、可変遅延回路10a〜10cにおいて、入力され
たクロックCK0〜CK2が可変遅延回路10a〜10
cにて設定されている遅延量だけ遅延して出力される。
【0029】可変遅延回路10a〜10cから出力され
たクロックにおいてはそれぞれのクロック分配系にて遅
延が発生し、その後、該クロックが論理部20a−1〜
20a−n,20b−1〜20b−n,20c−1〜2
0c−nにそれぞれ供給され、論理部20a−1〜20
a−n,20b−1〜20b−n,20c−1〜20c
−nは、供給されたクロックに基づいて動作する。
たクロックにおいてはそれぞれのクロック分配系にて遅
延が発生し、その後、該クロックが論理部20a−1〜
20a−n,20b−1〜20b−n,20c−1〜2
0c−nにそれぞれ供給され、論理部20a−1〜20
a−n,20b−1〜20b−n,20c−1〜20c
−nは、供給されたクロックに基づいて動作する。
【0030】可変遅延回路10aから出力され、クロッ
ク分配系にて遅延が発生したクロックは、論理部20a
−1〜20a−nに供給されるとともに、フィードバッ
ククロックCFBとして位相比較回路30に入力され
る。
ク分配系にて遅延が発生したクロックは、論理部20a
−1〜20a−nに供給されるとともに、フィードバッ
ククロックCFBとして位相比較回路30に入力され
る。
【0031】位相比較回路30においては、外部から基
準クロックCREFが入力されており、フィードバック
クロックCFBが入力されると、基準クロックCREF
とフィードバッククロックCREFとの位相が比較さ
れ、比較結果が出力される。
準クロックCREFが入力されており、フィードバック
クロックCFBが入力されると、基準クロックCREF
とフィードバッククロックCREFとの位相が比較さ
れ、比較結果が出力される。
【0032】次に、カウンタ40において、位相比較回
路30から出力された比較結果が、基準クロックCRE
Fに対してフィードバッククロックCFBの位相が進ん
でいるものである場合はカウントアップが行われ、ま
た、基準クロックCREFに対してフィードバッククロ
ックCFBの位相が遅れているものである場合はカウン
トダウンが行われ、基準クロックCREFの位相とフィ
ードバッククロックCFBの位相とがほぼ一致したとき
にその値がホールド出力される。
路30から出力された比較結果が、基準クロックCRE
Fに対してフィードバッククロックCFBの位相が進ん
でいるものである場合はカウントアップが行われ、ま
た、基準クロックCREFに対してフィードバッククロ
ックCFBの位相が遅れているものである場合はカウン
トダウンが行われ、基準クロックCREFの位相とフィ
ードバッククロックCFBの位相とがほぼ一致したとき
にその値がホールド出力される。
【0033】カウンタ40から出力されたカウント値は
可変遅延回路10a〜10cにそれぞれ入力され、可変
遅延回路10a〜10cにおいて、入力されたカウント
値に基づいて、クロックCK0〜CK2の位相を遅延さ
せるための遅延量が設定される。
可変遅延回路10a〜10cにそれぞれ入力され、可変
遅延回路10a〜10cにおいて、入力されたカウント
値に基づいて、クロックCK0〜CK2の位相を遅延さ
せるための遅延量が設定される。
【0034】ここで、可変遅延回路10a〜10cにお
いては、同一のチップ内で互いに近接して構成すること
により、製造ばらつきの影響を受けずほとんど同一の遅
延量を得ることができる。そのため、フィードバックク
ロックCFBの位相を基準クロックCREFと一致させ
ることにより、入力クロックCK0〜CK2が論理部2
0a−1〜20a−n,20b−1〜20b−n,20
c−1〜20c−nにそれぞれ供給され、論理部20a
−1〜20a−n,20b−1〜20b−n,20c−
1〜20c−nに供給される時間を調整することができ
る。
いては、同一のチップ内で互いに近接して構成すること
により、製造ばらつきの影響を受けずほとんど同一の遅
延量を得ることができる。そのため、フィードバックク
ロックCFBの位相を基準クロックCREFと一致させ
ることにより、入力クロックCK0〜CK2が論理部2
0a−1〜20a−n,20b−1〜20b−n,20
c−1〜20c−nにそれぞれ供給され、論理部20a
−1〜20a−n,20b−1〜20b−n,20c−
1〜20c−nに供給される時間を調整することができ
る。
【0035】図2は、図1に示した可変遅延回路10a
〜10cの構成例を示す図である。
〜10cの構成例を示す図である。
【0036】本形態における可変遅延回路10a〜10
cは図2に示すように、複数の遅延素子から構成されて
おり、カウンタ40におけるカウント値に基づいてその
組合せが選択され、それにより、遅延量が設定される。
cは図2に示すように、複数の遅延素子から構成されて
おり、カウンタ40におけるカウント値に基づいてその
組合せが選択され、それにより、遅延量が設定される。
【0037】例えば、カウンタ40が4ビットのカウン
タであり、そのカウント値“SEL8,SEL4,SE
L2,SEL1”が“0,1,0,1”の場合は、可変
遅延回路10a〜10cにおける遅延量は500psと
なる。
タであり、そのカウント値“SEL8,SEL4,SE
L2,SEL1”が“0,1,0,1”の場合は、可変
遅延回路10a〜10cにおける遅延量は500psと
なる。
【0038】また、カウンタ40がカウントアップして
カウント値が“0,1,1,0”になると遅延量は60
0psとなる。
カウント値が“0,1,1,0”になると遅延量は60
0psとなる。
【0039】なお、本形態においては、可変遅延回路1
0a〜10cにおける遅延量を制御するための遅延量制
御手段としてカウンタ40を用いたが、本発明はこれに
限らず、位相比較回路30における比較結果に基づいて
可変遅延回路10a〜10cにおける遅延量を制御する
ことができるものであればよい。
0a〜10cにおける遅延量を制御するための遅延量制
御手段としてカウンタ40を用いたが、本発明はこれに
限らず、位相比較回路30における比較結果に基づいて
可変遅延回路10a〜10cにおける遅延量を制御する
ことができるものであればよい。
【0040】また、本形態においては、3つのクロック
系が設けられたものについて説明したが、本発明はこれ
に限らず、複数のクロック系が設けられたものについて
適用することができる。
系が設けられたものについて説明したが、本発明はこれ
に限らず、複数のクロック系が設けられたものについて
適用することができる。
【0041】(他の実施の形態)図3は、本発明の位相
調整回路の他の実施の形態を示す図である。
調整回路の他の実施の形態を示す図である。
【0042】本形態は図3に示すように、所定の周期を
有するクロックCK0〜CK2及び制御信号がそれぞれ
入力され、クロックCK0〜CK2及び制御信号に基づ
いてクロック信号を発振する発振回路50a〜50c
と、発振回路50aから出力され、内部のクロック分配
系にて遅延が発生したフィードバッククロックCFBと
外部から入力される基準クロックCREFとの位相を比
較する位相比較回路30と、発振回路50aから出力さ
れ、内部のクロック分配系にて遅延が発生したフィード
バッククロックCFBに基づいて動作する論理部20a
−1〜20a−nと、発振回路50bから出力され、内
部のクロック分配系にて遅延が発生したクロックに基づ
いて動作する論理部20b−1〜20b−nと、発振回
路50cから出力され、内部のクロック分配系にて遅延
が発生したクロックに基づいて動作する論理部20c−
1〜20c−nとから構成されており、発振回路50a
〜50cにおける発振のタイミングは、位相比較回路3
0における比較結果に基づいて設定される。
有するクロックCK0〜CK2及び制御信号がそれぞれ
入力され、クロックCK0〜CK2及び制御信号に基づ
いてクロック信号を発振する発振回路50a〜50c
と、発振回路50aから出力され、内部のクロック分配
系にて遅延が発生したフィードバッククロックCFBと
外部から入力される基準クロックCREFとの位相を比
較する位相比較回路30と、発振回路50aから出力さ
れ、内部のクロック分配系にて遅延が発生したフィード
バッククロックCFBに基づいて動作する論理部20a
−1〜20a−nと、発振回路50bから出力され、内
部のクロック分配系にて遅延が発生したクロックに基づ
いて動作する論理部20b−1〜20b−nと、発振回
路50cから出力され、内部のクロック分配系にて遅延
が発生したクロックに基づいて動作する論理部20c−
1〜20c−nとから構成されており、発振回路50a
〜50cにおける発振のタイミングは、位相比較回路3
0における比較結果に基づいて設定される。
【0043】以下に、上記のように構成された位相調整
回路の動作について説明する。
回路の動作について説明する。
【0044】まず、所定の周期を有するクロックCK0
〜CK2が発振回路50a〜50cにそれぞれ入力され
るとともに、位相比較回路30からの制御信号が発振回
路50a〜50cにそれぞれ入力される。
〜CK2が発振回路50a〜50cにそれぞれ入力され
るとともに、位相比較回路30からの制御信号が発振回
路50a〜50cにそれぞれ入力される。
【0045】すると、発振回路50a〜50cにおい
て、入力されたクロックCK0〜CK2及び制御信号に
基づいてクロック信号が発振し、出力される。
て、入力されたクロックCK0〜CK2及び制御信号に
基づいてクロック信号が発振し、出力される。
【0046】発振回路50a〜50cから出力されたク
ロック信号はそれぞれのクロック分配系にて遅延が発生
し、その後、該クロック信号が論理部20a−1〜20
a−n,20b−1〜20b−n,20c−1〜20c
−nにそれぞれ供給され、論理部20a−1〜20a−
n,20b−1〜20b−n,20c−1〜20c−n
は、供給されたクロック信号に基づいて動作する。
ロック信号はそれぞれのクロック分配系にて遅延が発生
し、その後、該クロック信号が論理部20a−1〜20
a−n,20b−1〜20b−n,20c−1〜20c
−nにそれぞれ供給され、論理部20a−1〜20a−
n,20b−1〜20b−n,20c−1〜20c−n
は、供給されたクロック信号に基づいて動作する。
【0047】発振回路50aから出力され、クロック分
配系にて遅延が発生したクロック信号は、論理部20a
−1〜20a−nに供給されるとともに、フィードバッ
ククロックCFBとして位相比較回路30に入力され
る。
配系にて遅延が発生したクロック信号は、論理部20a
−1〜20a−nに供給されるとともに、フィードバッ
ククロックCFBとして位相比較回路30に入力され
る。
【0048】位相比較回路30においては、外部から基
準クロックCREFが入力されており、フィードバック
クロックCFBが入力されると、基準クロックCREF
とフィードバッククロックCREFとの位相が比較さ
れ、比較結果が出力される。
準クロックCREFが入力されており、フィードバック
クロックCFBが入力されると、基準クロックCREF
とフィードバッククロックCREFとの位相が比較さ
れ、比較結果が出力される。
【0049】位相比較回路30から出力された比較結果
は発振回路50a〜50cにそれぞれ入力され、発振回
路50a〜50cにおいて、入力されたクロックCK0
〜CK2及び位相比較回路30における比較結果に基づ
いてクロック信号が発振し、出力される。
は発振回路50a〜50cにそれぞれ入力され、発振回
路50a〜50cにおいて、入力されたクロックCK0
〜CK2及び位相比較回路30における比較結果に基づ
いてクロック信号が発振し、出力される。
【0050】
【発明の効果】以上説明したように本発明においては、
外部から入力されたクロックを設定された遅延量だけ遅
延させて出力する複数の可変遅延手段のうち1つの可変
遅延手段から出力され、該クロックを分配するクロック
分配系にて遅延が発生したクロックと外部から入力され
る基準クロックとの位相を比較する比較手段と、該比較
手段における比較結果に基づいて複数の可変遅延手段に
おける遅延量を制御する遅延量制御手段とを設けたた
め、複数の可変遅延手段によって複数の分配系における
遅延ばらつきを補正する場合においても、1つの比較手
段、遅延量制御手段及び基準クロックによって複数の可
変遅延手段における遅延量が設定される。
外部から入力されたクロックを設定された遅延量だけ遅
延させて出力する複数の可変遅延手段のうち1つの可変
遅延手段から出力され、該クロックを分配するクロック
分配系にて遅延が発生したクロックと外部から入力され
る基準クロックとの位相を比較する比較手段と、該比較
手段における比較結果に基づいて複数の可変遅延手段に
おける遅延量を制御する遅延量制御手段とを設けたた
め、複数の可変遅延手段によって複数の分配系における
遅延ばらつきを補正する場合においても、1つの比較手
段、遅延量制御手段及び基準クロックによって複数の可
変遅延手段における遅延量が設定される。
【0051】それにより、複数の可変遅延手段によって
複数のクロック分配系における遅延ばらつきを補正する
場合においても、設計の工数の増大やチップの大型化を
防ぐことができる。特に、基準クロック入力端子を複数
設ける必要がなくなるため、チップの小型化を図ること
ができる。
複数のクロック分配系における遅延ばらつきを補正する
場合においても、設計の工数の増大やチップの大型化を
防ぐことができる。特に、基準クロック入力端子を複数
設ける必要がなくなるため、チップの小型化を図ること
ができる。
【0052】また、1つの基準クロックによって制御さ
れるため、複数の基準クロックを必要とせず、基準クロ
ック間における誤差が生じることがなくなる。
れるため、複数の基準クロックを必要とせず、基準クロ
ック間における誤差が生じることがなくなる。
【0053】また、複数の基準クロックを供給する必要
がないため、基準クロック供給用の配線あるいはケーブ
ルの本数を削減することができ、ハードウェアの規模を
縮小することができるとともに、ノイズの発生を抑制す
ることができる。
がないため、基準クロック供給用の配線あるいはケーブ
ルの本数を削減することができ、ハードウェアの規模を
縮小することができるとともに、ノイズの発生を抑制す
ることができる。
【0054】さらに、基準クロックを供給する側におい
ても、設計工数の削減及び回路規模の縮小を図ることが
できる。
ても、設計工数の削減及び回路規模の縮小を図ることが
できる。
【図1】本発明の位相調整回路の実施の一形態を示す図
である。
である。
【図2】図1に示した可変遅延回路の構成例を示す図で
ある。
ある。
【図3】本発明の位相調整回路の他の実施の形態を示す
図である。
図である。
【図4】従来の位相調整回路の一構成例を示す図であ
る。
る。
10a〜10c 可変遅延回路 20a−1〜20a−n,20b−1〜20b−n,2
0c−1〜20c−n論理部 30 位相比較回路 40 カウンタ 50a〜50c 発振回路
0c−1〜20c−n論理部 30 位相比較回路 40 カウンタ 50a〜50c 発振回路
Claims (6)
- 【請求項1】 所定の周期を具備するクロックが入力さ
れ、該クロックを設定された遅延量だけ遅延させて出力
する複数の可変遅延手段と、該可変遅延手段から出力さ
れたクロックによって動作する複数の論理部とを有し、
前記可変遅延手段から出力されたクロックを前記複数の
論理部に分配するクロック分配系にて生じる遅延ばらつ
きを補正する位相調整回路において、 前記複数の可変遅延手段のうち1つの可変遅延手段から
出力され、前記クロック分配系にて遅延が生じたクロッ
クと外部から入力される基準クロックとの位相を比較す
る比較手段と、 該比較手段における比較結果に基づいて前記複数の可変
遅延手段における遅延量を制御する遅延量制御手段とを
有することを特徴とする位相調整回路。 - 【請求項2】 請求項1に記載の位相調整回路におい
て、 前記遅延量制御手段は、前記比較手段における比較結果
に基づいてカウント動作を行うカウンタであり、 前記複数の可変遅延手段は、前記カウンタにおけるカウ
ント値に基づいて遅延量が設定されることを特徴とする
位相調整回路。 - 【請求項3】 請求項2に記載の位相調整回路におい
て、 前記カウンタは、前記比較手段における比較結果が、前
記基準クロックに対して前記クロック分配系にて遅延が
生じたクロックの位相が進んでいるものである場合はカ
ウントアップを行い、前記基準クロックに対して前記ク
ロック分配系にて遅延が生じたクロックの位相が遅れて
いるものである場合はカウントダウンを行い、前記基準
クロックの位相と前記クロック分配系にて遅延が生じた
クロックの位相とがほぼ一致した場合に該値をホールド
出力することを特徴とする位相調整回路。 - 【請求項4】 請求項1乃至3のいずれか1項に記載の
位相調整回路において、 前記可変遅延手段は、複数の遅延素子から構成され、該
遅延素子の組合せにより遅延量が設定されることを特徴
とする位相調整回路。 - 【請求項5】 請求項1乃至4のいずれか1項に記載の
位相調整回路において、 前記複数の可変遅延手段に入力されるクロックは、互い
に周期が異なることを特徴とする位相調整回路。 - 【請求項6】 所定の周期を具備するクロック及び制御
信号が入力され、該クロック及び制御信号に基づいてク
ロック信号を発振する発振手段と、該発振手段から出力
されたクロック信号によって動作する複数の論理部とを
有し、前記発振手段から出力されたクロック信号を前記
複数の論理部に分配するクロック分配系にて生じる遅延
ばらつきを補正する位相調整回路において、 前記複数の発振手段のうち1つの発振手段から出力さ
れ、前記クロック分配系にて遅延が生じたクロックと外
部から入力される基準クロックとの位相を比較する比較
手段を有し、 前記発振手段は、前記比較手段における比較結果と前記
入力されるクロックとに基づいて、クロック信号を発振
することを特徴とする位相調整回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35958898A JP3196844B2 (ja) | 1998-12-17 | 1998-12-17 | 位相調整回路 |
US09/440,155 US6271696B1 (en) | 1998-12-17 | 1999-11-15 | Phase adjustment circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35958898A JP3196844B2 (ja) | 1998-12-17 | 1998-12-17 | 位相調整回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000183730A true JP2000183730A (ja) | 2000-06-30 |
JP3196844B2 JP3196844B2 (ja) | 2001-08-06 |
Family
ID=18465270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35958898A Expired - Fee Related JP3196844B2 (ja) | 1998-12-17 | 1998-12-17 | 位相調整回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6271696B1 (ja) |
JP (1) | JP3196844B2 (ja) |
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WO2011122365A1 (ja) * | 2010-03-29 | 2011-10-06 | 日本電気株式会社 | 半導体集積回路の経年劣化診断回路および経年劣化診断方法 |
CN110546549B (zh) | 2017-02-23 | 2022-06-07 | 奇跃公司 | 具有可变屈光力反射器的显示系统 |
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KR970002949B1 (ko) * | 1994-05-25 | 1997-03-13 | 삼성전자 주식회사 | 디지탈 통신시스템의 클럭발생방법 및 그 회로 |
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1998
- 1998-12-17 JP JP35958898A patent/JP3196844B2/ja not_active Expired - Fee Related
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- 1999-11-15 US US09/440,155 patent/US6271696B1/en not_active Expired - Fee Related
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Publication number | Publication date |
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JP3196844B2 (ja) | 2001-08-06 |
US6271696B1 (en) | 2001-08-07 |
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