DE60002877T2

DE60002877T2 - Kompensationsschaltung für geringe phasenverschiebungen in phasensregelschleifen

Info

Publication number: DE60002877T2
Application number: DE60002877T
Authority: DE
Inventors: R. Chung-Hsiao WU; G. Drew DOBLAR
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1999-07-22
Filing date: 2000-07-21
Publication date: 2004-03-11
Anticipated expiration: 2020-07-22
Also published as: WO2001008312A1; ATE241230T1; DE60002877D1; US6462593B2; US20010013800A1; AU6365800A; JP2003505970A; EP1196997A1; EP1196997B1

Description

Technisches Gebiet der Erfindung
Diese Erfindung betrifft elektronische Schaltkreise und insbesondere Kompensationsschaltkreise für phasenverriegelte Schleifen.
Beschreibung des relevanten Standes der Technik
Die Notwendigkeit, ein lokales Signal zu erzeugen, das mit einem externen Referenzsignal synchronisiert ist, ist in vielen elektronischen Anwendungen, wie z. B. der Frequenzsynthese, der Taktwiederherstellung, der Takterzeugung und der Frequenzdemodulation, entscheidend. Diese Kohärenz zwischen dem Referenzsignal und der lokalen Kopie wird als "Phasensynchronisation" bezeichnet. Dies impliziert typischerweise, daß das lokale Signal entweder mit dem externen Referenzsignal in Phase ist, oder gegenüber dem Referenzsignal um eine Phasenkonstante verschoben ist.
Im Innersten jedes solchen Synchronisationsschaltkreises ist eine Art eines phasenverriegelten Schleifenschaltkreises (PLL). Phasenverriegelte Schleifen sind Feedbacksteuerschleifen, deren gesteuerter Parameter die Phase einer lokal erzeugten Nachbildung eines ankommenden Referenzsignals ist. Phasenverriegelte Schleifen haben drei Grundkomponenten: einen Phasendetektor, einen Schleifenfilter und einen spannungsgesteuerten Oszillator.
1 – Grund-PLL
Ein schematisches Grunddiagramm eines typischen PLL 100 ist in 1 dargestellt. Wie gezeigt ist, ist der PLL 100 derart konfiguriert, daß er ein Ausgangssignal 126 in Antwort auf ein Eingangssignal 110 erzeugt. Der PLL 100 beinhaltet einen Phasendetektor 115, einen Schleifenfilter 120 und einen spannungsgesteuerten Oszillator (VCO) 125. Der Phasendetektor 115 ist derart angeschlossen, daß er das Eingangstaktsignal 110 empfängt, und ein Ausgangstaktsignal 126 erzeugt. Der Phasendetektor 115 mißt die Phasendifferenz zwischen den Signalen 110 und 126 (hier zu dem Phasendetektor 115 als Feedbacksignal 127 rückgekoppelt) und erzeugt ein Phasenfehlersignal 116, was eine Spannung sein kann, die diese Phasendifferenz anzeigt. Es sei bemerkt, daß der Phasendetektor 115, der in 1 dargestellt ist, ein Phasenfehlersignal 116 ausgibt, das ein UP-Signal und ein DN-Signal beinhaltet. Das UP-Signal kann interpretiert werden als Anzeige, daß das Ausgangssignal 126 eine höhere Frequenz haben sollte, um mit dem Eingangssignal 110 übereinzustimmen. Das DN-Signal kann interpretiert werden als Anzeige, daß das Ausgangssignal 126 eine niedrigere Frequenz haben sollte, um mit dem Eingangssignal 110 übereinzustimmen. In anderen Ausführungsformen kann das Phasenfehlersignal 116 aus einem einzelnen Signal bestehen oder kann mehr als zwei Signale beinhalten.
In manchen Fällen kann der Phasendetektor 115 ebenso ein Phasenfehlersignal 116 erzeugen, selbst wenn es keine Differenz zwischen den Signalen 110 und 127 gibt. Beispielsweise kann der Phasendetektor 115 ein kleines UP-Signal und ein großes DN-Signal ausgeben, wodurch dem Filter 120 sowohl ein UP-Signal als auch ein DN-Signal bereitgestellt wird, wenn nur ein DN-Signal ein geeignetes Signal des Phasenfehlers sein kann. So wie sich die Signale 110 und 127 zueinander ändern, wird das Signal 116 ein mit der Zeit variierendes Signal mit dem Schleifenfilter 120. Dieser Phasenvergleich ist notwendig, um zu verhindern, daß das Ausgangssignal 126 gegenüber dem Referenzsignal 110 driftet. Wie gezeigt ist, ist das Feedbacksignal 120 ein innerer Teil des PLL 100. Es sei bemerkt, daß das Feedbacksignal 127 ein Signal sein kann, das extern zu dem PLL 100 ist.
Der Schleifenfilter 120 bestimmt die Antwort des PLL 100 auf den Fehler, der zwischen den Signalen 110 und 127 erfaßt wird. Ein gut konstruierter Schleifenfilter 116 sollte in der Lage sein, Veränderungen in der Phase des Eingangssignals 110 zu verfolgen, sollte jedoch nicht übermäßig auf Rauschen, das mit dem Eingangssignal 110 vermischt ist, reagieren. Der Schleifenfilter 120 erzeugt ein Fehlerkorrektursignal 121, was in den VCO 125 eingegeben wird. In einer Ausführungsform bewirkt eine Nullspannung auf dem Signal 121, daß der Ausgang des VCO 125, d. h. das Ausgangssignal 126, mit einer vorbestimmten Frequenz wo oszilliert, was die "Mittelfrequenz" des Oszillators ist. Auf der anderen Seite bewirkt eine positive Spannung auf dem Fehlerkorrektursignal 121, daß das Ausgangssignal 126 mit einer Frequenz oszilliert, die größer als wo ist. Umgekehrt veranlaßt eine negative Spannung auf dem Fehlerkorrektursignal 121, daß das Ausgangssignal 126 mit einer Frequenz oszilliert, die geringer als wo ist.
In einer anderen Ausführungsform wird entweder nur eine positive Spannung oder nur eine negative Spannung auf dem Fehlerkorrektursignal 121 erzeugt. In verschiedenen Ausführungsformen wird, selbst wenn es keinen Unterschied zwischen den Signalen 110 und 127 gibt, ein Fehlerkorrektursignal 121 ausgegeben. In noch einer anderen Ausführungsform wird das Fehlerkorrektursignal 121 derart skaliert, daß, obgleich das Fehlerkorrektursignal 121 immer von ein- und demselben Vorzeichen, z. B. immer positiv, ist, das Fehlerkorrektursignal 121 Oszillationen sowohl oberhalb als auch unterhalb der vorbestimmten Frequenz korrigiert.
Allgemein gesprochen ist in vielen Ausführungsformen die Ausgangsfrequenz des VCO 125 eine lineare Funktion seiner Eingangsspannung über einen Eingangs- und Ausgangsbereich. "Phasenverriegelung" wird erreicht durch Zuführen des Ausgangs des VCO 125 zurück zu dem Phasendetektor 115, so daß eine kontinuierliche Fehlerkorrektur durchgeführt werden kann. Es sei bemerkt, daß das PLL 100 die Phasenverriegelung nicht erreichen kann, wenn das Eingangssignal 110 außerhalb eines vorbestimmten Bereiches liegt.
In einer einfachsten Form ist der Schleifenfilter 120 einfach ein Leiter, der ein einfaches Phasenfehlersignal 116 von dem Phasendetektor 115 empfängt. In dieser einfachsten Ausführungsform ist der Phasenfehler 116 gleich dem Fehlerkorrektursignal 121. Solch ein Filter 120 erlaubt es PLL 100, ein Ausgangssignal 126 zu erzeugen, das in der Frequenz und Phase mit dem Referenzsignal 110 nur übereinstimmt, wenn das Referenzsignal 110 gleich der Mittelfrequenz des VCO 125 ist. Wenn das Referenzsignal 110 mit einer anderen Frequenz als der Mittelfrequenz des VCO 125 oszilliert, kann das Ausgangssignal 126 das Referenzsignal 110 in der Frequenz anpassen, jedoch nicht in der Phase. Dieser "Drahtfilter" ist ein Beispiel eines PLL erster Ordnung, was bedeutet, daß der Nenner der Schleifenfilterübertragungsfunktion keinen Exponentenwert größer als 1 hat. In einer anderen Ausführungsform eines PLL erster Ordnung beinhaltet der Schleifenfilter 120 einen Verstärker.
Das Dokument D1 beschreibt ein PLL mit einer Kompensationseinrichtung unter Verwendung eines passiven Diodennetzwerks für das Abschwächen der Logiksignale.
Es sei bemerkt, daß der PLL 100 auf einem monolithischen Substrat hergestellt werden kann oder aus diskreten Komponenten produziert werden kann. Die Komponenten 115, 120 und 125, die verwendet werden, um den PLL 100 zu erzeugen, müssen nicht in ihren elektrischen Eigenschaften zueinanderpassen, was zu einer Instabilität des PLL 100 führt. Was benötigt wird, ist ein Weg, um einen verbesserten PLL-Schaltkreis mit höherer Stabilität zur Verfügung zu stellen.
ZUSAMMENFASSUNG DER ERFINDUNG
Die oben ausgeführten Probleme werden zum Großteil durch einen phasenverriegelten Schleifenschaltkreis und ein Verfahren für das Zurverfügungstellen einer Kompensation für einen Spannungsoffset gelöst. In einer Ausführungsform kann ein Spannungsoffset zwischen Ausgangssignalen eines Phasendetektors durch einen Kompensationsschaltkreis reduziert werden. Der Kompensationsschaltkreis kann mit Vorteil eine größere Stabilität für den PLL erlauben, insbesondere, wenn der PLL unter Verwendung diskreter Komponenten hergestellt wird.
Ein Schaltkreis mit phasenverriegelter Schleife wird in Betracht gezogen, der in einer Ausführungsform aufweist: einen Phasendetektor, einen Kompensationsschaltkreis, einen Schleifenfilter und ein VCO. Der Phasendetektor ist derart angeschlossen, daß er ein erstes Eingangssignal und ein zweites Eingangssignal empfängt. Der Phasendetektor ist derart konfiguriert, daß er ein oder mehrere einer Mehrzahl von Ausgangssignalen ausgibt, die eine Differenz zwischen dem ersten Eingangssignal und dem zweiten Eingangssignal anzeigen. Der Kompensationsschaltkreis ist derart angeschlossen, daß er die Ausgangssignale empfängt und einen Spannungsoffset zwischen den Ausgangssignalen reduziert. Der Kompensationsschaltkreis ist weiterhin derart konfiguriert, daß er eine Mehrzahl von kompensierten Ausgangssignalen zur Verfügung gestellt. Der Schleifenfilter ist derart angeschlossen, daß er die kompensierten Steuersignale empfängt. Der Schleifenfilter ist derart konfiguriert, daß er ein erstes Steuersignal ausgibt. Der VCO ist derart angeschlossen, daß er das erste Steuersignal empfängt und das zweite Eingangssignal basierend auf dem ersten Steuersignal ausgibt.
Ein Verfahren zum Betrieb eines phasenverriegelten Schleifenschaltkreises wird ebenso in Betracht gezogen. In einer Ausführungsform weist das Verfahren das Empfangen eines ersten Eingangssignals und eines zweiten Eingangssignals auf. Das Verfahren vergleicht das erste Eingangssignal und das zweite Eingangssignal und stellt eine Mehrzahl von Ausgangssignalen bereit, die ein Ergebnis des Vergleichs des ersten Eingangssignals und des zweiten Eingangssignals zur Verfügung stellen. Das Verfahren kompensiert einen Spannungsoffset zwischen einer Mehrzahl von Ausgangssignalen, um den Spannungsoffset zu reduzieren. Das Verfahren stellt eine Mehrzahl von kompensierten Ausgangssignalen zur Verfügung, die das Ergebnis der Kompensierung anzeigen. Das Verfahren filtert die Mehrzahl von kompensierten Steuersignalen und stellt ein erstes Steuersignal zur Verfügung, das das Ergebnis des Filterns anzeigt. Das Verfahren stellt das zweite Eingangssignal basierend auf dem ersten Steuersignal zur Verfügung.
In verschiedenen Ausführungsformen kann der VCO ein spannungsgesteuerter Kristalloszillator (VCXO) sein und der Schleifenfilter kann als ein Integrator und/oder als ein aktiver Filter konfiguriert sein. In einer Ausführungsform beinhaltet der Kompensationsschaltkreis ein Transistorpaar mit gemeinsamer Basis. Der erste Transistor beinhaltet eine Basis, die durch eine Basisspannung vorgespannt ist, einen Emitter, der derart angeschlossen ist, daß er ein erstes der Ausgangssignale empfängt, und einen Kollektor, der derart angeschlossen ist, daß er ein erstes der kompensierten Steuersignale empfängt. Der zweite Transistor beinhaltet eine Basis, die durch die Basisspannung vorgespannt ist, einen Emitter, der derart angeschlossen ist, daß er ein zweites der Ausgangssignale empfängt, und einen Kollektor, der derart angeschlossen ist, daß er ein zweites der kompensierten Steuersignale zur Verfügung stellt. In einer Ausführungsform sind die Transistoren NPN-Transistoren. In einer anderen Ausführungsform sind die Transistoren PNP-Transistoren.
KURZE BESCHREIBUNG DER FIGUREN
Andere Ziele und Vorteile der Erfindung werden deutlich beim Studium der folgenden detaillierter Beschreibung unter Bezug auf die begleitenden Zeichnungen, in denen:
1 ein Blockdiagramm einer Ausführungsform eines PLL-Schaltkreises des Standes der Technik ist,
2 ein Blockdiagramm einer Ausführungsform eines generischen PLL-Schaltkreises einschließlich eines Kompensationsschaltkreises ist,
3 ein Blockdiagramm einer weiteren Ausführungsform eines PLL-Schaltkreises einschließlich eines Kompensationsschaltkreises ist und
4A und 4B Schaltdiagramme von Ausführungsformen des Kompensationsschaltkreises sind.
Während die Erfindung für verschiedene Modifikationen und verschiedene Ausbildungen zugänglich ist, werden spezifische Ausführungsformen hiervon beispielhaft in den Figuren gezeigt und werden hier im Detail beschrieben. Es sollte jedoch verstanden werden, daß die Zeichnungen und die detaillierte Beschreibung hierzu nicht dafür vorgesehen sind, die Erfindung auf die bestimmte beschriebene Form zu beschränken, sondern im Gegenteil soll die Erfindung alle Modifikationen, Äquivalente und Alternativen, die in den Schutzbereich der vorliegenden Erfindung, wie sie durch die angefügten Ansprüche definiert wird, abdecken.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
2 – Generischer PLL-Schaltkreis mit Kompensation
Wie gezeigt, ist der PLL 200 derart konfiguriert, daß er ein Ausgangssignal 226 in Antwort auf ein Eingangssignal 110 erzeugt. Der PLL 200 beinhaltet einen Phasendetektor 115, einen Kompensationsschaltkreis 217, einen Schleifenfilter 120 und einen spannungsgesteuerten Oszillator (VCO) 125. Der PLL 200 ist derart angeschlossen, daß er das Eingangstaktsignal 110 empfängt und ein Ausgangstaktsignal 126 ausgibt.
Der Phasendetektor 115 mißt die Phasendifferenz zwischen den Signalen 110 und 226 (hier als Feedbacksignal 227 zu dem Phasendetektor 115 zurückgekoppelt) und erzeugt ein Phasenfehlersignal 116, das eine Spannung sein kann, die diese Phasendifferenz anzeigt. Wie gezeigt, gibt der Phasendetektor 115 ein UP-Signal (UP) und ein DOWN-Signal (DN) in Antwort auf einen Unterschied zwischen dem Eingangssignal 110 und dem Feedbacksignal 227 aus. In manchen Ausführungsformen kann der Phasendetektor 115 ebenso ein UP-Signal und/oder ein DN-Signal erzeugen, selbst wenn es keinen Unterschied zwischen den Signalen 110 und 227 gibt. Wenn sich die Signale 110 und 227 in Relation zueinander verändern, wird das Signal 116 in dem Kompensationsschaltkreis 217 ein sich mit der Zeit variierendes Signal. Dieser Phasenvergleich ist notwendig, um zu verhindern, daß das Ausgangssignal 226 in Bezug auf das Referenzsignal 110 driftet. Dieser Phasenvergleich ist notwendig, um zu verhindern, daß das Ausgangssignal 226 in Bezug auf das Referenzsignal 110 driftet. Wie gezeigt, ist das Feedbacksignal 227 ein interner Part des PLL 200. Es wird bemerkt, daß das Feedbacksignal 227 ein Signal außerhalb des PLL 200 sein kann.
Der Kompensationsschaltkreis 217 ist derart konstruiert, daß er einen Offset zwischen dem UP-Signal und dem DN-Signal des Phasenfehlersignals 116 kompensiert. Der Kompensationsschaltkreis 217 ist derart konfiguriert, daß er ein kompensiertes Phasenfehlersignal 218 zu dem Schleifen filter 220 ausgibt. In einer Ausführungsform ist der Kompensationsschaltkreis 217 derart konfiguriert, daß er einen Spannungsoffset zwischen den Basislinienspannungen des UP- und des DN-Signals kompensiert. In einer anderen Ausführungsform ist der Kompensationsschaltkreis 217 derart konfiguriert, daß er einen Spannungsoffset zwischen den oberen Spannungen des UP- und des DN-Signals bereitstellt. Der Begriff "Kompensation", so wie er hier verwendet wird, kann sich auf eine Reduktion oder die Entfernung einer Nichtgleichförmigkeit beziehen, wie z. B. ein Phasenoffset, ein Spannungsoffset oder eine Asymmetrie. Beispielsweise wird ohne Kompensation ein Spannungsoffset zwischen den UP- und DN-Pulsen durch den Schleifenfilter 120 integriert, was direkt zu einer größeren Phasenasymmetrie zwischen dem Eingangssignal 110 und dem Ausgangssignal 226/Feedbacksignal 227 führt.
Es sei bemerkt, daß andere Ausführungsformen ebenso in Betracht gezogen werden. Beispielsweise kann der Phasendetektor 115 ein kurzes DN-Signal zusammen mit einem langen UP-Signal ausgeben. Statt daß der Filter sowohl das UP- als auch das DN-Signal handhabt, kann der Kompensationsschaltkreis 217 das DN-Signal von dem UP-Signal abziehen, was das kompensierte UP-Signal dem Filter 120 als das kompensierte Phasenfehlersignal 218 zur Verfügung stellt. Andere Ausführungsformen können u. a. Phasenfehler oder Asymmetrien kompensieren.
Der Schleifenfilter 120 bestimmt die Antwort des PLL 100 auf den Fehler, der zwischen den Signalen 110 und 127 erfaßt wurde. Der Schleifenfilter 120 kann ein Filter jeglicher Ordnung, wie gewünscht, sein. Der Schleifenfilter 120 gibt ein Fehlerkorrektursignal 221 an den VCO 125 aus. In einer Ausführungsform ist das Fehlerkorrektursignal 221 eine Steuerspannung. Andere Fehlerkorrektursignale 221 können verwendet werden, falls gewünscht.
Allgemein gesprochen ist in verschiedenen Ausführungsformen die Ausgangsfrequenz des VCO 125 eine lineare Funktion ihrer Eingangsspannung über einen Eingangs- und Ausgangsbereich. "Phasenverriegelung" wird erreicht durch Zuführen des Ausgangs des VCO 125 (als Feedbacksignal 227) zurück zu dem Phasendetektor 115, so daß eine kontinuierliche Fehlerkorrektur durchgeführt werden kann. Es sei bemerkt, daß der PLL 200 die Phasenverriegelung nicht erreichen kann, wenn das Eingangssignal 110 außerhalb eines vorbestimmten Bereiches ist.
3 – PLL-Schaltkreis mit Kompensation
Wie gezeigt, ist der PLL 300 derart konfiguriert, daß er ein Ausgangssignal 326 in Antwort auf ein Eingangssignal 110 erzeugt. Der PLL 300 beinhaltet einen Phasendetektor 315, einen Kompensationsschaltkreis 217, einen aktiven integrierenden Tiefpassfilter 320 und einen spannungsgesteuerten Kristalloszillator (VCXO) 325. Der PLL 300 ist derart angeschlossen, daß er das Eingangssignal 110 empfängt und das Ausgangssignal 326 erzeugt.
Der Phasendetektor 115 mißt die Phasendifferenz zwischen den Signalen 110 und 326 (hier rückgekoppelt zu dem Phasendetektor 115 als Feedbacksignal 327) und erzeugt ein Phasenfehlersignal 116, das eine Spannung sein kann, die diese Phasendifferenz anzeigt. Wie gezeigt, gibt der Phasendetektor 115 ein UP-Signal und ein DN-Signal in Antwort auf eine Differenz zwischen dem Eingangssignal 110 und dem Feedbacksignal 327 aus. In dieser Ausführungsform erzeugt der Phasendetektor 115 normalerweise ein Minimaldauer-UP-Signal und Minimaldauer-DN-Signal, selbst wenn es keine Differenz zwischen den Signalen 110 und 327 gibt. Wenn sich die Signale 110 und 327 relativ zueinander verändern, wird das Signal 116 in dem Kompensationsschaltkreis ein sich in der Zeit variierendes Signal. Dieser Phasenvergleich ist notwendig, um zu verhindern, daß das Ausgangssignal 326 in Bezug auf das Referenzsignal 110 driftet. Dieser Phasenvergleich ist notwendig, um das Ausgangssignal 226 daran zu hindern, gegenüber dem Referenzsignal 110 zu driften. Wie gezeigt, ist das Rückkopplungssignal 227 ein innerer Teil des PLL 200. Es sei bemerkt, daß das Rückkopplungssignal 227 ein Signal außerhalb des PLL 200 sein kann.
Der Kompensationsschaltkreis 217 ist derart konfiguriert, daß er einen Spannungsoffset zwischen dem UP-Signal und dem DN-Signal des Phasenfehlersignals 116 kompensiert. Der Kompensationsschaltkreis 217 ist ebenso derart konfiguriert, daß er ein kompensiertes Phasenfehlersignal 218 als UPC und DNC zu dem Filter 320 ausgibt.
Der Filter 320 leitet die Antwort des PLL 300 auf den Fehler, der zwischen den Signalen 110 und 327 erfaßt wurde. Der Filter 320 weist vorzugsweise einen mit 1 verstärkenden Operationsverstärker auf, der als ein Integrator konfiguriert ist. Der Schleifenfilter 320 gibt ein integriertes Fehlerkorrektursignal 321 an den VCXO 125 aus.
In der illustrierten Ausführungsform ist die Ausgangsfrequenz des VCXO 325 eine lineare Funktion ihrer Eingangsspannung über einen begrenzten Bereich von Eingangs- und Ausgangsfrequenzen. "Phasenverriegelung" wird erreicht durch Rückführen des Ausgangs des VCO 325 (als Feedbacksignal 327) zu dem Phasendetektor 115, so daß die kontinuierliche Fehlerkorrektur durchgeführt werden kann. Es sei bemerkt, daß PL 300 die Phasenverriegelung nicht erreichen kann, wenn das Eingangssignal 110 außerhalb eines vorbestimmten Betriebsbereichs ist.
Figuren 4A/4B – DCBT-Kompensationsschaltkreisausführungsformen
In 4A ist eine Ausführungsform eines Kompensationsschaltkreises 217 als ein Dualtransistorschaltkreis mit gemeinsamer Basis 17A gezeigt. Zwei symmetrische PNP-Transistoren T1 und T2 mit gemeinsamer Basis arbeiten als Hochgeschwindigkeitsschalter mit einer Schwellwertspannung, die durch die Vorspannung VB über die Widerstände Rc eingestellt ist. Die Transistoren T1 und T2 akzeptieren das Phasenfehlersignal 116A und geben das kompensierte Phasenfehlersignal 218A aus.
Wenn UP und DN ungenutzt bei einer Basislinienspannung sind, ist die Spannung zwischen dem Emitter und der Basis geringer als die Einschaltspannung durch die Widerstände Rb, so daß die PNP-Transistoren T1 und T2 ausgeschaltet sind. Sowohl UPC als auch DNC werden auf VB gezogen, wenn die PNP-Transistoren T1 und T2 ausgeschaltet werden, was einen Spannungsoffset von Null bereitstellt, wenn die UPC- und DNC-Ausgänge an dem ungenutzten Basislinienzustand liegen.
Wenn UP und DN aktiv sind, schalten die UP- und DN-Signale die PNP-Transistoren T1 und T2 an, wenn die Spannung der UP- und DN-Pulse groß genug ist, um die Emitterbasiseinschaltspannung zu überschreiten. In der dargestellten Ausführungsform ist jeder Spannungsoffset der UP- und DN-Signale an der aktiven Spannung vernachlässigbar, da die Integrationszeit für den aktiven Zustand viel kleiner als die Integrationszeit für den ungenutzten Zustand ist.
In 4B ist eine andere Ausführungsform des Kompensationsschaltkreises 217 als ein Dualtransistorschaltkreis 217B mit gemeinsamer Basis gezeigt. Zwei symmetrische NPN-Transistoren T3 und T4 mit gemeinsamer Basis arbeiten als Hochgeschwindigkeitsschalter mit einer Schwellwertspannung, die durch die Vorspannung VB durch die Widerstände Rc eingestellt wird. Die Transistoren T3 und T4 nehmen das Phasenfehlersignal 316B auf und geben das kompensierte Phasenfehlersignal 218B aus.
Wenn UP# und DN# auf einer Basislinienspannung untätig sind, ist die Spannung zwischen dem Emitter und der Basis geringer als die Einschaltspannung durch die Widerstände Rb, so daß die NPN-Transistoren T3 und T4 ausgeschaltet sind. Sowohl UPC# als auch DNC# werden auf VB gezogen, wenn die NPN-Transistoren T3 und T4 ausgeschaltet werden, was einen Spannungsoffset von Null zur Verfügung stellt, wenn die UPC#- und DNC#-Ausgaben auf einem ungenutzten Basislinienzustand sind.
Wenn UP# und DN# aktiv sind, dann schalten das UP#- und das DN#-Signal die NPN-Transistoren T3 und T4 ein, wenn die Spannung der UP#- und DN#-Pulse groß genug ist, um die Emitterbasiseinschaltspannung zu überschreiten. In der dargestellten Ausführungsform ist jeglicher Spannungsoffset des UP#- und DN#-Signals an der aktiven Spannung vernachlässigbar, da die Integrationszeit für den aktiven Zustand viel kleiner als die Integrationszeit für den ungenutzten Zustand ist. Es sei bemerkt, daß, wenn der Kompensationsschaltkreis 217B verwendet wird, die UPC#- und DNC#-Signale mit den Eingängen des Filters 320 überkreuz verbunden sein müssen.
Für die Zwecke dieser Beschreibung sind alle Taktsignale vorzugsweise Niederspannungspseudo-ECL-Signale (LVPECL). Andere Typen von Taktsignalen können verwendet werden, wie gewünscht. Zahllose Variationen und Modifikationen ergeben sich dem Fachmann, sobald er die obige Beschreibung vollständig verstanden hat. Es ist beabsichtigt, daß die folgenden Ansprüche derart interpretiert werden, daß sie alle solche Variationen und Modifikationen umfassen.

Claims

Phasenverriegelungsschaltkreis (phase-locked loop), mit: einem Phasendetektor (315), der so angeschlossen ist, daß er ein erstes Eingangssignal und ein zweites Eingangssignal empfängt, wobei der Phasendetektor so ausgestaltet ist, daß er eines oder mehrere einer Mehrzahl von Ausgangssignalen ausgibt, die eine Differenz zwischen dem ersten Eingangssignal und dem zweiten Eingangssignal anzeigen, einem Kompensationsschaltkreis (217), der so angeschlossen ist, daß er die Mehrzahl von Ausgangssignalen empfängt, wobei der Kompensationsschaltkreis aufweist: einen ersten Hochgeschwindigkeitsschalttransistor (T1), der eine erste Basis hat, welche durch eine Basisspannung vorgespannt ist, einen ersten Emitter hat, der so angeschlossen ist, daß er ein erstes Signal aus der Mehrzahl von Ausgangssignalen empfängt, und einen ersten Kollektor hat, der so angeschlossen ist, daß er ein erstes Signal aus der Mehrzahl kompensierter Ausgangssignale bereitstellt, und einen zweiten Hochgeschwindigkeitsschalttransistor (T2), der eine zweite Basis hat, welche mit der Basisvorspannung vorgespannt ist, einen zweiten Emitter hat, der so angeschlossen ist, daß er ein zweites Signal aus der Mehrzahl von Ausgangssignalen empfängt, und einen zweiten Kollektor hat, der so angeschlossen ist, daß er ein zweites Signal aus der Mehrzahl kompensierter Ausgangssignale bereitstellt, einen Schleifenfilter (320), der so angeschlossen ist, daß er diese Mehrzahl kompensierter Ausgangssignale empfängt, wobei der Schleifenfilter dafür ausgelegt ist, ein Steuersignal auszugeben, und einen spannungsgeregelten Oszillator (VCO) (325), der so angeschlossen ist, daß er das Steuersignal empfängt, wobei der VCO dafür ausgelegt ist, das zweite Eingangssignal auf der Basis des Steuersignales auszugeben.
Phasenverriegelungsschaltkreis nach Anspruch 1, wobei der VCO ein spannungsgeregelter Kristalloszillator (VCXO) ist.
Phasenverriegelungsschaltkreis nach Anspruch 1, wobei der Schleifenfilter als ein Integrator ausgestaltet ist.
Phasenverriegelungsschaltkreis nach Anspruch 1, wobei der Schleifenfilter als ein aktiver Filter ausgestaltet ist.
Phasenverriegelungsschaltkreis nach irgendeinem der vorstehenden Ansprüche, wobei der erste Transistor und der zweite Transistor NPN-Transistoren sind.
Phasenverriegelungsschaltkreis nach einem der Ansprüche 1 bis 4, wobei der erste Transistor und der zweite Transistor PNP-Transistoren sind.
Phasenverriegelungsschaltkreis nach einem der vorstehenden Ansprüche, wobei ein Unterschied zwischen der Basisspannung und einem Leerlaufspannungsniveau für irgendein erstes Signal aus der Mehrzahl von Ausgangssignalen geringer ist als die Einschaltspannung des ersten Transistors, und wobei der Unterschied zwischen der Basisspannung und dem Leerlaufspannungsniveau für das zweite Signal aus der Mehrzahl von Ausgangssignalen kleiner ist als die Einschaltspannung des zweiten Transistors.
Phasenverriegelungsschaltkreis nach Anspruch 7, wobei der Unterschied zwischen der Basisspannung und einem aktiven Spannungsniveau für das erste Signal aus der Mehrzahl von Ausgangssignalen größer oder gleich der Einschaltspannung des ersten Transistors ist, und wobei der Unterschied zwischen der Basisspannung und dem Aktivspannungsniveau für das zweite Signal aus der Mehrzahl von Ausgangssignalen größer oder gleich der Einschaltspannung des zweiten Transistors ist.
Phasenverriegelungsschaltkreis nach einem der vorstehenden Ansprüche, wobei der Kompensationsschaltkreis einen oder mehrere Schalter aufweist, die so angeschlossen sind, daß sie die Mehrzahl von Ausgangssignalen empfangen, wobei die einen oder mehreren Schalter dafür ausgelegt sind, kompensierte Ausgangssignale in Reaktion auf den Empfang der Mehrzahl von Ausgangssignalen auszugeben, wobei die kompensierten Ausgangssignale näherungsweise keine Nullpunktsverschiebung haben.
Phasenverriegelungsschaltkreis nach einem der vorstehenden Ansprüche, wobei eines oder mehrere der folgenden, nämlich des Phasendetektors, des Schleifenfilters oder des VCO aus diskreten Bauteilen aufgebaut sind.
Verfahren zum Betreiben eines Phasenverriegelungsschaltkreises, wobei das Verfahren aufweist: Empfangen eines ersten Eingangssignales und eines zweiten Eingangssignales, Vergleichen des ersten Eingangssignales und des zweiten Eingangssignales, Bereitstellen einer Mehrzahl von Ausgangssignalen, die ein Ergebnis des Vergleiches anzeigen, wobei die Mehrzahl von Ausgangssignalen ein erstes Ausgangssignal und ein zweites Ausgangssignal umfaßt, Kompensieren der Mehrzahl von Ausgangssignalen, um einen Offset zwischen der Mehrzahl von Ausgangssignalen zu reduzieren, wobei die Kompensation das Einschalten eines ersten Transistors (T1) aufweist, und zwar in Reaktion darauf, daß der erste Transistor das erste Ausgangssignal erfaßt, und/oder Einschalten eines zweiten Transistors (T2) in Reaktion darauf, daß der zweite Transistor das zweite Ausgangssignal erfaßt, Bereitstellen einer Mehrzahl kompensierter Ausgangssignale, welche das Ergebnis der Kompensation anzeigen, wobei das Bereitstellen das Treiben bzw. Ansteuern eines ersten kompensierten Ausgangssignales von dem Kollektor des ersten Transistors und/oder das Treiben bzw. Ansteuern des zweiten kompensierten Ausgangssignales von dem Kollektor des zweiten Transistors umfaßt, Filtern der Mehrzahl kompensierter Steuersignale, Bereitstellen eines ersten Steuersignales, welches das Ergebnis des Filterns anzeigt, und Bereitstellen des zweiten Eingangssignales auf der Basis des ersten Steuersignales.
Verfahren nach Anspruch 11, wobei das Filtern das Integrieren eines oder mehrerer aus der Mehrzahl kompensierter Steuersignale aufweist.