DE4435115A1 - Verfahren zur Herstellung einer LOC-Anordnung - Google Patents
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer
Anordnung aus Chip, zwischenliegendem Tape und Leads
(innenliegende Anschlußbeinchen, beispielsweise von einem
Leadframe) Das zwischengelagerte Tape (ein- oder mehrlagiges
Band) hat die Funktion eines Stabilisierungsstreifens für die
empfindlichen Leads und dient gleichzeitig zur Befestigung
der Leads auf der Chipfläche, beispielsweise durch Kleben.
Die fortschreitende Integration und die Zunahme kundenspezi
fischer Schaltungen lassen die Größe und die Anschlußzahlen
von integrierten Schaltungen (IC′s) steigen. Aufgabe der Ver
bindungstechnik ist es, die extrem fein strukturierten Chips
untereinander oder nach außen hin mit relativ groben Struktu
ren zu verbinden. Vor der Herstellung der elektrischen Ver
bindung von einem Halbleiterchip nach außen hin wird dieser
selbst auf einer Unterlage, dem sogenannten Substrat befe
stigt. Im Falle eines in ein Kunststoffgehäuse eingebetteten
Halbleiterchips besteht dieses Substrat in der Regel aus ei
nem metallischen Systemträger. Die sogenannte LOC-Technik
(Lead-On-Chip) sieht eine Befestigung der inneren Leadenden
eines Leadframes/Systemträgers direkt auf der Chipfläche vor,
auf der auch die elektrische Kontaktierung über entsprechende
Anschlußflächen vorgenommen wird. Die elektrische Kontaktie
rung geschieht in der Regel über sogenannte Bond-Drähte zwi
schen Anschlußflecken auf der Chipfläche und den Innerleads.
Bei der Herstellung dieser LOC-Anordnung werden die bereits
erwähnten Tapes verwendet. Man unterscheidet den Einsatz von
Full-Tape und Partial-Tape. Ein sogenanntes Full-Tape bedeckt
die entsprechende Chipfläche vollständig. Ein sogenanntes
Partialtape ist kleiner, als die entsprechende Chipfläche und
wird an besonders kritischen Stellen zwischen Chipfläche und
Innerleads zur mechanischen Stabilisierung und zur Befesti
gung der Leads auf dem Chip eingesetzt. In der Regel kommen
mehrere Partial-Tapes bei einem Chip zum Einsatz.
Zur Herstellung einer LOC-Anordnung wird bisher ein Multi
layer -Tape (Mehrschichtaufbau) eingesetzt. Ein hierbei be
vorzugtes Material ist das Polyimid, das als Träger dient und
beidseitig eine Klebstoffschicht aufweist. Die Stärke der
Klebstoffschicht beträgt in der Regel 10 bis 20 µm. Die
Stärke des Polyimidbandes beträgt ca. 50 µm. Die Gesamtstärke
dieses Tapes liegt somit im Bereich von ca. 90 µm. Die
Bereitstellung des Tapes geschieht bisher Online über ein
Stanzwerkzeug, das die entsprechende für die gerade zu be
stückende Chipform passende Ausbildung des Tapes in der Fer
tigungslinie ausstanzt, das anschließend auf der entsprechen
den Chipfläche positioniert wird. Dies betrifft sowohl Full-
Tape, als auch Partial-Tape. Hierbei ist eine Genauigkeit von
± 25 µm in der Fertigungslinie einzuhalten, was insbeson
dere bei einem Wechsel zwischen verschiedenen Chipgeometrien,
d. h. bei einer erneuten Einrichtung der Fertigungsstraße
kritisch ist. Mit anderen Worten müssen Pitch
(Beinchenabstand) und Klebefolie positionsgenau übereinstim
men. Es ist erkennbar, daß bei einem Chipwechsel in der Fer
tigungslinie ein Umrüsten der Stanze zur Bereitstellung der
Tapes mit einem relativ hohen Zeitaufwand verbunden ist.
Der mehrlagige Aufbau der Tapes mit einer Trägerschicht aus
Polyimid hat den Zweck eine Klebstoffschicht handhabbar zu
machen, so daß sie, von der Stanze geliefert und zwischen
Chip und Leadframe positioniert werden kann. Das Trägermate
rial des Tapes (Multilayer, Polyimid) hat jedoch die nachtei
lige Eigenschaft Feuchtigkeit aufzunehmen. Dies ergibt Pro
bleme bezüglich der Zuverlässigkeit der elektronischen
Schaltung. Aus diesem Grund wird teilweise von einem Full-Ta
pe auf ein Partial-Tape übergegangen, um entsprechend weniger
feuchtigkeitsaufnehmendes Material zu verwenden.
Der Erfindung liegt die Aufgabe zugrunde, die Bereitstellung
eines Tapes zur Herstellung einer LOC-Anordnung in einer Fer
tigungslinie derart zu gestalten, daß zeitaufwendige Werk
zeugwechsel bei einem Chipwechsel entfallen. Die Lösung die
ser Aufgabe geschieht durch die Merkmale des Anspruches 1.
Vorteilhafte Ausgestaltungen sind den Unteransprüchen zu ent
nehmen.
Der Erfindung liegt die Erkenntnis zugrunde, daß ein vorge
stanztes Tape auf einem Hilfsträger in die Fertigungslinie
eingebracht werden kann. Dies bezieht sich sowohl auf die
Einbringung eines Full-Tapes, als auch eines Partial-Tapes.
Ist die LOC-Anordnung aufgrund der Moldbarkeit
(Ausführbarkeit der Umspritzung mit Kunststoff) nur mit einem
Full-Tape möglich, so wird dieses entsprechend zugeführt.
Großer Vorteil des Einsatzes eines Hilfsträgers, der die vor
gestanzten Tapes anstelle eines in der Fertigungslinie vor
handenen Stanze in die Fertigungslinie einbringt, besteht
darin, daß der Träger des Tapes entfallen kann und lediglich
ein vorgestanztes Adhäsiv als Tape über den Hilfsträger ge
liefert wird. Auch hier gilt, daß Pitch und Klebefolie bzw.
Adhäsiv bzw. Klebstoff in ihrer ebenen Ausbildung überein
stimmen müssen. Der bei einer in der Fertigungslinie vorhan
denen Stanze früher notwendige Träger, der, beidseitig be
schichtet, das Tape gebildet hat, kann somit entfallen. Der
Wechsel eines Stanzwerkzeuges bei einem Chipwechsel in der
Fertigungslinie entfällt ebenfalls. Es ist lediglich ein Zu
führmodul, das den Hilfsträger mit den darauf befindlichen
vorgestanzten Tapes beinhaltet bei einem Chipwechsel inner
halb der Fertigungslinie entsprechend auszutauschen. Wenn die
jeweilig vorhandene LOC-Anordnung den Einsatz lediglich einer
Klebstoffschicht zuläßt, so entfällt das für die Feuchtig
keitsaufnahme verantwortliche Trägermaterial des Tapes. Die
Entscheidung für den Einsatz eines Full-Tapes oder eines
Partial-Tapes geschieht u. a. aufgrund der Möglichkeit, eine
Kunststoffumspritzung herzustellen. Der Einsatz lediglich
einer Klebstoffschicht ohne Träger als zwischengelagertes Ta
pe kann, da die Gesamtstärke der Schicht (Tape) jetzt sehr
dünn ist, unter Umständen nur in Form eines Full-Tapes in
Frage kommen. Weitere Versuche können jedoch den Einsatz ei
nes Partial-Tapes, das lediglich durch eine Klebstoffschicht
dargestellt wird und vorgestanzt über einen Hilfsträger in
die Fertigungslinie eingebracht wird, zur Fertigungsreife
führen.
Eine Verringerung der Schichtdicke des Tapes ist sowohl bei
der Verwendung eines mehrlagigen Tapes, als auch bei der Ver
wendung eines nur aus einer Klebstoffschicht bestehenden Ta
pes möglich. Ein beidseitig mit Klebstoff beschichtetes Po
lyimid-Tape mit einer Gesamtstärke von beispielsweise 90 µm
weist nach dem Anpressen auf dem Chip bzw. auf dem Leadframe
eine Stärke von 70 µm auf.
Somit ist es denkbar über einen erfindungsgemäßen Hilfsträger
ein mehrlagiges Tape in die Fertigungslinie einzubringen, daß
beispielsweise als Full-Tape ausgebildet eine wesentlich
geringere Materialstärke aufweist.
Ein weiterer wesentlicher Vorteil besteht in der Zeiterspar
nis des Wechselvorganges für eine in der Fertigungslinie zur
Herstellung der gestanzten Tapes vorhandenen Stanze.
Im folgenden wird anhand der schematischen Figuren ein Aus
führungsbeispiel beschrieben.
Fig. 1 zeigt eine Schnittdarstellung eines Tapes bestehend
aus dem Träger 7 und der doppelseitig aufgebrachten Kleb
stoffschicht 6,
Fig. 2 und 3 zeigen Tapes 51, 52, sogenannte Partial-Ta
pes,
Fig. 4 zeigt den Innerlead-Bereich eines Systemträgers
(Leadframe) über insgesamt vier Partial-Tapes über der Fläche
eines Chips.
In der Fig. 1 ist ein herkömmliches Tape im Schnitt darge
stellt, daß aus einem Träger 7, beispielsweise Polyimid, und
beidseitigen Beschichtungen mit einer Klebstoffschicht 6 be
steht. Diese Version eines Tapes kann als Full-Tape ausge
bildet beispielsweise in Form eines Rechteckes mit abgerunde
ten Kanten vorliegen, das im zentralen Bereich eine kreisför
mige Aussparung aufweist.
Die Fig. 2 und 3 zeigen die laterale Ausbildung von Par
tial-Tapes 51, 52.
Die bisher notwendige Stabilität eines Tapes zur Handhabung
innerhalb einer Fertigungslinie, d. h. zum Aufbringen auf ei
nen Chip oder ein Leadframe, erforderte einen Träger 7 aus
einem Kunststoff, insbesondere aus Polyimid. Der Übergang von
einer innerhalb der Fertigungslinie vorhandenen Stanze zur
einem schnell wechselbaren Hilfsträger, der bereits vorge
stanzte Tapes in die Fertigungslinie einbringt, bewirkt zu
nächst eine Zeitersparnis für den Fall einer Umrüstung der
Fertigungslinie auf andere Chips und entsprechend andere Ta
pes. Weiterhin muß ein durch einen Hilfsträger zugeführtes
Tape geringere Stabilitätsanforderungen erfüllen. Somit kann
die Verwendung eines Trägers 7 entfallen. Weiterhin entfällt
eine in der Linie vorhandene Stanze. Somit können nachteilige
Einflüsse eines Trägermateriales, beispielsweise die Feuch
tigkeitsaufnahme des Polyimids, eliminiert werden. Im Polyimid
gespeicherte Feuchtigkeit führte bisher häufig zu Gehäu
serissen beim Löten.
Die Stärke einer Klebstoffschicht, die als Full-Tape einge
bracht wird, beträgt beispielsweise 25 µm. Wird ein Full-Tape
verwendet, so ergeben sich keine Hohlräume zwischen den
elektrischen Anschlußbeinchen, die durch die Preßmasse bei
der nachfolgenden Umhüllung der LOC-Anordnung ausgefüllt wer
den müssen. Nachdem jedoch bei der Verwendung eines Partial-
Tapes Hohlräume entstehen können, die entsprechend durch
Preßmasse ausgefüllt werden müssen, muß hier unter Umständen
auf ein stärkeres Tape zurückgegriffen werden. Ist diese grö
ßere Materialstärke des Tapes nicht in Form einer einzigen
Klebstoffschicht ausführbar, so wird weiterhin ein mehrlagi
ges Tape verwendet.
In Fig. 4 ist die Verwendung eines Partial-Tapes 51, 52 dar
gestellt. Der äußere Rahmen der Fig. 4 wird durch die Chip
kante 1 gegeben. In dieser Draufsicht sind die Leads 2
(Innerlead) dargestellt, deren Leadspitzen im zentralen Be
reich der Anordnung auf dem Partial-Tape 52 entsprechend
Fig. 2 gelagert sind. Im Randbereich geschieht die Lagerung
mittels des Tapes 51, das in Fig. 3 dargestellt ist. Die auf
der Chipoberfläche vorhandenen Pads (Anschlußflecken) werden
mittels Bonddrähten 4 elektrisch mit den Leads 2 verbunden.
Dies kann auch im äußeren Bereich geschehen, wo ein Partial-
Tape 51 entsprechend Fig. 3 positioniert ist.
Die Verwendung eines Full-Tapes bedeutet eine wesentlich grö
ßere Abdeckung der Chipfläche. Lediglich in einem zentralen
Bereich, in dem das Full-Tape eine annähernd kreisrunde Aus
sparung aufweist können die Kontaktierungen vorgenommen wer
den.
Claims (3)
1. Verfahren zur Herstellung einer Lead-On-Chip (LOC)-Anord
nung mit einem eine Chipfläche ganz oder teilweise bedecken
den Tape, daß zwischen der Chipfläche und den Leads (2) zu
deren gegenseitiger Befestigung positioniert wird, wobei das
aus einem Träger (7) und einer beidseitig auflaminierten
Klebstoffschicht (6) bestehende Tape innerhalb einer Ferti
gungslinie in vorgegebener Form ausgestanzt und entsprechend
positioniert wird, dadurch gekennzeichnet, daß
das Tape dem Fertigungsprozeß mittels eines Hilfsträgers zu
geführt wird, wobei der Hilfsträger eine Vielzahl von vorge
stanzten Tapes trägt, die in der Fertigungslinie exakt auf
die Chipfläche positionierbar sind.
2. Verfahren nach Anspruch 1, dadurch gekennzeich
net, daß der Hilfsträger ein zu einer Rolle aufgewickel
ter Streifen ist, auf dem die vorgestanzten Tapes hinterein
ander angeordnet und beabstandet sind.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn
zeichnet, daß das Tape lediglich aus einer einzigen
Klebstoffschicht (6) besteht.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4435115A DE4435115C2 (de) | 1994-09-30 | 1994-09-30 | Verfahren zur Herstellung einer Lead-On-Chip (LOC)-Anordnung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4435115A DE4435115C2 (de) | 1994-09-30 | 1994-09-30 | Verfahren zur Herstellung einer Lead-On-Chip (LOC)-Anordnung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4435115A1 true DE4435115A1 (de) | 1996-04-04 |
DE4435115C2 DE4435115C2 (de) | 1999-01-21 |
Family
ID=6529709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4435115A Expired - Lifetime DE4435115C2 (de) | 1994-09-30 | 1994-09-30 | Verfahren zur Herstellung einer Lead-On-Chip (LOC)-Anordnung |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4435115C2 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19633712C1 (de) * | 1996-08-21 | 1998-04-16 | Siemens Components | Vorrichtung zum Aufbringen eines Klebebands auf ein Leadframe |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0513521A2 (de) * | 1991-05-02 | 1992-11-19 | International Business Machines Corporation | Halbleiterpackung mit Drähten und eine Oberfläche mit planierter Dünnfilmdecke |
EP0576708A1 (de) * | 1992-07-01 | 1994-01-05 | Siemens Aktiengesellschaft | Integrierter Schaltkreis mit Leiterrahmen |
-
1994
- 1994-09-30 DE DE4435115A patent/DE4435115C2/de not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0513521A2 (de) * | 1991-05-02 | 1992-11-19 | International Business Machines Corporation | Halbleiterpackung mit Drähten und eine Oberfläche mit planierter Dünnfilmdecke |
EP0576708A1 (de) * | 1992-07-01 | 1994-01-05 | Siemens Aktiengesellschaft | Integrierter Schaltkreis mit Leiterrahmen |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19633712C1 (de) * | 1996-08-21 | 1998-04-16 | Siemens Components | Vorrichtung zum Aufbringen eines Klebebands auf ein Leadframe |
Also Published As
Publication number | Publication date |
---|---|
DE4435115C2 (de) | 1999-01-21 |
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