DE4430050A1 - Leadframe zur LOC-Montage im Innerleadbereich und/oder zur ungehäusten Montage eines Chips im Outerleadbereich - Google Patents

Leadframe zur LOC-Montage im Innerleadbereich und/oder zur ungehäusten Montage eines Chips im Outerleadbereich

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Description

Die Erfindung betrifft in Lead-On-Chip-Technologie (LOC) mit einem Chip verbundene Leadframes (Systemträger, mit Anschluß­ beinchen). Dabei sind die Leadtips (Spitzen der Leads) mit der Fläche des Chips (Halbleiterelement) verbunden, auf der sich die Pads (elektrische Anschlußflächen) befinden. Im Quterleadbereich können, unabhängig von der im Innerleadbe­ reich verwendeten Technologie, ungehäuste Chips montiert werden.
Bevor die Anschlüsse von Halbleiterchips kontaktiert werden können, müssen die Halbleiterelemente in herkömmlicher Tech­ nik selbst auf einer Unterlage, dem Substrat, befestigt werden. Diese Substrate können unterschiedlichster Art sein. Bekannt sind metallene Systemträger, vorgefertigte Gehäuse­ böden, Schichtschaltungen oder Leiterplatten. Neben der reinen elektrischen Funktion sind die mechanischen Halterun­ gen, die relative Positionierung und eine Wärmeableitungs­ funktion wichtig.
Ein metallischer Systemträger, ein sog. Leadframe, ist ein weit verbreitetes Substrat, insbesondere für die Verwendung in Kombination mit Kunststoffgehäusen. Dabei wird in der Regel auf einer im Zentrum liegenden Insel der Chip befe­ stigt. Um die Insel herum sind die Kontaktenden der Anschluß­ beinchen, die sog. Leadtips, angeordnet. Diese sind unter Querschnittsvergrößerung jeweils isoliert gegeneinander nach außen geführt.
Neben einer Grundform eines Systemträgers gibt es zahlreiche Spezialformen. Wesentliche Merkmale für die Gehäusebauform sind Anschlußzahl, Anwendungsfall und Materialverbrauch.
Die Herstellung von Systemträgern erfolgt überwiegend im Stanzverfahren, kann jedoch auch in Ätztechnik vonstatten gehen. Nachdem die Werkzeugkosten für ein Stanzverfahren relativ hoch liegen, ist entsprechend eine hohe Stückzahl von Produkten erforderlich, um wirtschaftlich zu sein.
Die sog. LOC-Technologie sieht vor, daß die direkt mit den Pads eines Chips elektrisch zu verbindenden Leadtips mit der Fläche des Chips verbunden werden, auf der sich die Pads befinden. Die elektrische Kontaktierung von den Leadtips zu den Pads erfolgt über sog. Bonddrähte. Bei der LOC-Technolo­ gie wirkt sich die regelmäßige Verkleinerung von Chips, sowie die ständig steigende Anzahl von Anschlußbeinchen besonders kraß aus. Insbesondere nimmt der Pitch (Abstand zwischen zwei Anschlußbeinchen, von Mitte zu Mitte gerechnet) am gesamten Leadframe, d. h. im Outerleadbereich, sowie im Innerleadbe­ reich ständig ab.
Der Erfindung liegt die Aufgabe zugrunde, die Anzahl der notwendigen Innerleads in LOC-Technologie auf einem Chip aufzubringen, wenn nach Vorgabe der Gehäuseaußenmaße bzw. der Chipabmessungen die Pads und ihre Beabstandung derart mini­ miert worden sind, daß eine Optimierung der elektrischen Kontaktierung mit einem herkömmlichen Leadframe nicht möglich ist.
Die Lösung dieser Aufgabe geschieht durch die Merkmale des Anspruchs 1.
Der Erfindung liegt die Erkenntnis zugrunde, daß Leads, deren Abmessungen je nach Anwendungsfall durch bestimmte Normen bestimmte Größen nicht unterschreiten dürfen, auch bei weite­ rer Verkleinerung der Chipabmessungen und entsprechender Erhöhung von Anschlußzahlen sämtliche Leads auf den entspre­ chenden Pads des Chips kontaktierbar sind. Dazu wird die LOC- Technologie in Verbindung mit einem Leadframe-Multilayer eingesetzt bzw. im Outerleadbereich eine Nacktchipmontage vorgenommen oder beides gleichzeitig getätigt. Die im Multi­ layer zugeführten Leads liegen in mehreren Lagen übereinander und in üblicher Weise nebeneinander. Die Leadtips sind bei übereinanderliegenden Leads jeweils gegeneinander versetzt, so daß eine Kontaktierung sowohl der oberen, als auch der unteren Leadtips ermöglicht wird. Dies bietet ausreichend Platz, die Leads auf dem Chip anzupassen und entsprechend zu optimieren. Eine gegenseitige Isolierung der verschiedenen Lagen des Leadframe-Multilayers, wie die Isolierung zweier benachbarter Lagen bzw. die Isolierung zwischen zwei benach­ barten Anschlußbeinchen ist notwendig.
Vorteilhafte Ausgestaltungen sind den Unteransprüchen zu entnehmen.
Im folgenden wird anhand von schematischen Figuren ein Aus­ führungsbeispiel beschrieben.
Fig. 1 zeigt den nächstliegenden Stand der Technik, wobei das Rastermaß der Pads 2 wesentlich geringer ist als das der Leads 3,
Fig. 2 zeigt einen Leadframe-Multilayer für LOC-Techno­ logie,
Fig. 3 zeigt einen Ausschnitt aus einem Leadframe mit Innerleadbereich 10 und Außerleadbereich 11 mit Multilayerleads im Outerleadbereich.
In Fig. 1 sind in einem entsprechenden Rastermaß gegenseitig beabstandete Pads 2 relativ zu einer Chipkante 1 dargestellt. Die Reihe der Pads 2 ist in diesem Fall senkrecht zur Chip­ kante 1 ausgerichtet. Die Leadtips, d. h. die Enden der Leads 3, sind so nahe wie möglich an die Pads 2 herangeführt und auf der Chipoberfläche befestigt. Vier der insgesamt sechs dargestellten Leads 3 weisen eine rechtwinklige Form auf und sind seitwärts zugeführt. Die zwei zur Chipkante 1 benachbar­ ten Leads 3 sind zur Bedienung der beiden in der Nähe der Chipkante 1 liegenden, also äußerst rechts liegenden Pads 2 vorgesehen. Bei dieser Planung ist jedoch erkennbar, daß bei den Größenverhältnissen von Pads 2 und Leads 3 spätestens beim Bonden durch die Gefahr von Kurzschlüssen Probleme auftreten können. Durch das Spreizen der dargestellten Bond­ drähte 8 werden diese an den benachbarten Leadtips derart nahe vorbeigeführt, daß keine ausreichende Sicherheit gegeben ist. Ein Verrutschen der Leadtips in Fig. 1 nach links würde die gleichen Verhältnisse auf der linken Seite ergeben. Die in Fig. 1 gewählte Darstellung berücksichtigt ein Lead 3, das außerhalb der Chipfläche gelagert ist.
Insgesamt ist in Fig. 1 dargestellt, wie eine zur Zeit gängige Technologie zur Verkleinerung der Rastermaße am Halbleiterelement führt, wobei jedoch die Leads 3 nicht mehr auf den Chip passen. Die räumlichen Möglichkeiten zur Opti­ mierung der geometrischen Ausgestaltung der Anordnungen von Leads 3 und Pads 2 ist wesentlich eingeschränkt.
Fig. 2 zeigt einen Leadframe-Multilayer für die LOC-Technik. Man erkennt, daß sämtliche Leads auf einem Chip aufgebracht werden können und wieder ausreichend Platz zum Optimieren vorhanden ist. Hierdurch werden die oben beschriebenen Pro­ bleme ausgeräumt. Der mehrlagige Aufbau der Leads 35, 36 beinhaltet die Führung eines Teiles der Leads 36 in minde­ stens eine zweite oder höhere Ebene, so daß die Leads 36, wie in Fig. 2 dargestellt, über den Leads 35 zum liegen kommen. Eine gegenseitige Isolierung ist notwendig. Die Isolierung wird in dem dargestellten Fall durch zwischenliegende elek­ trisch isolierende Bänder 4 dargestellt. Die Leadtips von übereinanderliegenden Leads sind derart versetzt positio­ niert, daß ein Bonden über Bonddrähte 8 sowohl mit dem unte­ ren Leadtip, als auch mit dem oberen Leadtip möglich ist. Somit werden zwei direkt vor den Leadtips liegende Pads 2 mit jeweils einem Leadtip verbunden. Daraus ergibt sich direkt, daß die unteren Leadtips weiter in Richtung auf die Pads 2 vorstehen und die oberen Leadtips der Leads 36 zurückversetzt sind und in dieser Darstellung etwa mit der unteren Längs­ kante des Bandes 4 abschließen. Über die Verbindungen 7 sind die erste Lage 5 und die zweite Lage 6 der Leads 35, 36 mit­ einander verbunden. Mit dem senkrecht verlaufenden Steg auf der rechten Seite der Fig. 2 ist ein sog. Dambar 9 angedeu­ tet worden. Dies ist ein Dichtsteg, der am äußeren Ring zwischen Gießformen, sog. Moldkavitäten, zur Abdichtung derselben angebracht wird. Die in Fig. 2 dargestellten Verhältnisse betreffen ausschließlich die Innerleads eines Leadframes.
Die elektrische Isolierung kann, wie in Fig. 2 dargestellt, durch Bänder 4 (Tape) oder auch durch Lack oder andere Isola­ toren vorgenommen werden. Gängige Abstandshalter sind aus Polyimid hergestellt.
Theoretisch kann auch eine Entwicklung von dünneren Leadfra­ mematerialien verfolgt werden. Im Bereich der Speicherchips wird hierbei jedoch durch die Norm JEDEC (Joint Electronic Device Engeneering Council) eine Grenze gesetzt. Darin sind die Gehäuseaußenabmessungen teilweise vorgeschrieben. Aus diesem Grund gilt es, eine relativ grobe Struktur eines Leadframes im Innerleadbereich mit einer feineren Struktur von Pads 2 auf dem Chip zu kombinieren. Die Pads weisen ein vorbestimmtes Raster auf, das nicht wesentlich gespreizt werden kann. Der Pitsch (Abstand der Leadtips) ist zu groß für das aktuelle Rastermaß der Pads. Dieses Problem wird durch den Einsatz eines Multilayers im Innerleadbereich des Leadframes behoben.
Typische derzeit gängige Abmessungen sind:
Kantenlänge eines Pads: 0,09 mm
Kantenlänge oder Durchmesser eines Leads im Querschnitt: 0,15 bis 0,2 mm
Pitch zwischen den Leads: 1,8- bis 2mal der Materialstärke des Leads.
Die Fig. 3 zeigt die ausschnittweise Darstellung einer Chipfläche mit einer Chipkante 1 und Pads 2. Weiterhin ist ein Leadframe teilweise durch zwei Multilayerleads 35, 36 dargestellt. Der Innerleadbereich 10 ist schematisch gegen den Outerleadbereich 11 abgegrenzt. In der rechten Seite der Fig. 3 sind Leiterbahnen 12 einer gedruckten Schaltung angedeutet, die mit den Outerleads über Bonddrähte 8 kontak­ tiert sind. Die Umrisse der Leiterplatte sind nicht darge­ stellt. Entsprechend Fig. 2 befinden sich die Leads 35 in der unteren ersten Lage 5 und die Leads 36 in der oberen zweiten Lage 6. Entsprechend sind die Leadtips sowohl im Innerleadbereich 10, als auch im Outerleadbereich 11 zwangs­ weise versetzt, da eine Reihe mehr Elemente als die andere Reihe hat. Die unten liegenden Leadtips ragen unter denen der Leads 36 im Kontaktierbereich hervor, so daß beide Lagen der Leads kontaktierbar sind. Es ist auf beiden Seiten erkennbar, daß der Einsatz eines Multilayers mit mehreren Lagen von Leads bei unveränderten Abmessungen der Leads 3, 35, 36 eine hohe Anzahl von Pads 2 und Leiterbahnen 12 mit geringerem Rastermaß bedienen kann.
Der Multilayer-Leadframe kann prinzipiell im Innerleadbereich 10 oder im Outerleadbereich 11, oder in einer Kombination eingesetzt werden. Der Einsatz im Innerleadbereich 10 ist mit der LOC-Technologie verbunden, indem die Leadtips direkt auf der Chipfläche aufgebracht sind. Der Einsatz eines Multi­ layer-Leadframes im Outerleadbereich 11 ist beispielsweise bei der Montage des Chips auf einer Leiterplatte von Inter­ esse. Diese Nacktchipmontage sieht vor, daß ungekapselte integrierte Schaltungen statt der sonst üblichen Gehäuse­ bauformen verarbeitet werden. Der montierte Chip wird dann in der Regel mit einer Kunststoffmasse zum Schutz gegen mecha­ nischen und chemischen Angriff umgossen.

Claims (4)

1. Leadframe mit Lead-On-Chip-Montage (LOC) im Innerleadbe­ reich, insbesondere für die Kontaktierung von Speicherchips, dadurch gekennzeichnet, daß im Inner­ leadbereich die Leads (35, 36) mehrlagig ausgebildet sind, wobei bei jeweils übereinanderliegenden Leads (35, 36) die in Richtung auf die Pads (2) zeigenden Leadspitzen gegeneinander versetzt sind.
2. Leadframe zur ungehäusten Montage eines Chips im Outer­ leadbereich (11), insbesondere für die Kontaktierung von Speicherchips, dadurch gekennzeichnet, daß im Outer­ leadbereich (11) die Leads (35, 36) mehrlagig ausgebildet sind, wobei bei jeweils übereinanderliegenden Leads (35, 36) die in Richtung auf elektrische Anschlußflächen zeigenden Leadspitzen gegeneinander versetzt sind.
3. Leadframe nach Anspruch 1 und 2, wobei die Leads (35, 36) in Lead-On-Chip-Technik auf dem Chip befestigt sind, im Outerleadbereich (11) eine Nacktchipmontage vorgesehen ist und sowohl im Innerleadbereich (10), als auch im Outerleadbe­ reich (11) ein Multilayer-Leadframe vorliegt.
4. Leadframe nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß zwei benachbarte Lagen von Leads (35, 36) durch elektrisch isolie­ rende Bänder (4) getrennt sind.
DE4430050A 1994-08-24 1994-08-24 Leadframe zur LOC-Montage im Innerleadbereich und/oder zur ungehäusten Montage eines Chips im Outerleadbereich Withdrawn DE4430050A1 (de)

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