DE3922068A1 - Abtast- und halteglied - Google Patents
Abtast- und haltegliedInfo
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- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Filters That Use Time-Delay Elements (AREA)
- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
Description
Die Erfindung betrifft ein Abtast- und Halteglied mit einem er
sten und einem zweiten Operationsverstärker, deren Ausgang je
weils auf den invertierenden Eingang rückgekoppelt ist, und bei
dem an den Eingängen des ersten Operationsverstärkers die Ein
gangsspannung anliegt.
In U. Tietze, Ch. Schenk, Halbleiterschaltungstechnik, 4. Aufla
ge, Springer-Verlag, 1978 sind auf Seite 407-410 Abtast- und
Halteglieder beschrieben. In der Abbildung 17.17 auf Seite 408
ist ein Abtast- und Halteglied mit zwei Spannungsfolgern ge
zeigt. Der Ausgang des ersten Spannungsfolgers, eines Operati
onsverstärkers, dessen Ausgang auf den invertierenden Eingang
rückgekoppelt ist, ist über einen als Schalter dienenden Feldef
fekttransistor mit dem nichtinvertierenden Eingang eines zwei
ten Operationsverstärkers verbunden. Der Ausgang des zweiten
Operationsverstärkers ist wie beim ersten Operationsverstärker
auf den invertierenden Eingang rückgekoppelt. Der nichtinvertie
rende Eingang des zweiten Operationsverstärkers liegt über eine
Kapazität, die als Speicherkondensator dient, auf Bezugspotenti
al.
Das wichtigste Qualitätsmerkmal eines Abtast- und Haltegliedes
ist die Einstellzeit, häufig auch "aquisition time" genannt.
Sie gibt an, wie lange es unter den ungünstigsten Bedingungen
dauert, bis sich der Kondensator auf die Eingangsspannung am
Eingang des ersten Operationsverstärkers mit einer vorgegebenen
Toleranz aufgeladen hat.
Es ist nun Aufgabe der Erfindung, die Einstellzeit bei einem Ab
tast- und Halteglied möglichst klein zu halten.
Die Erfindung löst diese Aufgabe dadurch, daß zwischen den bei
den Operationsverstärkern zwei Kapazitäten vorgesehen sind und
daß abwechselnd die eine Kapazität mit dem Ausgang des ersten
Operationsverstärkers und die andere mit dem Eingang des zwei
ten Operationsverstärkers verbunden wird.
Dadurch, daß die beiden Kapazitäten abwechselnd an den Ausgang
des ersten und den Eingang des zweiten Operationsverstärkers ge
schaltet werden, wird die Einstellzeit beträchtlich verkürzt;
denn während die eine Kapazität ihre Ladespannung an den Ein
gang des zweiten Operationsverstärkers abgibt, wird bereits die
andere Kapazität am Ausgang des ersten Operationsverstärkers
auf den neuen Wert umgeladen. Die Einstellzeit ist daher nahezu
Null.
Es zeigen
Fig. 1 den Stand der Technik.
Fig. 2 ein Ausführungsbeispiel der Erfindung.
Es wird nun das in Fig. 2 gezeigte Ausführungsbeispiel be
schrieben und erläutert.
An den Eingängen eines gegengekoppelten Operationsverstärkers
V1 liegt die von Abtastzeitpunkt zu Abtastzeitpunkt abzutasten
de und zu haltende Eingangsspannung UE. Der Ausgang des Operati
onsverstärkers V1 ist mit dem Eingang eines steuerbaren Schal
ters S1 und S3 verbunden. Der Ausgang des steuerbaren Schalters
S1 ist mit dem Eingang eines steuerbaren Schalters S2 verbunden
und liegt außerdem über eine Kapazität C1 auf Bezugspotential.
Der Ausgang des steuerbaren Schalters S3 ist mit dem Eingang ei
nes steuerbaren Schalters S4 verbunden und liegt außerdem über
eine Kapazität C2 auf Bezugspotential. Die miteinander verbunde
nen Ausgänge der steuerbaren Schalter S2 und S4 sind an den
nichtinvertierenden Eingang eines gegengekoppelten Operations
verstärkers V2 angeschlossen, an dessen Ausgang die Ausgangs
spannung UA abnehmbar ist. Die miteinander verbundenen Steuer
eingänge der steuerbaren Schalter S2 und S3 sind mit dem Q-Aus
gang, die miteinander verbundenen Steuereingänge der steuerba
ren Schalter S1 und S4 mit dem Q-Ausgang eines Flip-Flops FF
verbunden. Am Eingang des Flip-Flops FF, das als Frequenzteiler
dient, liegen die Abtastimpulse P.
Es werden nun abwechselnd gemeinsam der steuerbare Schalter S1
und S4 sowie der steuerbare Schalter S2 und S3 geöffnet und ge
schlossen. Wenn die steuerbaren Schalter S1 und S4 geschlossen,
die steuerbaren Schalter S2 und S3 dagegen geöffnet sind, gibt
die Kapazität C2 ihre Ladespannung an den Operationsverstärker
V2 ab, während bereits gleichzeitig die Kapazität C1 umgeladen
wird. Zum folgenden Abtastzeitpunkt werden die steuerbaren
Schalter S1 und S4 geöffnet, während die steuerbaren Schalter
S2 und S3 geschlossen werden. Nun gibt die Kapazität C1 sofort
ihre Ladespannung an den Operationsverstärker V2 ab, während
bereits gleichzeitig die Kapazität C2 vom Operationsverstärker
V1 umgeladen wird. Es braucht daher nicht mehr wie bei bekann
ten Abtast- und Haltegliedern gewartet werden, bis die einzige
Kapazität C auf den neuen Spannungswert des jeweils nächsten Ab
tastpunktes umgeladen ist. Die Einstellzeit ist daher bei der
Erfindung nahezu Null; sie ist so gering wie die Umschaltdauer
der steuerbaren Schalter.
Claims (5)
1. Abtast- und Halteglied mit einem ersten und einem zweiten
Operationsverstärker (V1, V2), deren Ausgang jeweils auf
den invertierenden Eingang rückgekoppelt ist, und bei dem
an den Eingängen des ersten Operationsverstärkers (V1) die
Eingangsspannung (UE) anliegt, dadurch ge
kennzeichnet, daß zwischen den beiden Operati
onsverstärkern (V1, V2) zwei Kapazitäten (C1, C2) vorgese
hen sind und daß abwechselnd die eine Kapazität mit dem
Ausgang des ersten Operationsverstärkers (V1) und die an
dere mit dem Eingang des zweiten Operationsverstärkers
(V2) verbunden wird.
2. Abtast- und Halteglied nach Anspruch 1, dadurch
gekennzeichnet, daß der Ausgang des ersten
Operationsverstärkers (V1) mit dem Eingang eines ersten
und eines zweiten steuerbaren Schalters (S1, S3) verbunden
ist, daß der Ausgang des ersten steuerbaren Schalters (S1)
mit dem Eingang eines dritten steuerbaren Schalters (S2)
verbunden ist und über die eine Kapazität (C1) auf Bezugs
potential liegt, daß der Ausgang des zweiten steuerbaren
Schalters (S3) mit dem Eingang eines vierten steuerbaren
Schalters (S4) verbunden ist und über die andere Kapazität
(C2) auf Bezugspotential liegt, und daß paarweise der er
ste und der vierte steuerbare Schalter (S1, S4) abwech
selnd mit dem zweiten und dritten steuerbaren Schalter
(S3, S2) geöffnet und geschlossen werden.
3. Abtast- und Halteglied nach Anspruch 2, dadurch
gekennzeichnet, daß die miteinandner verbun
denen Steuereingänge des ersten und vierten steuerbaren
Schalters (S1, S4) invers zu den miteinander verbundenen
Steuereingängen des zweiten und dritten steuerbaren Schal
ters (S3, S2) angesteuert werden.
4. Abtast- und Halteglied nach Anspruch 2 oder 3, da
durch gekennzeichnet, daß die miteinan
der verbundenen Steuereingänge des ersten und vierten steu
erbaren Schalters (S1, S4) mit dem nichtinvertierenden Aus
gang und die miteinander verbundenen Steuereingänge des
zweiten und dritten steuerbaren Schalters (S3, S2) mit dem
invertierenden Ausgang eines Frequenzteilers verbunden
sind.
5. Abtast- und Halteglied nach Anspruch 4, dadurch
gekennzeichnet, daß der Steuereingang des er
sten und des vierten steuerbaren Schalters (S1, S4) mit
dem Q-Ausgang eines Flip-Flops (FF) verbunden ist, daß der
Steuereingang des zweiten und dritten steuerbaren Schal
ters (S3, S2) mit dem Q-Ausgang des Flip-Flips (FF) verbun
den ist, an dessen Eingang die Abtastimpulse (P) liegen.
Priority Applications (10)
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