DE4134123A1

DE4134123A1 - Breitband-abtast- und halteschaltkreis

Info

Publication number: DE4134123A1
Application number: DE4134123A
Authority: DE
Inventors: Myung Jin Soh
Original assignee: Goldstar Electron Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1990-10-15
Filing date: 1991-10-15
Publication date: 1992-04-16
Anticipated expiration: 2011-10-16
Also published as: US5391936A; DE4134123C2; KR920009077A; JPH04258897A; JPH0748313B2; KR930004268B1

Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf einen Abtast- und Halteschaltkreis, und insbesondere auf einen Breitband-Abtast- und Halteschaltkreis zum Abtasten und Halten eines Analogeingabesignals entlang zweier Pfade durch ein 1/2-Frequenztaktsignal, in welches ein Abtast- und Haltetaktsignal durch zwei frequenzgeteilt wird, und Ausgeben der abgetasteten und gehaltenen Signale unter einer Schaltsteuerung, so daß der Schaltkreis Abtast- und Halteintervalle haben kann, welche genug sind, um einer Schwankung des breitbandigen Analogeingabesi gnales gerecht zu werden, wodurch sein Betrieb bei hoher Geschwindigkeit durch geführt werden kann.

Ein Abtast- und Halteschaltkreis wird konventionell verwendet als eine Eingabestufe eines Analog/Digitalwandlers. Nämlich zum Zweck der Umwandlung eines Analog signals in ein Digitalsignal tastet der Abtast- und Halteschaltkreis das Analogsignal während einer Halbperiode eines Abtast- und Haltetaktsignals ab und hält ein Niveau des letzten abgetasteten Signals während der Halbperiode.

Mit Bezug auf Fig. 1 ist ein Blockdiagramm eines konventionellen Abtast- und Halteschaltkreis gezeigt. Der Schaltkreis weist einen Eingabepuffer 1 auf zum Eingeben eines analogen Eingabesignales V_in, einen Schalter SW1 zum Übertragen oder Blockieren eines Ausgabesignals von dem Eingabepuffer 1 während einer vorbestimmten Periode in Übereinstimmung mit einem Abtast- und Haltetaktsignal der vorbestimmten Periode, einem Abtast- und Haltekondensator C zum Abtasten eines Ausgabesignals von dem Schalter SW1 und Halten eines Pegels- bzw. Niveaus des letzten abgetasteten Signals beim Abschalten des Schalters SW1, und einen Ausgabepuffer 2 zum Puffern eines Ausgabesignals von dem Abtast- und Haltekondensator C und Ausgeben eines Ausgabesignals V_out. Der Betrieb des kon ventionellen Abtast- und Halteschaltkreises mit dem oben erwähnten Aufbau wird nun beschrieben unter Bezugnahme auf Fig. 2A bis 2C.

Erstens, wenn das Analog-Eingabesignal einer Wellenform, wie in Fig. 2B gezeigt, in den Eingabepuffer 1 eingegeben wird und das Abtast- und Haltetaktsignal an den Steueranschluß des Schalters SW1 angelegt wird als ein Impulssignal der vorbestimmten Periode, wie in Fig. 2A gezeigt, wird der Schalter SW1 während der Periode angeschaltet, wo das Abtast- und Haltetaktsignal niedrig ist, so daß das analoge Eingabesignal V_in, welches durch den Eingabepuffer 1 eingegeben wird, zu dem Abtast- und Haltekondensator C übertragen wird; der Schalter SW1 wird abgeschaltet während der Periode, wo das Abtast- und Haltetaktsignal hoch ist, so daß die Ausgabe von dem Eingabepuffer 1, welche zu dem Abtast- und Haltekondensator C übertragen wird, blockiert wird. Als ein Ergebnis tastet der Abtast- und Haltekondensator C das analoge Eingabesignal V_in ab, welches durch den Eingabepuffer 1 und den Schalter SW1 während der Periode, wo der Schalter 1 eingeschaltet ist, übertragen wird. Andererseits hält der Abtast- und Haltekondensator C während der Periode, wo der Schalter SW1 abgeschaltet ist, ein Niveau des zuletzt abgetasteten Signals während der gerade vorhergehenden Abtastperiode, und zwar wegen der Abwesenheit einer Entladeschleife. Als ein Ergebnis abtastet und hält der Abtast- und Haltekondensator C das analoge Eingabesignal V_in, wie in Fig. 2B gezeigt, synchron mit dem Abtast- und Halte taktsignal CLK und gibt ein Abtast- und Haltesignal V_C, wie in Fig. 2C gezeigt, an den Ausgabepuffer 2 aus. Dann wird das Abtast- und Haltesignal V_C als das Ausgabesignal V_out durch den Ausgabepuffer 2 ausgegeben.

Wenn jedoch das Niveau des analogen Eingabesignals V_in verringert wird, während der Betrieb des Abtast- und Haltekondensators C während der Abtastperiode durchgeführt wird, liegt eine Entladeschleife vor, wobei die auf den Abtast- und Haltekondensator C geladene Spannung durch den Schalter SW1 entladen wird. Aus diesem Grund tritt beim Hochgeschwindigkeitsbetrieb, bei dem die Periode des Abtast- und Haltetaktsignals kurz ist, ein Fall auf, bei dem die Lade- und Entladegeschwindigkeiten des Abtast- und Haltekondensators C nicht ausreichend Veränderung der bzw. Schwankung des analogen Eingabesignals V_in gerecht werden. Wenn die Kapazität des Abtast- und Haltekondensators C kleiner ist, um dieses Problem zu lösen, ist es für den Abtast- und Haltekondensator C schwierig, ein Niveau des abgetasteten Signals natürlich zu halten aufgrund eines Leckstromes während der Halteperiode, wobei das Niveau des abgetasteten Signals während einem konstanten Intervall gehalten werden muß. Als ein Ergebnis kann der Abtast- und Haltekondensator C nicht umhin, eine Kapazität zu haben, welche ausreichend ist, um durch den Leckstrom während der Halteperiode nicht beein flußt zu werden. Dies führt zu einer Einschränkung des Betriebs bei hoher Ge schwindigkeit.

Daher ist es ein Ziel der vorliegenden Erfindung, einen breitbandigen Abtast- und Halteschaltkreis bereitzustellen zum Durchführen eines Abtast- und Haltebetriebs, bei dem man einer Schwankung eines breitbandigen Analogeingabesignals bei Hochgeschwindigkeitsbetrieb gerecht werden kann, wobei eine Periode eines Abtast- und Haltetaktsignales kurz ist.

In Übereinstimmung mit der vorliegenden Erfindung kann das Ziel erreicht werden durch Bereitstellen eines breitbandigen Abtast- und Halteschaltkreis, welcher auf weist:
Eine Eingabepuffereinrichtung zum Eingeben eines analogen Eingabesignals und Puffern des eingegebenen analogen Eingabesignals und Ausgeben des gepufferten analogen Eingabesignals entlang einer Vielzahl von Abtast- und Haltepfaden; eine Frequenzteilereinrichtung zum Frequenzteilen eines Abtast- und Haltetaktsignals durch eine vorbestimmte Zahl und Ausgeben des frequenzgeteilten Taktsignals; eine erste Schalteinrichtung zum wechselseitigen Schalten eines Ausgabesignals von der Eingabepuffereinrichtung zu einer ersten und zweiten Abtast- und Halteeinrichtung in Übereinstimmung mit dem frequenzgeteilten Taktsignal von der Frequenzteiler einrichtung; eine zweite Schalteinrichtung zum selektiven Schalten eines ersten und zweiten Abtast- und Haltesignals von der ersten und zweiten Abtast- und Halteein richtung in Übereinstimmung mit dem frequenzgeteilten Taktsignal von der Fre quenzteilereinrichtung und Übertragen oder Blockieren des selektiv geschaltenen ersten und zweiten Abtast- und Haltesignals in Übereinstimmung mit einem invertierten Abtast- und Haltetaktsignals, in welches das Abtast- und Haltetaktsignal invertiert wird durch ein Invertertor; eine Ausgabepuffereinrichtung zum Puffern eines Ausgabesignals von der zweiten Schalteinrichtung und Ausgeben des gepuffer ten Signals als ein Ausgabesignal des Abtast- und Halteschaltkreises.

Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbei spielen in Verbindung mit der Zeichnung.

Fig. 1 ist ein Blockdiagramm eines konventionellen Abtast- und Halteschaltkreises;

Fig. 2A bis 2C sind Zeitverlaufdiagramme entsprechend dem Aufbau von Fig. 1;

Fig. 3 ist ein Blockdiagramm eines Abtast- und Halteschaltkreises der vorliegenden Erfindung;

Fig. 4 ist ein detailliertes Schaltungsdiagramm eines Ausführungsbei spieles des Schaltkreises in Fig. 3; und

Fig. 5A bis 5F sind Zeitverlaufdiagramme entsprechend des Aufbaues von Fig. 3.

Zuerst wird ein Aufbau eines Abtast- und Halteschaltkreises der vorliegenden Erfindung erwähnt mit Bezugnahme auf Fig. 3 und 4.

Bezugnehmend auf Fig. 3 ist ein Blockdiagramm des Abtast- und Halteschalt kreises der vorliegenden Erfindung gezeigt. Wie in dieser Zeichnung gezeigt, weist der Abtast- und Halteschaltkreis der vorliegenden Erfindung auf: Einen Eingabepuf fer 11 zum Eingeben eines analogen Eingabesignals V_in und Puffern des eingege benen analogen Eingabesignals V_in einen 1/2-Frequenzteiler 15 zum Frequenzteilen einer Periode eines Abtast- und Haltetaktsignals CK durch zwei und Ausgeben eines 1/2-Frequenztaktsignales CK/2, einen ersten Schalt-Schaltkreis 12 zum wechselseitigen Schalten eines Ausgabesignals von dem Eingabepuffer 11 an die Abtast- und Haltekondensatoren C11 und C12 in Übereinstimmung mit dem 1/2- Frequenztaktsignal CK/2 von dem 1/2-Frequenzteiler 15, einen zweiten Schalt- Schaltkreis 13 zum selektiven Schalten eines Abtast- und Haltesignals Vc1 und Vc2 von den Abtast- und Haltekondensatoren C11 und C12 in Übereinstimmung mit dem 1/2-Frequenztaktsignal CK/2 von dem 1/2-Frequenzteiler 15 und Übertragen oder Blockieren der selektiv geschalteten Abtast- und Haltesignale Vc1 und Vc2 in Übereinstimmung mit einem invertierten Abtast- und Haltetaktsignal , in welches das Abtast- und Haltetaktsignal CK durch ein Invertertor I11 invertiert wird, und einen Ausgabepuffer 14 zum Puffern eines Ausgabesignals von dem zweiten Schalt-Schaltkreis 13 und Ausgeben des gepufferten Signals als ein Aus gabesignal Vo des Abtast- und Halteschaltkreises.

Mit Bezug auf Fig. 4 ist ein detailliertes Schaltungsdiagramm eines Ausführungs beispiels der Schaltung in Fig. 3 gezeigt. Wie in dieser Zeichnung gezeigt, ist der Eingabepuffer 11 versehen mit einem Transistor Q1, einschließlich seiner Basis, welche an einen Anschluß eines analogen Eingabesignals V_in über einen Koppel kondensator C1 angeschlossen ist, seines Kollektors, welcher an einen Anschluß einer Quellenspannung Vcc angeschlossen ist, und seines Emitters, welcher an eine Stromquelle 11 angeschlossen ist, einem Transistor Q2, einschließlich seiner Basis, die an dem Anschluß des analogen Eingabesignals V_in über den Kopplungskon densator C1 angeschlossen ist, seines Kollektors, welcher an den Anschluß der Quellenspannung Vcc angeschlossen ist, und seines Emitters, welcher an eine Stromquelle I2 angeschlossen ist, einem Transistor Q3 einschließlich seiner Basis, welche an dem Emitter des Transistors Q1 über den parallelen Kondensator und Widerstand C2 und R1 angeschlossen ist, seines Kollektors, der an dem Anschluß der Quellenspannung Vcc angeschlossen ist, und seines Emitters, der an eine Seite des Abtast- und Haltekondensators C11 angeschlossen ist, dessen andere Seite an Masse angeschlossen bzw. geerdet ist, und einem Transistor Q4 einschließlich einer Basis, welche an den Emitter des Transistors Q2 über den parallel geschalteten Kondensator und Widerstand C3 und R2 angeschlossen ist, seines Kollektors, der an den Anschluß der Quellenspannung Vcc angeschlossen ist, und seines Emitters, der an einer Seite des Abtast- und Haltekondensators V12 angeschlossen ist, dessen andere Seite geerdet ist.

Der erste Schalt-Schaltkreis 12 ist ausgestattet mit den Transistoren Q5 und Q6 einschließlich ihrer Basen, welche jeweils an die Anschlüsse CK/2 und /2 des 1/2-Frequenztaktsignals über die Widerstände R3 und R4 angeschlossen sind, ihre Emitter, welche gemeinsam an den Anschluß einer negativen Quellenspannung V_EE über einen Widerstand AS angeschlossen sind, und ihrer Kollektoren, welche jeweils an die Basisanschlüsse der Transistoren Q3 und Q4 angeschlossen sind, und Transistoren Q7 und Q8 einschließlich ihrer Basen, welche jeweils an die An schlüsse CK/2 und /2 des 1/2-Frequenztaktsignals angeschlossen sind, ihrer Emitter, welche gemeinsam an den Anschluß der negativen Quellenspannung V_EE über einen Widerstand R6 angeschlossen sind, und ihrer Kollektoren, welche jeweils an die Emitteranschlüsse der Transistoren Q3 und Q4 angeschlossen sind.

Auch ist der zweite Schalt-Schaltkreis 13 ausgestattet mit Transistoren Q11 und Q12 einschließlich ihrer Emitter, welche gemeinsam an eine Stromquelle 13 ange schlossen sind, und ihrer Basen, welche jeweils an die Anschlüsse CK/2 und /2 des 1/2-Frequenztaktsignals angeschlossen sind, Transistoren Q9 und Q10 ein schließlich ihrer Kollektoren, welche gemeinsam an den Anschluß der Quellen spannung Vcc angeschlossen sind, ihrer Basen, welche jeweils an die eine Seite des Abtast- und Haltekondensators C12 und den Anschluß CK eines invertierten Abtast- und Haltetaktsignals angeschlossen sind, und ihrer Emitter, welche gemein sam an den Kollektor des Transistors Q11 angeschlossen sind, Transistoren Q13 und Q14 einschließlich ihrer Kollektoren, welche gemeinsam an den Anschluß der Quellenspannung Vcc angeschlossen sind, ihrer Basen, welche jeweils an die eine Seite des Abtast- und Haltekondensators C11 und den Anschluß des invertierten Abtast- und Haltetaktsignals angeschlossen sind, und ihrer Emitter; welche gemeinsam an den Kollektor des Transistors Q12 angeschlossen sind, und Dioden D1 und D2 einschließlich ihrer Anoden, welche gemeinsam an den Anschluß der Quellenspannung Vcc angeschlossen sind, über eine Stromquelle 14, und ihrer Katoden, welche jeweils an die gemeinsamen Emitter der Transistoren Q9 und Q10 angeschlossen sind, und die gemeinsamen Emitter der Transistoren Q13 und Q14, wobei der zweite Schalt-Schaltkreis 13 die geschaltete Ausgabe an den Ausgabepuf fer 14 anlegt durch eine Verbindung der gemeinsamen Anoden der Dioden D1 und D2 mit der Stromquelle I4.

Andererseits ist der Ausgabepuffer 14 ausgestattet mit einem Transistor Q15 einschließlich seiner Basis, welche an die gemeinsame Anodenverbindung der Dioden D1 und D2 angeschlossen ist, seines Kollektors, der an den Anschluß der Quellenspannung Vcc angeschlossen ist, und seines Emitters, der an einen Anschluß eines Abtast- und Halteausgabesignals Vo angeschlossen ist, und auch angeschlossen ist an den Anschluß der negativen Quellenspannung V_EE über eine Verbindung des Emitters mit dem Anschluß des Abtast- und Halteausgabesignals Vo, und zwar über eine Stromquelle I5.

Nun wird der Betrieb des Abtast- und Halteschaltkreises mit dem oben erwähnten Aufbau in Übereinstimmung mit der vorliegenden Erfindung im Detail mit Be zugnahme auf Fig. 3 und Fig. 5A bis 5F beschrieben.

Mit Bezug auf Fig. 5A bis 5F sind Zeitverlaufdiagramme entsprechend dem Aufbau von Fig. 3 gezeigt.

Zuerst, nach Erhalten des Abtast- und Haltetaktsignals CK, wie in Fig. 5B gezeigt, wird die Periode des Abtast- und Haltetaktsignals CK durch den 1/2- Frequenzteiler 15 durch zwei frequenzgeteilt, um das 1/2-Frequenztaktsignal CK/2 zu erzeugen, wie in Fig. 5A gezeigt. Zu diesem Zeitpunkt, falls der Eingabepuffer 11 das analoge Eingabesignal V_in eingibt, wie in Fig. 5C gezeigt, überträgt der erste Schalt-Schaltkreis 12 das Ausgabesignal von dem Eingabepuffer 11 an den ersten Abtast- und Haltekondensator C11 während der Periode, wo das 1/2-Fre quenztaktsignal CK/2 hoch ist; überträgt der erste Schalt-Schaltkreis 12 das Aus gabesignal von dem Eingabepuffer 11 an den zweiten Abtast- und Haltekondensator C12 während der Periode, wo das 1/2-Frequenztaktsignal CK/2 niedrig ist. Als ein Ergebnis tastet der erste Abtast- und Haltekondensator C11 das Ausgabesignal von dem Eingabepuffer 11 ab während der Periode, wo das 1/2-Frequenztaktsignal CK/2 hoch ist, und hält ein Niveau des abgetasteten Signals während der Periode, wo das 1/2-Frequenztaktsignal CK/2 niedrig ist, wie in Fig. 5D gezeigt. Anderer seits abtastet der zweite Abtast- und Haltekondensator C12 das Ausgabesignal von dem Eingabepuffer 11 während der Periode, wo das 1/2-Frequenztaktsignal CK/2 niedrig ist, und hält ein Niveau des abgetasteten Signals während der Periode, wo das 1/2-Frequenzsignal CK/2 hoch ist, wie in Fig. 5E gezeigt.

Auf diese Art und Weise wird das analoge Eingabesignal V_in wechselweise von dem ersten und zweiten Abtast- und Haltekondensator C11 und C12 abgetastet und gehalten, in Übereinstimmung mit den 1/2-Frequenztaktsignal CK/2, wie in Fig. 5D und 5E gezeigt, und die Abtast- und Haltesignale Vc1 und Vc2 werden jeweils ausgegeben. Diese Abtast- und Haltesignale Vc1 und Vc2 werden durch den zweiten Schalt-Schaltkreis 13 selektiv geschaltet in Übereinstimmung mit dem 1/2-Frequenztaktsignal CK/2 und dem Abtast- und Haltetaktsignal , welches durch das Invertertor I11 invertiert wird. D.h., der zweite Schaltkreis 13 wählt das zweite Abtast- und Haltesignal Vc2 während der Periode, wo das 1/2-Frequenz taktsignal CK/2 hoch ist, wählt das erste Abtast- und Haltesignal Vc1 während der Periode, wo das 1/2-Frequenztaktsignal CK/2 niedrig ist, und gibt dann selektiv das erste oder zweite Abtast- und Haltesignal Vc1 oder Vc2 aus, welches in Überein stimmung mit dem 1/2-Frequenztaktsignal CK/2 ausgegeben wird, und zwar während der Periode, wo das invertierte Abtast- und Haltetaktsignal niedrig ist; blockiert die Ausgabe des Abtast- und Haltesignals Vc1 und Vc2 während der Periode, wo das invertierte Abtast- und Haltetaktsignal CK hoch ist.

Um es detaillierter zu beschreiben, ist in dem zweiten Schalt-Schaltkreis 13, wenn das 1/2-Frequenztaktsignal /2 niedrig ist und das invertierte Abtast- und Haltetaktsignal CK niedrig ist, ein beweglicher Anschluß c2 angeschlossen an einen festen Anschluß a2, wobei es dem Abtast- und Haltesignal VC1 von dem ersten Abtast- und Haltekondensator C11 gestattet wird, an den Ausgabepuffer 14 über tragen zu werden. Ebenso, wenn das 1/2-Frequenztaktsignal CK/2 niedrig ist und das invertierte Abtast- und Haltetaktsignal hoch ist, wird der bewegliche Anschluß c2 angeschlossen an einen stromlosen Anschluß d2, wobei es der Ausgabe des ersten Abtast- und Haltekondensator C11 gestattet wird, blockiert zu werden. Andererseits, wenn das 1/2-Frequenztaktsignal CK/2 hoch ist und das invertierte Abtast- und Haltetaktsignal niedrig ist, wird der bewegliche Anschluß c2 an den anderen festen Anschluß b2 angeschlossen, wodurch es dem Abtast- und Haltesignal Vc2 von dem zweiten Abtast- und Haltekondensator C12 gestattet wird, an den Ausgabepuffer 14 übertragen zu werden. Ebenso, wenn das 1/2-Frequenz taktsignal CK/2 hoch ist, und das invertierte Abtast- und Haltetaktsignal hoch ist, wird der bewegliche Anschluß c2 an dem stromlosen Anschluß d2 angeschlos sen, wodurch es dem zweiten Abtast- und Haltekondensator C12 gestattet wird, blockiert zu werden. Wie beschrieben, ist der bewegliche Anschluß c2 selektiv in Serie zu dem einen festen Anschluß a2, dem stromlosen Anschluß b2, dem ande ren festen Anschluß b2 und dem stromlosen Anschluß d2 geschaltet.

Als nächstes wird der Betrieb des Abtast- und Halteschaltkreises der vorliegenden Erfindung im Detail mit Bezug auf Fig. 4 und Fig. 5A bis 5F beschrieben.

Erstens, wenn das analoge Eingabesignal V_in, wie in Fig. 5C gezeigt, gemeinsam an die Basen der Transistoren Q1 und Q2 durch den Koppelkondensator C1 angelegt wird, erscheint das gepufferte analoge Eingabesignal V_in an den Emittern der Transistoren Q1 und Q2. Dieses gepufferte analoge Eingabesignal V_in wird jeweils an die Basen der Transistoren Q3 und Q4 gebracht, und zwar durch den parallel angeschlossenen Kondensator und Widerstand C2 und R1 und den parallel angeschlossenen Kondensator und Widerstand C3 und R2. Zu dieser Zeit werden, falls das 1/2-Frequenztaktsignal CK/2 hoch ist, die Transistoren Q6 und Q7 angeschaltet. Das Anschalten des Transistors Q6 verursacht, daß das analoge Ein gabesignal V_in, welches auf die Basis des Transistors Q4 gebracht wurde, umgangen wird. Das Anschalten des Transistors Q7 verursacht, daß das analoge Eingabesignal V_in, welches an die Basis des Transistors Q3 gebracht wurde, an den Emitter des Transistors Q3 ausgegeben wird. Als ein Ergebnis führt der erste Abtast- und Haltekondensator C11 eine Abtastoperation des analogen Eingabesignals V_in durch. Andererseits werden, wenn das 1/2-Frequenztaktsignal CK/2 niedrig ist, die Transi storen Q5 und Q8 angeschaltet, was zu der Abtastoperation des zweiten Abtast- und Haltekondensators C12 führt. In anderen Worten, führt, wenn das 1/2-Fre quenztaktsignal CK/2 hoch ist, der erste Abtast- und Haltekondensator C11 die Abtastoperation durch, und der zweite Abtast- und Haltekondensator C12 hält ein Niveau des letzten abgetasteten Signals; wenn das 1/2-Frequenztaktsignal CK/2 niedriger ist, werden die Operationen des ersten und zweiten Abtast- und Halte kondensators C11 und C12 dagegen durchgeführt. Zu dieser Zeit werden, wenn das invertierte Abtast- und Haltetaktsignal hoch ist, weil das Abtast- und Haltetakt signal CK niedrig ist, die Transistoren Q10 und Q14 angeschaltet, und daher werden die Transistoren Q9 und Q13 abgeschaltet, wodurch verursacht wird, daß die Ausgaben Vc1 und Vc2 von den Abtast- und Haltekondensatoren C11 und C12 blockiert werden. Andererseits werden, wenn das invertierte Abtast- und Haltetakt signal niedrig ist, weil das Abtast- und Haltetaktsignal CK hoch ist, die Transistoren Q10 und Q14 abgeschaltet. Als ein Ergebnis werden die Transistoren Q9 und Q13 angeschaltet in Übereinstimmung mit dem An/Ausschalten der Transistoren Q11 und Q12, wobei es den Ausgaben Vc1 und Vc2 von den Abtast- und Haltekondensatoren C11 und C12 gestattet wird, ausgewählt zu werden.

Wenn das invertierte Abtast- und Haltetaktsignal niedrig ist, werden die Transistoren Q10 und Q14 abgeschaltet, und das 1/2-Frequenztaktsignal CK/2 ist hoch, der Transistor Q9 wird angeschaltet als ein Ergebnis des Anschaltens des Transistors Q11, wobei es der gehaltenen Ausgabe Vc2 von dem zweiten Abtast- und Haltekondensator C12 gestattet wird, an dem Emitter des Transistors Q9 zu erscheinen. Die an dem Emitter des Transistors Q9 erscheinende Ausgabe Vc2 erscheint an der Basis des Transistors Q15 durch die Diode D1. Als ein Ergebnis wird die Ausgabe Vc2 von dem zweiten Abtast- und Haltekondensator C12 als das Ausgabesignal Vo an den Emitter des Transistors Q15 ausgegeben. Andererseits werden, wenn das invertierte Abtast- und Haltetaktsignal niedrig ist, die Transistoren Q10 und Q14 abgeschaltet und das 1/2-Frequenztaktsignal CK/2 ist niedrig, der Transistor Q13 wird als ein Ergebnis des Anschaltens des Transistors Q12 angeschaltet, wodurch es der gehaltenen Ausgabe VC1 von dem ersten Abtast- und Haltekondensator C11 gestattet wird, an dem Emitter des Transistors Q13 zu erscheinen. Die an dem Emitter des Transistors Q13 erscheinende Ausgabe Vc1 erscheint dann an der Basis des Transistors Q15 durch die Diode D2. Als ein Ergebnis wird die Ausgabe Vc1 von dem ersten Abtast- und Haltekondensator C11 ausgegeben als das Ausgabesignal Vo an dem Emitter des Transistors Q15.

Letzendlich werden als das Ausgabesignal Vo von dem Ausgabepuffer 14 nur Signale mit Niveaus, die an den Abtast- und Haltekondensatoren C11 und C12 gehalten werden, wie in Fig. 5F gezeigt, ausgegeben, wenn das Abtast- und Haltetaktsignal CK hoch ist. D.h., wenn das 1/2-Frequenztaktsignal CK/2 hoch ist und das Abtast- und Haltetaktsignal CK hoch ist, wird das Signal des an dem zweiten Abtast- und Haltekondensator C12 gehaltenem Niveaus ausgegeben als das Ausgabesignal Vo von dem Ausgabepuffer 14; wenn das 1/2-Frequenztaktsignal CK/2 niedrig ist und das Abtast- und Haltetaktsignal CK hoch ist, wird das Signal des an dem ersten Abtast- und Haltekondensator C11 gehaltenen Niveaus ausgege ben als das Ausgabesignal Vo von dem Ausgabepuffer 14. Auf diese Art und Weise führen die Abtast- und Haltekondensatoren C11 und C12 die Abtast- und Halteoperationen durch in Übereinstimmung mit dem 1/2-Frequenztaktsignal CK/2, in welches das Abtast- und Haltetaktsignal CK durch zwei frequenzgeteilt wird. Daher ist die Abtast- und Halteperiode gemäß dem 1/2- Frequenztaktsignal CK/2 zweimal solange wie diejenige gemäß dem Abtast- und Haltetaktsignal CK. Aus diesem Grund kann viel Zeit zum Abtasten bereitgestellt werden.

Wie im vorherigen beschrieben, wird, in Übereinstimmung mit der vorliegenden Erfindung, ein breitbandiger Abtast- und Halteschaltkreis bereitgestellt, welcher in der Lage ist, das analoge Eingabesignal abzutasten und zu halten mittels zweier Abtast- und Haltekondensatoren in Übereinstimmung mit dem 1/2-Frequenztakt signal, in welches das Abtast- und Haltetaktsignal durch zwei frequenzgeteilt ist.

Daher kann der Schaltkreis gemäß der vorliegenden Erfindung Abtast- und Halte intervalle haben, die ausreichend sind, um einer Schwankung des breitbandigen analogen Eingabesignals gerecht zu werden, was dazu führt, daß seine Abtast operation stabilisiert wird. Aus diesem Grund kann die Kapazität der Abtast- und Haltekondensatoren passend zu dem Schaltkreis ausgewählt werden. Letzendlich kann die Verringerung des Niveaus des gehaltenen Signals aufgrund eines Leck stromes verhindert werden. Auch kann der Schaltkreis entsprechend der vorliegen den Erfindung auf Systeme angewandt werden, die eine hohe Auflösung und einen Hochgeschwindigkeitsbetrieb benötigen.

Obwohl die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung für illustrative Zwecke offengelegt wurden, wird der Fachmann es zu schätzen wissen, das verschiedene Abänderungen, Hinzufügungen und Ersetzungen möglich sind ohne von dem Schutzbereich und Geist der Erfindung, wie sie in den begleitenden An sprüchen offengelegt ist, abzuweichen.

Claims

1. Breitbandiger Abtast- und Halteschaltkreis, welcher aufweist:
eine Eingabepuffereinrichtung zum Empfangen und Puffern eines analogen Eingabesignals und Ausgeben des gepufferten analogen Eingabesignals entlang einer Vielzahl von Abtast- und Haltepfaden;
eine Frequenzteilungseinrichtung zum Frequenzteilen eines Abtast- und Halte taktsignals durch eine vorbestimmte Zahl und Ausgeben des frequenzgeteilten Taktsignals;
eine erste Schaltungseinrichtung zum wechselweisen Schalten eines Ausgabesi gnals von der Eingabepuffereinrichtung zu einer ersten und zweiten Abtast- und Halteeinrichtung in Übereinstimmung mit dem frequenzgeteilten Taktsignal von der Frequenzteilungseinrichtung;
eine zweite Schaltungseinrichtung zum selektiven Schalten eines ersten und zweiten Abtast- und Haltesignals von der ersten und zweiten Abtast- und Halteeinrichtung in Übereinstimmung mit dem frequenzgeteilten Taktsignal von der Frequenzteilungseinrichtung und Übertragen oder Blockieren des selektiv geschaltenen ersten und zweiten Abtast- und Haltesignals in Übereinstimmung mit einem invertierten Abtast- und Haltesignal in welches das Abtast- und Haltetaktsignal durch ein Invertor invertiert wird; und
eine Ausgabepuffereinrichtung zum Puffern eines Ausgabesignals von der zweiten Schalteinrichtung und Ausgeben des gepufferten Signals als ein Aus gabesignal des Abtast- und Halteschaltkreises.

2. Breitbandiger Abtast- und Halteschaltkreis nach Anspruch 1, wobei die Ein gabepuffereinrichtung aufweist:
einen ersten Transistor einschließlich seiner Basis, welche an einen Anschluß eines analogen Eingabesignals über einen Kopplungskondensator angeschlossen ist, seines Kollektors, welcher an einen Anschluß einer Quellenspannung angeschlossen ist, und seines Emitters, welcher an eine erste Stromquelle angeschlossen ist;
einen zweiten Transistor einschließlich seiner Basis, welche an den Anschluß des analogen Eingabesignals über den Kopplungskondensator angeschlossen ist, seines Kollektors, welcher an den Anschluß der Quellenspannung angeschlossen ist, und seines Emitters, welcher an eine zweite Stromquelle angeschlossen ist;
einen dritten Transistor einschließlich seiner Basis, welche an den Emitter des ersten Transistors über einen parallel angeschlossenen zweiten Kondensator und einen ersten Widerstand angeschlossen ist, seines Kollektors, welcher an den Anschluß der Quellenspannung angeschlossen ist, und seines Emitters, welcher an einer Seite der ersten Abtast- und Halteeinrichtung angeschlossen ist, deren anderen Seite geerdet ist; und
einen vierten Transistor einschließlich seiner Basis, welche an den Emitter des zweiten Transistors über einen parallel angeschlossenen dritten Kondensator und einen zweiten Widerstand angeschlossen ist, seines Kollektors, welcher an den Anschluß der Quellenspannung angeschlossen ist, und seines Emitters, welcher an einer Seite des zweiten Abtast- und Haltekondensators angeschlos sen ist, dessen andere Seite geerdet ist.

3. Breitbandiger Abtast- und Halteschaltkreis nach Anspruch 1, wobei die erste Schalteinrichtung aufweist:
einen fünften und sechsten Transistor einschließlich ihrer Basen, welche jeweils an ein Paar unterschiedlicher Niveaus von Anschlüssen frequenzgeteilter Taktsignale über einen dritten und vierten Widerstand angeschlossen sind, wobei ihre Emitter gemeinsam an einen Anschluß einer negativen Quellen spannung über einen fünften Widerstand angeschlossen sind, und ihre Kollekto ren jeweils an Basisverbindungen des dritten und vierten Transistors ange schlossen sind; und
einen siebten und achten Transistor einschließlich seiner Basen, welche jeweils an ein Paar unterschiedlicher Niveaus an Anschlüssen frequenzgeteilter Taktsi gnale angeschlossen sind, wobei ihre Emitter gemeinsam an den Anschlüssen der negativen Quellenspannung über einen sechsten Widerstand angeschlossen sind, und ihre Kollektoren jeweils an Emitterverbindungen des dritten und vierten Transistors angeschlossen sind.

4. Breitbandiger Abtast- und Halteschaltkreis nach Anspruch 1, worin die zweite Schalteinrichtung aufweist:
einen neunten und zehnten Transistor einschließlich ihrer Emitter, welche gemeinsam an eine dritte Stromquelle angeschlossen sind, und ihrer Basen, welche jeweils an ein Paar unterschiedlicher Niveaus an Anschlüssen frequenz geteilter Taktsignale angeschlossen sind;
einen elften und zwölften Transistor einschließlich ihrer Kollektoren, welche gemeinsam an den Anschluß der Quellenspannung angeschlossen sind, ihrer Basen, welche jeweils an eine Seite der zweiten Abtast- und Halteeinrichtung und einen Anschluß eines invertierten Abtast- und Haltetaktsignales ange schlossen sind, und ihrer Emitter, welche gemeinsam an den Kollektor des neunten Transistors angeschlossen sind;
einen dreizehnten und vierzehnten Transistor einschließlich ihrer Kollektoren, welche gemeinsam an den Anschluß der Quellenspannung angeschlossen sind, ihrer Basen, welche jeweils an eine Seite der ersten Abtast- und Halteein richtung und den Anschluß des invertierten Abtast- und Haltetaktsignals angeschlossen sind, und ihrer Emitter, welche gemeinsam an den Kollektor des zehnten Transistors angeschlossen sind; und
eine erste und zweite Diode einschließlich ihrer Anoden, welche gemeinsam an den Anschluß der Quellenspannung über eine vierte Stromquelle angeschlossen sind, und ihrer Katoden, welche jeweils an die gemeinsamen Emitter des elften und zwölften Transistors und die gemeinsamen Emitter des dreizehnten und vierzehnten Transistors angeschlossen sind, wobei die zweite Schalteinrich tung die geschaltete Ausgabe an die zweite Ausgabepuffereinrichtung anlegt durch eine Verbindung der gemeinsamen Anoden der ersten und zweiten Diode mit der vierten Stromquelle.

5. Breitbandiger Abtast- und Halteschaltkreis nach Anspruch 1, wobei die Ausgabe Puffereinrichtungen aufweist:
einen fünfzehnten Transistor einschließlich seiner Basis, welche an die gemeinsame Anodenverbindung der ersten und zweiten Diode angeschlossen ist, seines Kollektors, welcher an den Anspruch der Quellenspannung angeschlossen ist, und seines Emitters, welcher an einen Anschluß des Abtast- und Halteausgabesignals angeschlossen ist, und auch angeschlossen ist an den Anschluß der negativen Quellenspannung über eine Verbindung des Emitters des fünfzehnten Transistors mit dem Anschluß des Abtast- und Halteausgabesignals und über eine fünfte Stromquelle.