DE3624252A1 - Schaltungsanordnung zum erzeugen von steuersignalen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Erzeugen von mindestens zwei in einer festen Zeitbeziehung zueinander stehenden Steuersignalen, insbesondere für das Auslesen eines Charge Coupled Device-(CCD)-Sensors, der im Oberbegriff des Anspruchs 1 definierten Gattung.

Bei solchen Schaltungsanordnungen besteht häufig das Problem, bei einer vorgegebenen Grundtaktfrequenz einen bestimmten Zeitbezug zwischen den Steuersignalen herzustellen, um für das Ansteuern bestimmter Bauelemente geforderte Bedingungen zu erfüllen. Solche Bauelemente sind z. B. CCD-Sensoren und dynamische RAM′s.

Übliche CCD-Sensoren bestehen aus einer Mehrzahl von lichtsensitiven Elementen, sog. Fotodetektoren, und einer gleichen Anzahl von Speicherzellen, die jeweils einem der Fotodetektoren zugeordnet sind. Die Fotodetektoren sind zu sog. Fotozeilen und die Speicherzellen zu Schieberegistern zusammengefaßt, in welche die Ausgangssignale der Fotodetektoren parallel eingeschrieben und aus welchen die Ausgangssignale seriell ausgelesen werden.

Bei einem bekannten CCD-Sensor des Typs CCD 123 der Firma Fairchild sind dabei die den Fotodetektoren zugeordneten Speicherzellen auf zwei Schieberegister aufgeteilt, wobei die den jeweils geradzahligen und ungeradzahligen Fotodetektoren der Fotozeile zugeordneten Speicherzellen zu jeweils einem Schieberegister zusammengefaßt sind. Die beiden Schieberegister werden wechselweise getaktet, wozu der Clock-Eingang des einen Schieberegisters unmittelbar und der Clock-Eingang des anderen Schieberegisters über einen Inverter mit dem Takteingang des CCD-Sensors verbunden sind. Die Ausgänge der Schieberegister sind an einem Multiplexer angeschlossen, dessen Ausgang den Ausgang des CCD-Sensors bildet. Der Steuereingang des Multiplexers ist mit dem Takteingang des CCD-Sensors verbunden, so daß mit jedem Wechsel der Polarität des an dem Takteingang anliegenden Taktsignals der Multiplexer umschaltet und wechselweise ein aus dem einen Schieberegister und ein aus dem anderen Schieberegister ausgelesenes Signal an den Ausgang des CCD-Sensors gelangt. Der analoge Ausgang des CCD-Sensors hat Speichercharakter, so daß ein sog. Reset-Signal erforderlich ist, um vor jedem Umschalten des Multiplexers den Ausgang des CCD-Sensors auf ein definiertes Potential, z. B. Null, zu bringen. Andernfalls würde ein am Ausgang gespeichertes Signal von einem neuen Signal überschrieben und damit das neue Signal verfälscht. Der CCD-Sensor besitzt daher einen Reset-Eingang, an welchen ein kurzes Reset-Signal gelegt werden muß, das zu dem Taktsignal in einem festen Zeitbezug stehen muß. Reset-Signal und Taktsignal bilden die beiden Steuersignale zum Auslesen des CCD-Sensors. Das am Ausgang des CCD-Sensors anliegende Signal oder Datum wird vorzugsweise mittels eines Flash-Analog-Digital-Wandlers in kürzester Zeit abgenommen, so daß das Zeitintervall zwischen dem Abtasten des Ausgangs und dem Anlegen des Reset-Signals relativ klein bemessen werden kann.

Um möglichst wenig Qualitätsverlust der aus den Schieberegistern an den Ausgang des CCD-Sensors gelangenden Signale oder Daten zu erreichen, muß die Länge des Reset-Signals, meist in Form eines Reset-Impulses, eine Mindestdauer von z. B. 60 ns aufweisen und darf der Zeitabstand zwischen der Rückflanke des Reset-Impulses und der Zustandsänderung des Taktsignals am Takteingang des CCD-Sensors ein Minimum, z. B. 100 ns, nicht unterschreiten. Außerdem wird angestrebt, die Zeitspanne zwischen dem Aufschalten eines Signals oder Datums auf den Ausgang, d. h. zwischen dem Wechsel der Zustandsänderung des Taktsignals und dem Abtasten des Ausgangssignals durch den Flash-A/D-Wandler, möglichst groß zu machen, damit der Aufschaltvorgang zuverlässig abgeschlossen ist, bevor das Datum oder Signal abgetastet wird.

Bei einer bekannten Schaltungsanordnung der eingangs genannten Art werden zum Erzeugen der Steuersignale (Taktsignal und Reset-Signal) digitale Zähler verwendet. Zum Erreichen der erforderlichen Zeitauflösung ist jedoch das Bereitstellen eines Grundtaktes mit hoher Taktfrequenz zum Ableiten der Steuersignale erforderlich. In dem angeführten Beispiel der erforderlichen Zeitauflösung von 60 ns müßte die Grundtaktfrequenz 16,66 MHz betragen. Wird ein solcher CCD-Sensor in Verbindung mit Prozessoren verwendet, so stehen solche hohen Grundtaktfrequenzen in den Prozessoren nicht zur Verfügung.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, mit welcher unter Verwendung einer verfügbaren Grundtaktfrequenz, deren Periodendauer größer ist als die zur Herstellung des Zeitbezugs zwischen den Steuersignalen erforderliche Zeitauflösung, die Steuersignale generiert werden können.

Die Aufgabe ist bei einer Schaltungsanordnung der im Oberbegriff des Anspruchs 1 definierten Gattung erfindungsgemäß durch die Merkmale im Kennzeichnungsteil des Anspruchs 1 gelöst.

Bei der erfindungsgemäßen Schaltungsanordnung wird der feste Zeitbezug zwischen den Steuersignalen, im Beispiel des Auslesens des CCD-Sensors zwischen dem Taktsignal zum Takten der Schieberegister und dem Reset-Signal zum Ansteuern des Ausgangs des CCD-Sensors, durch geeignete Verknüpfung von identischen Impulsfolgen mit gleicher Grundfrequenz erzielt, die jeweils um eine bestimmte Zeitspanne gegeneinander verzögert sind. Die damit erzielbare Zeitauflösung kann - weitgehend unabhängig von der Grundfrequenz der Impulsfolge - sehr hoch getrieben werden und ist ausschließlich von der Verzögerungskonstanten der digitalen, aktiven Verzögerungsleitung abhängig. Die digitale, aktive Verzögerungsleitung hat zudem den Vorteil, daß sie das Eingangssignal mit extrem geringen Toleranzen hochgenau verzögert. Dadurch ist es möglich, zur Erzielung hoher Auslesegeschwindigkeiten bei möglichst geringem Qualitätsverlust das Timing der Steuersignale sehr dicht an diejenigen Zeitvorgaben für die Schaltungsanordnung zu legen, bei welchen eine Verlängerung der Zeitvorgabe keine Qualitätsverbesserung bringt. Die dadurch gewonnene Zeit kann zwecks Qualitätsverbesserung von anderen Vorgängen, im Beispiel des CCD-Sensors für die Verlängerung der Zeitspanne zwischen Auslesen des Datums aus dem Schieberegister und Abtasten des Datums am Ausgang, zur Verfügung gestellt werden.

Die Erfindung ist anhand eines in der Zeichnung dargestellten Ausführungsbeispiels im folgenden näher beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild eines CCD-Sensors in Verbindung mit einer Schaltungsanordnung zur Erzeugung der Steuersignale für das Auslesen des CCD-Sensors,

Fig. 2 ein Diagramm der an dem Eingang und an den Ausgängen einer digitalen aktiven Verzögerungsleitung in der Schaltungsanordnung in Fig. 1 anstehenden Signale,

Fig. 3 ein Diagramm der an den Ausgängen einer Verknüpfungslogik in der Schaltungsanordnung in Fig. 1 anstehenden Steuersignale,

Fig. 4 ein Schaltbild der Verknüpfungslogik in der Schaltungsanordnung in Fig. 1.

Der in Fig. 1 mit 10 bezeichnete CCD-Sensor, z. B. CCD 123 der Firma Fairchild, ist in seinen wesentlichen Grundelementen dargestellt. Er weist eine Fotozeile 11, bestehend aus einer Vielzahl von Fotodetektoren 12, zwei analoge Schieberegister 13, 14 und einen Multiplexer 15 auf. Jeweils die ungeradzahligen Fotodetektoren 12 in der Fotozeile 11 sind mit dem Schieberegister 13 und die geradzahligen Fotodetektoren 12 mit dem Schieberegister 14 verbunden. Die Clock-Eingänge der beiden Schieberegister 13, 14 sind mit dem Takteingang T des CCD-Sensors 10 verbunden, wobei dem Clock-Eingang des Schieberegisters 14 ein Inverter 16 vorgeschaltet ist. Durch diesen Inverter 16 werden die beiden Schieberegister 13, 14 wechselweise getaktet, so daß mit jeder Zustandsänderung eines am Takteingang T anliegenden Taktsignals einmal ein Signal oder Datum aus dem Schieberegister 13 und einmal ein Signal oder Datum aus dem Schieberegister 14 ausgelesen wird. Die Signalausgänge der Schieberegister 13, 14 sind an den Eingängen eines Multiplexers 15 angeschlossen, dessen Ausgang den Ausgang A des CCD-Sensors 10 bildet. Der Steuereingang des Multiplexers 15 ist ebenfalls mit dem Takteingang T des CCD-Sensors 10 verbunden und ist so ausgebildet, daß mit jeder Zustandsänderung des an dem Takteingang T anliegenden Taktsignals der Multiplexer 15 umschaltet.

Der analoge Ausgang A des CCD-Sensors 10 hat Speichercharakter, was durch den in Fig. 1 dargestellten Kondensator 17 symbolisiert ist. Der Ausgang A kann durch Ansteuerung eines Reset-Eingangs R des CCD-Sensors 10 auf ein definiertes Potential gebracht werden, und zwar unabhängig von seiner momentanen Ausgangsspannung. Dies ist in Fig. 1 durch einen elektronischen Schalter in Form eines Transistors 18 symbolisiert, der bei Anlegen eines positiven Reset-Impulses den Ausgang A des CCD-Sensors 10 unabhängig von der momentanen Ladung des Kondensators 17 auf Null zieht.

Der vorstehend beschriebene, bekannte CCD-Sensor 10, in dessen Schieberegister 13, 14 mittels einer nicht dargestellten Einschreibesteuerung die Ausgangssignale der Fotodetektoren 12 in der Fotozeile 11 eingeschrieben worden sind, wird mittels einer Schaltungsanordnung ausgelesen, die aus einem Rechteckimpulsgenerator 20, einer digitalen, aktiven Verzögerungsleitung (Delay Line) 21 und aus einer Verknüpfungslogik 22 besteht. Der Rechteckimpulsgenerator 20 erzeugt eine Impulsfolge mit einer Impulsfolgefrequenz von 1,25 MHz. Diese Impulsfolge wird der Verzögerungsleitung 21 zugeführt. Eine hier verwendbare digitale, aktive Verzögerungsleitung wird von der Firma Data Delay unter der Typenbezeichnung DDU-3J-5300 vertrieben. Die digitale Verzögerungsleitung 21 hat mindestens vier Ausgänge S 1 bis S 4. An jedem Ausgang S 1 bis S 4 ist eine Impulsfolge abnehmbar, die identisch ist mit der am Eingang S 0 der Verzögerungsleitung 21 anliegenden Impulsfolge, jedoch gegenüber dieser um ein Zeitintervall n × 60 ns verschoben ist. n = 1, 2, 3, 4 steht dabei für die Ordnungszahl der vier Ausgänge S 1 bis S 4. Wie aus Fig. 2 ersichtlich, ist gegenüber der am Eingang S 0 anliegenden Impulsfolge mit der Impulsfolgefrequenz von 1,25 MHz die am Ausgang S 1 abnehmbare Impulsfolge um 60 ns, die am Ausgang S 2 abnehmbare Impulsfolge um 120 ns, die am Ausgang S 3 abnehmbare Impulsfolge um 180 ns und die am Ausgang S 4 abnehmbare Impulsfolge um 240 ns verschoben. Die Impulsfolgen an den Ausgänge Sl bis S4 weisen gegeneinander jeweils die konstante Zeitverzögerung von 60 ns auf. Diese Zeitverschiebung des Eingangssignals erfolgt in der Verzögerungsleitung 21 innerhalb enger Toleranzgrenzen.

An den Ausgängen S 1 bis S 4 der Verzögerungsleitung 21 sind die Eingänge E 1 bis E 4 der Verknüpfungslogik 22 angeschlossen, deren einer Ausgang A 1 mit dem Takteingang T des CCD-Sensors 10 und dessen anderer Ausgang A 2 mit dem Reset-Eingang des CCD-Sensors 10 verbunden ist. Der Aufbau der Verknüpfungslogik 22 ist in Fig. 3 dargestellt. Sie enthält ein UND-Gatter 23 und ein D-Flip-Flop 24. Das UND-Gatter 23 ist eingangsseitig an den beiden Eingänge E 1 und E 2 der Verknüpfungslogik 22 und ausgangsseitig an dem Ausgang A 1 der Verknüpfungslogik 22 angeschlossen. Der mit dem Eingang E 2 verbundene Eingang des UND-Gatters 23 ist dabei negiert. Von dem D-Flip-Flop 24 ist der Clock-Eingang an dem vierten Eingang E 4 der Verknüpfungslogik 22 und der Q-Ausgang an dem zweiten Ausgang A 2 der Verknüpfungslogik 22 angeschlossen. Der Q- Ausgang ist mit dem D-Eingang verbunden.

Die an den Ausgängen A 1 und A 2 der Verknüpfungslogik 22 auftretenden Steuersignale, die an die Eingänge T und R des CCD-Sensors 10 gelangen, sind in Fig. 3 dargestellt. Am Ausgang A 2 stehen damit die Reset-Impulse für das Zurücksetzen des Ausgangs des CCD-Sensors 10 und an dem Ausgang A 1 die Taktimpulse für den Schiebetakt der Schieberegister 13, 14 an. Die Dauer der Reset-Impulse ist extrem klein bemessen und beträgt 60 ns. Sie entspricht der höchsten Auflösung, welche mit der beschriebenen Verzögerungsleitung erreichbar ist. Die Zeitspanne von der Rückflanke des Reset-Impulses bis zur Zustandsänderung (Polaritätswechsel) der Taktimpulse beträgt 120 ns. Damit ist das Vorgabeminimum von 100 ns für diese Zeitspanne zur Vermeidung eines Qualitätsverlustes der gespeicherten Signale beim Auslesen eingehalten. Mit jedem Reset-Impuls wird der Ausgang A des CCD-Sensors 10 auf definiertes Potential, hier Null, gebracht. 120 ns nach Ende des Reset-Impulses ändert das Taktsignal am Takteingang T des CCD-Sensors 10 seine Polarität. Damit wird der Multiplexer 15 umgeschaltet und verbleibt bis zur erneuten Änderung der Polarität des Taktimpulses in dieser Stellung. Bei positiver Flanke, also bei Polaritätsänderung von logisch 0 auf logisch 1, verbindet der Multiplexer 15 den Ausgang des Schieberegisters 13 mit dem Ausgang A. Bei negativer Flanke, also bei Polaritätswechsel von 1 auf 0, verbindet der Multiplexer 15 den Ausgang des Schieberegisters 14 mit dem Ausgang A des CCD-Sensors 10. Die positive Flanke des Taktimpulses bewirkt über den Clock-Eingang ein Verschieben des Speicherinhalts des Schieberegisters 13 um eine Speicherzelle, so daß mit dem Inhalt der letzten Speicherzelle der Kondensator 17 geladen wird. Die negative Flanke des Taktimpulses bewirkt über dem Inverter 16 das gleiche im Schieberegister 14. Zwischen der positiven und negativen Flanke des Taktimpulses und umgekehrt tritt jeweils ein Reset-Impuls im Abstand von 120 ns vor jeder Flanke auf, so daß der Kondensator 17 jeweils geleert ist, bevor ein neues Signal aus den Schieberegistern 13, 14 an ihn gelangt.

Das am Ausgang A des CCD-Sensors 10 vorübergehend gespeicherte Ausgangssignal wird mittels eines Flash-Analog-Wandlers 19 in kürzester Zeit abgetastet. Der Steuereingang des Flash-A/D-Wandlers 19 ist unmittelbar mit dem Ausgang des Rechteckimpulsgenerators 20 verbunden so daß die Abtastung des Ausgangs A des CCD-Sensors 10 mit einer Abtastfrequenz von 1,25 MHz erfolgt. Mit der positiven Flanke der in Fig. 2 unter S 0 dargestellten Impulsfolge wird jeweils der Ausgang A des CCD-Sensors 10 abgetastet. Diese Abtastung erfolgt unmittelbar, nämlich 60 ns, vor dem Auftreten des Reset-Impulses. Damit ist die Zeitspanne zwischen dem Auslesen eines Signals aus einem der Schieberegister 13, 14 und dem Abtasten des ausgelesenen Signals am Ausgang A des CCD-Sensors 10 extrem groß. Dadurch ist sichergestellt, daß das ausgelesene Signal ohne Qualitätsverlust beim Abtasten des Ausgangs A des CCD-Sensors 10 zur Verfügung steht.

Die erfindungsgemäße Schaltungsanordnung ist nicht auf die Verwendung zum Auslesen eines CCD-Sensors beschränkt. Sie kann auch z. B. zum Ansteuern sog. dynamischer RAM′s eingesetzt werden. Hier müssen die Signale RAS und CAS sowie das Umschaltsignal von Zeilenadressen auf Spaltenadressen in einem engen Zeitbezug zueinander stehen. Auch diese Steuersignale können mit der erfindungsgemäßen Schaltungsanordnung mit Vorteil generiert werden.

Claims (3)

1. Schaltungsanordnung zum Erzeugen mindestens zweier, in einer festen Zeitbeziehung zueinander stehender Steuersignale, insbesondere für das Auslesen eines CCD-Sensors, mit einem eine Impulsfolge konstanter Grundfrequenz erzeugenden Impulsgenerator, dadurch gekennzeichnet, daß an dem Ausgang des Impulsgenerators (20) eine digitale, aktive Verzögerungsleitung (21) angeschlossen ist, die das Eingangssignal an separaten Ausgängen (S 1 bis S 4) um verschiedene Zeitintervalle verzögert ausgibt, und daß die Ausgänge (S 1 bis S 4) der Verzögerungsleitung (21) mit einer digitalen Verknüpfungslogik (22) verbunden sind, an deren Ausgänge (A 1, A 2) jeweils eines der Steuersignale abnehmbar ist. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Verknüpfungslogik (22) ein UND-Gatter (23) aufweist, das an zwei benachbarten Ausgängen (S 1, S 2) der Verzögerungsleitung (21) angeschlossen ist, wobei ein Eingang des UND-Gatters (23) negiert ist, und daß der Ausgang des UND-Gatters (23) einen Steuersignalausgang bildet und vorzugsweise mit dem Reset-Eingang (R) des CCD-Sensors (10) verbunden ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verknüpfungslogik (22) ein D-Flip-Flop (24) aufweist, dessen Q-Ausgang mit dem D-Eingang und dessen Clock-Eingang mit einem weiteren Ausgang (S 4) der Verzögerungsleitung (21) verbunden ist, und daß der Q-Ausgang des D-Flip-Flops (24) einen weiteren Steuersignalausgang bildet und vorzugsweise mit dem Takteingang (T) des CCD-Sensors (10) verbunden ist.

4. Schaltungsanordnung nach Anspruch 2 und 3, dadurch gekennzeichnet, daß der Impulsgenerator (20) ein 1,25 MHz-Rechteckimpulsgenerator ist, daß die Verzögerungsleitung (21) mindestens vier Ausgänge (S 1 bis S 4) aufweist, an welchen das Eingangssignal um jeweils ein Zeitintervall n × 60 ns verzögert ansteht, wobei n die Ordnungszahl der vier Ausgänge (S 1 bis S 4) ist, daß das UND-Gatter (23) mit dem ersten und zweiten Ausgang (S 1, S 2) der Verzögerungsleitung (21) verbunden ist, wobei der mit dem zweiten Ausgang (S 2) verbundene Eingang negiert ist, und daß das D-Flip-Flop (24) mit dem vierten Ausgang (S 4) der Verzögerungsleitung (21) verbunden ist.