DE3910508A1

DE3910508A1 - Verfahren und vorrichtung zum messen einer zeitspanne

Info

Publication number: DE3910508A1
Application number: DE3910508A
Authority: DE
Inventors: Wolfgang Schulze
Original assignee: Asea Brown Boveri AG Germany; Asea Brown Boveri AB
Current assignee: ABB AG Germany; ABB AB
Priority date: 1989-04-01
Filing date: 1989-04-01
Publication date: 1990-10-04

Description

Die Erfindung betrifft ein Verfahren der im Oberbegriff des Anspruchs 1 genannten Art und eine Vorrichtung zur Durchführung des Verfahrens.

Eine unbekannte Zeitspanne kann dadurch meßtechnisch erfaßt werden, daß man als kleinstes Zeitinkrement eine Basiszeit festlegt und diese Basiszeit solange inkremen tal vervielfacht, bis der resultierende Wert der zu messenden Zeitspanne entspricht. Der Vervielfachungs faktor bildet dann einen Maßwert für die zu ermittelnde Zeitspanne.

Bei bekannten Verfahren ist es zur Gewährleistung einer hohen Meßgenauigkeit erforderlich, den Wert der Basis zeit sehr genau abzugleichen und dafür zu sorgen, daß ihre Langzeitdrift sehr gering ist. Die hierdurch verursachten Lohn- und Materialkosten sind erheblich.

Aufgabe der Erfindung ist es, ein Meßverfahren und eine zu seiner Durchführung geeignete Vorrichtung zu schaf fen, die verhindert, daß Abweichungen der Basiszeit von ihrem Nennwert sich auf das Meßergebnis auswirken.

Diese Aufgabe wird durch die im Anspruch 1 gekennzeich neten Merkmale gelöst. Zweckmäßige Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteran sprüchen genannt.

Erfindungsgemäß gelingt es über die Messung einer ersten und einer zweiten Vorlaufzeit den genauen Wert der Basiszeit zu bestimmen. Mit Hilfe der als Zeitinkrement dienenden Basiszeit, die vor jeder Messung neu bestimmt wird, kann die zu messende Zeitspanne erfaßt werden, so daß auch langzeitige Schwenkungen ohne Einfluß auf die Messung bleiben.

Von entscheidender Bedeutung für die Berechnung der Basiszeit ist, daß in einer der beiden Vorlaufzeiten ein bekannter, fester Zeitwert enthalten ist. Hierdurch kann die Differenz oder Summe der beiden Vorlaufzeiten zu dem bekannten Zeitwert ins Verhältnis gesetzt werden, um daraus die Basiszeit zu berechnen.

Für die Genauigkeit des Meßergebnisses weiterhin kritisch ist der Umstand, daß Laufzeiten der Steuerschaltung zu Verzögerungen zwischen den Steuersignalen und Anfang bzw. Ende der zu messenden Zeitspanne auftreten können. Eine wesentliche Verbesserung des Erfindungsgegenstandes sieht deshalb vor, daß eine der beiden Vorlaufzeiten, bei denen ebenfalls die erwähnten Laufzeitverzögerungen auftreten und mitgemessen werden, in die eigentliche Messung der Zeitspanne mit einbezogen wird und diese Vorlaufzeit nach erfolgter Messung von der gemessenen Zeitspanne wiederum abgezogen wird. Die durch Laufzeiten auftretende Verzögerung wird somit eleminiert.

Das erfindungsgemäße Verfahren kann in vorteilhafter Weise bei der Prüfung des zeitlichen Verhaltens von digitalen Schaltkreisen, bei denen eine Verzögerungszeit zwischen dem Anlegen von Stimulidaten am Eingang und deren Erscheinen am Ausgang eines Prüflings entsteht, zur Anwendung kommen. Zur Messung der Verzögerungszeit erfolgt eine Abfrage der Stimulidaten am Ausgang nach einer vorgegebenen, bekannten Wartezeit, wobei in einem vorgegebenen Testtakt in einzelnen Testschritten die Stimulidaten als bestimmtes Bitmuster an den verschie denen Pins des Prüflings anliegen. Hierbei folgen jeweils mehrere, eine bestimmte Zahl von Testschritten umfassende Testsequenzen aufeinander, wobei jeder Testsequenz eine andere programmierte Wartezeit für die Abfrage der Stimulidaten am Ausgang des Prüflings zugeordnet ist. Die programmierte Wartezeit wird von einem Anfangswert, vorzugsweise von Null ausgehend nach jeder Testsequenz um eine bestimmte Basiszeit inkremen tal bis zu einem Maximalwert erhöht. Nach jedem Test schritt werden alle für die Prüfung wichtigen Ausgänge des Prüflings mit der für die jeweilige Testsequenz vorgegebenen, programmierten Wartezeit abgefragt, die jeweiligen Zustände erfaßt und ggf. auch abgespeichert.

Durch die Programmierung einer sich inkremental erhöhen den Wartezeit für die Abtastung der Ausgänge des Prüf lings können die Verzögerungszeiten sowohl seiner schnellen, wie auch seiner langsamen Pfade erfaßt wer den. Da zur Durchführung des Verfahrens ein Rechner und eine Pinelektronik eingesetzt werden, ergibt sich eine besonders einfache Anordnung. Die Summe der für die Prü fung erforderlichen Bitmuster wird im Rechner gespei chert, so daß die Pinelektronik mit einem sehr kleinen Speicher auskommt. Dieser muß lediglich einen Stimulus wert und einen Abtastwert pro Pin zwischenspeichern kön nen. Gegenüber herkömmlichen IC-Testern, bei denen die Stimuli-Bitmuster der ganzen Prüfung in einen entspre chend großen, der Pinelektronik zugehörigen Speicher ge laden werden, erhöht sich zwar die Dauer des Testlaufs, aber im Vergleich zur ohnehin relativ langen Beschic kungszeit der Prüfvorrichtung mit dem Prüfling, ist das ohne größere Bedeutung.

Für eine automatische Prüfung ist es von Vorteil, wenn in Weiterbildung des Erfindungsgegenstandes die ermit telten Verzögerungszeiten der verschiedenen Pfade des Prüflings unmittelbar mit Vergleichswerten verglichen werden und unzulässige Abweichungen eine Fehlermeldung auslösen. Als Vergleichswerte können dabei im Rechner abgelegte Sollwerte oder Zustände gleicher Testschritte vorangegangener Testsequenzen dienen.

Weiterhin ist vorgesehen, daß die Freigabe der Stimuli daten an den Eingang des Prüflings durch ein erstes und die Meßaufnahme der vom Ausgang des Prüflings abgege benen Daten durch ein zweites als Freigabesignal wirken des Steuersignal erfolgt und die Zeitdifferenz der beiden Freigabesignale die Wartezeit für die Abtastung der Ausgangsdaten des Prüflings bestimmt. Die Progam mierung der Wartezeit erfolgt somit durch eine Program mierung der Zeitdifferenz zwischen den beiden Freigabe signalen, die nach jeder Testsequenz inkremental um die Basiszeit erhöht wird.

Ein Ausführungsbeispiel der Erfindung ist in den Zeich nungen dargestellt und wird im folgenden näher beschrie ben. Es zeigt

Fig. 1 ein Blockschaltbild der Meßanordnung mit dem Prüfling,

Fig. 2 ein verallgemeinertes Signaldiagramm zur Ver deutlichung der programmierbaren Wartezeit,

Fig. 3 ein verallgemeinertes Signaldiagramm eines ersten Vorlaufs,

Fig. 4 ein verallgemeinertes Signaldiagramm eines zweiten Vorlaufs,

Fig. 5 ein beispielhaftes Signaldiagramm eines ersten Vorlaufs,

Fig. 6 ein beispielhaftes Signaldiagramm eines zwei ten Vorlaufs,

Fig. 7 ein beispielhaftes Signaldiagramm eines Test laufs mit mehreren Testsequenzen unterschied licher Wartezeit,

Fig. 8 eine erste Variante eines Schaltschemas für die Ausgabe- und die Eingabeeinheit der Pine lektronik,

Fig. 9 eine zweite Variante eines Schaltschemas für die Ausgabe- und die Eingabeeinheit der Pine lektronik,

Fig. 10 eine programmierbare Wartezeiteinheit,

Fig. 11 ein Signaldiagramm der programmierbaren Warte zeiteinheit.

Wie Fig. 1 zeigt, besteht die Meßanordnung aus einem Prüfling 1, einer Pinelektronik 2 bis 4 und einem Rech ner 5. Die Pinelektronik 2 bis 4 schaltet mit ihrer Aus gabeeinheit 2 die im Rechner 5 gespeicherten Stimuli daten als Ausgangssignal U ₀ auf den Eingang des Prüf lings 1 und mit ihrer Eingabeeinheit 3 die vom Prüfling 1 abgegebenen Daten TE als Eingangssignal U _I auf den Eingang des Rechners 5. Der Zeitpunkt des Schaltens der Ausgabeeinheit 2 wird durch ein erstes Freigabesignal (Steuersignal) CL 1 (Clock 1) und der Zeitpunkt des Schaltens der Eingabeeinheit 3 wird durch ein zweites Freigabesignal (Steuersignal) CL 2 (Clock 2) bestimmt.

Die beiden Freigabesignale CL 1, CL 2 werden durch eine ebenfalls zur Pinelektronik gehörige programmierbare Wartezeiteinheit 4 erzeugt, wobei die Zeitdifferenz zwi schen beiden Signalen einstellbar ist. Die Einstellung erfolgt mit Hilfe des Rechners 5 programmiert, inkremen tal um eine Basiszeit t _m ansteigend. Der Rechner 5 hat über seinen Datenbus (D-Bus) direkten Zugriff auf die Ausgabeeinheit 2, die Eingabeeinheit 3 und die program mierbare Wartezeiteinheit 4.

In Fig. 2 sid die beiden Freigabesignale CL 1, CL 2 so wie das vom Rechner 5 kommende Ausgangssignal U ₀ und das ihm zugeführte Eingangssignal U _I dargestellt. Der Meßab lauf erfolgt im Prinzip derart, daß der Rechner 5 das erste Bitmuster des Ausgangssignals U ₀ in die Ausgabe einheit 2 schreibt. Nun beginnt die Messung, indem der Rechner die programmierbare Wartezeiteinheit 4 triggert, die ihrerseits zum Zeitpunkt t ₁ das erste Freigabesignal CL 1 und das um eine bestimmte, programmierte Wartezeit n · t _m verzögerte zweite Freigabesignal CL 2 zum Zeitpunkt t ₂ erzeugt. Mit der Freigabe durch das erste Freigabe signal CL 1 wird das vom Rechner 5 in die Ausgabeeinheit übernommene Bitmuster des Ausgangssignals U ₀ an den Prüfling 1 weitergegeben. Zum Zeitpunkt t ₂ werden die Ausgänge des Prüflings 1 nach den hier als Eingangs signal U _I für den Rechner 5 erscheinenden Daten TE von diesem abgefragt.

An diesen ersten Testschritt schließen sich weitere Testschritte mit gleichem Meßablauf an, wobei sich le diglich das Bitmuster des Ausgangssignals U ₀ ändert.

Sind alle sich durch ein unterschiedliches Bitmuster unterscheidenden Testschritte, in einem vorgegebenen Testtakt aufeinanderfolgend durchgeführt, so kann nach dieser ersten Testsequenz die nächste folgen. Mit jeder neuen Testsequenz wird die Wartezeit n · t _m zwischen dem ersten Freigabesignal CL 1 und dem zweiten Freigabesignal CL 2 um die Basiszeit t _m erhöht. Die inkrementale Erhö hung der Wartezeit n · t _m wird solange fortgesetzt, bis die Stimulidaten auch über den Pfad der größten Verzöge rung des Prüflings 1 an dessen Ausgang gelangt sind, bzw. bis eine vorgegebene Grenzzeit erreicht ist. Über den Rechner erhält man somit als Ergebnis des gesamten Testlaufs die Verzögerungszeiten der verschiedenen Pfade des Prüflings 1.

Wie man ebenfalls aus Fig. 2 ersieht, treten ausgehend von den Triggerzeitpunkten t ₁, t ₂ der Freigabesignale CL 1, CL 2 bis zu deren Wirksamwerden bei dem Ausgangs signal U ₀ und dem Eingangssignal U _I durch die Pinelek tronik verursachte Schaltverzögerungen t _P ₁ und t _P ₂ auf.

Es gilt somit deren Einfluß auf das Meßergebnis und einen daraus resultierenden Meßfehler zu vermeiden. Für die Meßgenauigkeit spielt weiterhin der genaue Wert der Basiszeit t _m eine entscheidende Rolle.

Die Signaldiagramme der Fig. 3 und 4 sollen einen Meß ablauf verdeutlichen, der zunächst die genaue Bestimmung der Basiszeit t _m ermöglicht. Hierzu werden der eigentli chen, anhand von Fig. 2 beschriebenen Messung der Ver zögerungszeit (Zeitspanne) t _x zwei Testvorläufe vorange stellt, bei denen jeweils der Prüfling 1 überbrückt und das zweite Freigabesignal CL 2 vor dem ersten Freigabe signal CL 1 getriggert wird.

Mit der Auslösung des zweiten Freigabesignal CL 2 beginnt auch die programmierte Wartezeit n · t _m zu laufen, die sich inkremental um die Basiszeit t _m solange erhöht, bis der Zeitpunkt erreicht ist, an dem das durch das erste Freigabesignal CL 1 freigegebene Ausgangssignal U ₀ am Rechnereingang ansteht. Die bei dieser Messung ermit telte Wartezeit n · t _m entspricht der Vorlaufzeit des zweiten Freigabesignals CL 2 gegenüber dem Ausgangssignal U ₀. Die zwischen dem ersten Freigabesignal CL 1 und dem Ausgangssignal U ₀ auftretende Schaltverzögerung t _P ₁ wird dabei mitgemessen, so daß sich die zwischen dem ersten und dem zweiten Freigabesignal eingestellte Vorlaufzeit t _V ₁ um die Schaltverzögerung t _P ₁ verlängert.

Beim ersten Vorlauf nach Fig. 3 ergibt sich eine gemes sene Vorlaufzeit von n _a · t _m, die beim zweiten Vorlauf nach Fig. 4 um eine bekannte, von einem Quarzoszillator abgeleitete feste Zeitspanne t _f auf die zweite gemessene Vorlaufzeit n _b · t _m verlängert wird. Auch diese ist wieder um die Schaltverzögerung t _P ₁ größer als die eingestellte Vorlaufzeit t _V ₂.

Mit Hilfe der bekannten Zeitspanne t _f und den beiden gemessenen Vorlaufzeiten n _a · t _m und n _b · t _m kann die Basis zeit errechnet werden aus:

t _m = t _f/(n _b - n _a).

Während in den Fig. 3 und 4 dargestellt ist, wie sich ausgehend von den Vorlaufzeiten n _a · t _m und n _b · t _m diese mit zunehmender Wartezeit mit jedem Schritt um ein t _m vermindert, bis die Flanke des zweiten Freigabesignals CL 2 die Flanke des Ausgangssignals U ₀ erreicht, zeigen Fig. 5 und 6 anhand eines Beispiels die inkrementale Zunahme der programmierten Wartezeit n · t _m.

Bei Fig. 5 wird beispielhaft beim ersten Testvorlauf eine Vorlaufzeit t _V ₁ von 50 ns und ein Systemtakt CL 0 von 20 MHz angenommen. Das mit dem Systemtakt CL 0 syn chronisierte Startsignal ST bestimmt den Start des Meß ablaufs. In diesem Fall beginnt die Messung mit einer programmierten Wartezeit n · t _m von 1 t _m. Das Ausgangs signal U ₀ wird mit einer Schaltverzögerung von t _P ₁ durch das erste Freigabesignal CL 1 von 0 auf 1 gesetzt. Wäh rend das erste Freigabesignal CL 1 bei den folgenden Testschritten seine relative Lage zum Startsignal ST beibehält, wird das zweite Freigabesignal CL 2 nach jedem Schritt um 1 t _m später ausgelöst. Nach 5 t _m hat die Flanke des zweiten Freigabesignals CL 2 die Flanke des Ausgabesignals U ₀ erreicht. Der somit gemessene Werte der ersten Vorlaufzeit, in dem auch die Schaltverzöge rung t _P ₁ enthalten ist, wird im Rechner 5 gespeichert.

Beim zweiten Testvorlauf nach Fig. 2 wird die Vorlauf zeit t _V ₂ um 50 ns auf 100 ns erhöht. Die Darstellung beginnt mit dem achten Testschritt, der Meßablauf ent spricht dem des ersten Testvorlaufs. Die gemessene War tezeit beträgt nunmehr 10 t _m und wird wiederum vom Rech ner gespeichert. Aus den gespeicherten Werten errechnet der Rechner die Basiszeit t _m = 50 ns/(10 - 5) = 10 ns.

Fig. 7 soll den nunmehr folgenden Meßablauf zur Bestim mung der Verzögerungszeit t _x des Prüflings 1 verdeutli chen. Die Messung beginnt mit der ersten Testsequenz bei einer programmierten Wartezeit von n · t _m = 0, was einem Prüfling ohne Verzögerungszeit also wiederum einem über brückten Prüfling entspricht. Ausgehend vom Startsignal CL 0 entspricht die Signalkonstellation dem letzten, also fünften Schritt der Fig. 5, d. h. das erste Freigabe signal CL 1 wird um 50 ns und das zweite Freigabesignal CL 2 um 50 ns plus die Schaltverzögerung t _P ₁ nach dem Startsignal ST getriggert.

Mit der zweiten Testsequenz beginnt der inkrementale Anstieg der programmierten Wartezeit um 1 t _m auf (n _a + 1)t _m, der sich nach dem Beispiel in der vierten Testsequenz auf (n _a + 3) · t _m erhöht.

Wie man aus der Darstellung gut erkennen kann, werden alle Testschritte einer Testsequenz mit derselben Warte zeit (n _a +n _x) · t _m durchlaufen.

Als für das Meßergebnis entscheidendes Signal wurde in Fig. 7 noch das Prüflingsausgangssignal TE aufgenommen. Nach dem Beispiel wird der Prüfling mit jeder positiven Flanke des ihm zugeführten Ausgangssignals U ₀ umgeschal tet. Hierdurch ergibt sich im Rahmen der Darstellung für TE ein erster Wechsel von 0 auf 1, ein zweiter Wechsel von 1 auf 0 und ein dritter Wechsel wieder von 0 auf 1. Zwischen den auslösenden positiven Flanken des Ausgangs signals U ₀ und den drei Wechseln von TE am Ausgang des Prüflings treten die zu messenden Verzögerungszeiten t _x ₁; t _x ₂ und t _x ₃ auf. Die Messung erfolgt durch Erhöhung von n · t _m mit jeder neuen Testsequenz.

Wie die Messung ergibt, bzw. der Rechner 5 durch das ihm zugeführte Eingangssignal U _I feststellt, erfolgt der erste Wechsel von TE nach einer Wartezeit von 1 · t _m = t _x ₁ (in der zweiten Testsequenz), der zweite Wechsel von TE nach einer Wartezeit von 2 t _m = t _x ₂ (in der dritten Testsequenz) und der dritte Wechsel von TE wiederum nach einer Wartezeit von 1 t _m = t _x ₃ (in der zweiten Testse quenz). Bei einer ausreichend kleinen Basiszeit t _m gilt:

(n _a + n _x) · t _m = n _a · t _m + t _x
t _x = n _x · t _m; bei: t _m = t _f/(n _b - n _a)
t _x = n _x · t _f/(n _b - n _a)

Hierbei ist:

t _f = bekannte, von einem Quarz-Oszillator abgeleitete, definierte Zeitspanne,
t _m = Basiszeit bzw. kleinste Zeiteinheit einer program mierbaren Wartezeit,
t _x = gesuchte, durch den Prüfling verursachte, zwischen seinen Ein- und Ausgängen auftretende Verzögerungs zeit,
n = ganzzahliger, positiver Faktor zum Einstellen der programmierbaren Wartezeit n · t _m,
n _a = zu ermittelnder erster Vorlauffaktor, der sich aus einer ersten gemessenen Vorlaufzeit n _a · t _m von CL 2 gegenüber U ₀ ergibt,
n _b = zu ermittelnder zweiter Vorlauffaktor, der sich aus einer zweiten mit um t _f erhöhten gemessenen Vorlaufzeit n _b · t _m = n _a · t _m + t _f von CL 2 gegenüber U ₀ ergibt,
n _x = zu ermittelnder programmierbarer Faktor, der sich aus der Verzögerungszeit n _x · t _m des Prüflings er gibt,
t _s = Zeitpunkt, an dem die Ausgabe der Pinelektronik einen Wechsel des logischen Zustands vollzieht,
t _P ₁ = Schaltverzögerung vom Einschalten von CL 1 bis zum Zustandswechsel am Ausgang des Prüflings,
t _P ₂ = Schaltverzögerung vom Einschalten von CL 2 bis zum Zustandswechsel am Ausgang der Eingabeeinheit bzw. am Eingang des Rechners.

Entscheidend ist, daß mit dem Wegfall von n _a · t in der ersten Gleichung auch die hierin enthaltene Schaltverzö gerung t _P ₁ der Pinelektronik rechnerisch wegfällt, so daß der entsprechend bereinigte Wert der Verzögerungs zeit t _x vom Rechner 5 ermittelt werden kann.

In Fig. 8 sind die Ausgabeeinheit 2 und die Eingabeein heit 3 gemeinsam dargestellt. Über den Datenbus (D-Bus) des Rechners 5 gelangen die Stimulidaten des Ausgangs signals U ₀ vom Rechner auf zwei D-Flipflops oder Latches 11, 12, die als Zwischenspeicher wirken. Deren Ausgänge führen die Daten zu je einem zugeordneten Tristate-Buf fer 13, 14, der ausgangsseitig an die Eingangsanschlüsse 21 der Anschlußports des Prüflings 1 geführt ist. Es wird jeweils eines der beiden Flipflops 11, 12 wechsel weise mit einem Muster der Stimulidaten geladen, während das andere seine Daten über den zugeordneten Tristate- Buffer auf die Prüflingseingänge 21 weitergibt.

Die Steuerung muß so erfolgen, daß die Tristate-Buffer abwechselnd mit dem ersten Freigabesignal CL 1 die Stimu lidaten weitergeben oder sperren bzw. beide keine Daten weitergeben, sobald die Anschlüsse des Prüflings 1 als Ausgänge 22 dienen sollen. Die beiden D-Flipflops erhal ten ihre Steuersignale A 0-0 und A 0-1 vom Rechner und die beiden Tristate-Buffer erhalten das Freigabesignal CL 1 über die Anschlüsse A, B von einem dritten D-Flipflop 18 entsprechend der Datenvorgabe durch ein vorgeschalte tes viertes D-Flipflop 17, das seinerseits am Datenbus des Rechners liegt und vom Rechner mit dem Taktsignal T 1 gesteuert wird. Vom dritten D-Flipflop 18 über weitere Anschlüsse C-H abgegebene erste Freigabesignale CL 1 die nen zur Steuerung weiterer Flipflop-Tristate-Buffer-Paa re, die benötigt werden, weil für die große Zahl der Prüflingspins vier weitere gleiche Einheiten eingesetzt sind.

Die Anschlußports für den Prüfling 1 können alle oder zum Teil von Eingängen 21 auf Ausgänge 22 des Prüflings 1 umgeschaltet werden. Die Ausgangssignale des Prüflings 1 werden von einem fünften D-Flipflop 15 mit dem zweiten Freigabesignal CL 2 als Eingangssignale U _I für den Rech ner 5 übernommen und von diesem über einen dritten Tri state-Buffer 16 zu einem späteren Zeitpunkt abgefraft.

Im einzelnen ergibt sich folgender Meßablauf:

Zunächst sind weder der erste Tristate-Buffer 13 noch der zweite Tristate-Buffer 14 durchgesteuert. Zu einem Zeitpunkt, an dem die Anschlußports für den Prüfling als Eingänge 21 geschaltet sind, wird ein erstes Muster der Stimulidaten in das erste D-Flipflop 11 geschrieben.

Das vierte D-Flipflop 17 wird so beschrieben, daß vom dritten D-Flipflop 18 der erste Tristate-Buffer 13 mit dem ersten Freigabesignal CL 1 über den Anschluß A durch gesteuert wird, wobei auch die programmierbare Wartezeit zu laufen beginnt.

Beim zweiten Prüfschritt werden die Daten vom Rechner 5 in das zweite D-Flipflop 12 geladen. Das vierte D-Flip flop 17 wird so beschrieben, daß das dritte Flipflop 18 über Anschluß B das erste Freigabesignal CL 1 an den zweiten Tristate-Buffer 14 legt, der durchgesteuert wird, wobei die programmierbare Wartezeit wieder gestar tet wird.

Nach einer Umschaltung der Anschlußports des Prüflings 1 als Ausgänge 22 wird das fünfte D-Flipflop vom Rechner 5 über den dritten Tristate-Buffer 16 abgefragt und die Daten registriert.

Dieser Ablauf wiederholt sich für alle weiteren Muster der Stimulidaten. Zur genauen Zeitanalyse werden die programmierten Wartezeiten n = 0 bis x für alle Testmu ster der verschiedenen Testsequenzen wiederholt. Die in den einzelnen Testsequenzen ermittelten Wartezeiten wer den mit Solldaten verglichen und Abweichungen regi striert oder gemeldet.

Der Aufbau der Ausgabeeinheit 2 nach Fig. 8 unterschei det sich von dem in Fig. 7 dargestellten Aufbau da durch, daß die wechselweise Freigabe der in das erste und zweite D-Flipflop eingeschriebenen Daten nicht durch zwei Tristate-Buffer sondern einen Multiplexer 19 und einen Tristate-Buffer 20 erfolgt. Der Multiplexer 19 bestimmt dabei, ob das erste oder zweite D-Flipflop durchgeschaltet wird und der Tristate-Buffer 20 legt fest, ob es sich bei dem Anschlußport des Prüflings 1 um einen Eingang 21 oder Ausgang 22 des Prüflings 1 handeln soll.

Das in Fig. 10 dargestellte Prinzipschaltbild läßt er kennen, wie die beiden Freigabesignale CL 1, CL 2 mit Hil fe der Wartezeiteinheit 4 erzeugt werden. Die Wartezeit einheit besitzt hierzu einen Oszillator 31, der eine Impulsfrequenz abgibt. Die Impulse werden einem Schiebe register 34 zugeführt, das in diesem Fall aus acht Stu fen besteht, die durch Flipflops gebildet sind. Das er ste Freigabesignal CL 1 wird unabhängig von der program mierten Wartezeit immer hinter der dritten Stufe des Schieberegisters abgegriffen, während das zweite Freiga besignal CL 2 je nach Größe der programmierten Wartezeit an verschiedenen Stufen vor, hinter und auch an der dritten Stufe abgegriffen wird. Das abgegriffene zweite Freigabesignal CL 2 kann also, entsprechend dem wirksamen Abgriff, gegenüber dem ersten Freigabesignal CL 1 vorei len, nacheilen oder gleichphasig erzeugt werden, und zwar in relativ groben Stufen, die einem Vielfachen der Länge der Basiszeit t _m entsprechen.

Die Auswahl der gewünschten Stufe und damit die grobe Festlegung der Wartezeit erfolgt mit Hilfe eines Multi plexers 33. Diesem sind eingangsseitig die verschiedenen Abgriffe des Schieberegisters 34 zugeführt und mit sei nen Steuereingängen liegt der Multiplexer 33 am Ausgang eines zweiten Registers 32, das die Auswahlbefehle ent sprechend der Rechnervorgabe erzeugt. Das zweite Regi ster 32, sowie ein drittes Register 35, das als Feinver zögerer dient, liegen eingangsseitig am Datenbus des Rechners. Der Feinverzögerer 35 unterteilt die ihm zuge führten groben Zeitstufen des Grobverzögerers 34 in kleinere Zeitinkremente, die gleich der Basiszeit t _m sind und gbit das zweite Freigabesignal CL 2 ab.

Fig. 11 macht ein Zeitdiagramm sichtbar, wie es durch die Wartezeiteinheit der Fig. 10 erzeugt wird. Im Dia gramm sind Zeitpunkte t ₀ bis t ₉ eingetragen, an denen sich folgendes ereignet:

t ₀ - das Register 32 und das Schieberegister 34 werden zurückgesetzt (alle Ausgänge haben 0).
t ₁ - Der erste Wert (Wert 1) zur Feineinstellung der programmierbaren Wartezeit wird vom Rechner 5 in den Feinverzögerer 35 geschrieben.
t ₂ - Das Register 32 wird über den Rechnerdatenbus so beschrieben, daß der Multiplexer 33 den gewünschten Aus gang des Schieberegisters 34 durchsteuert. Dies dient zur Grobeinstellung der Wartezeit. In diesem Fall wird der Ausgang der dritten Stufe SHR 2 durchgesteuert.
t ₃ - Das Register 32 wird vom Rechner so beschrieben, daß das Startsignal den D-Eingang des Schieberegisters 34 auf 1 setzt.
t ₄ - Die 1 wird nun mit der positiven Flanke des Oszil lators OSC durch das Schieberegister 34 geschoben.
t ₅ - Das erste Freigabesignal CL 1 wird hinter der drit ten Stufe SHR 2 des Schieberegisters 34 gesetzt.
t ₆ - Das Ausgangssignal der vierten Stufe SHR 3 wird über den Multiplexer 33 auf den Feinverzögerer 35 gegeben und triggert die Feineinstellung der Wartezeit.
t ₇ - Am Ausgang des Feinverzögerers 35 wird nach der durch Wert 1 eingestellten Wartezeit das zweite Freiga besignal CL 2 ausgegeben.
t ₈ - Die Schaltung wird wieder zurückgesetzt.
t ₉ - Eine andere programmierte Wartezeit (Wert 2) wird in den Feinverzögerer 35 eingegeben.

Der Ablauf von t ₃ bis t ₉ wiederholt sich.

Claims

1. Verfahren zum Messen einer Zeitspanne (t _x), deren Anfang durch ein erstes Steuersignal (CL 1) defi niert ist und deren Ende durch ein zweites Steuersignal (CL 2) abgetastet wird, indem dieses um ein der Zeit spanne (t _x) entsprechendes Vielfaches einer Basiszeit (t _m) gegenüber dem ersten Steuersignal (CL 1) verzögert wird, und der Vervielfältigungsfaktor (n) der Basiszeit (t _m) einen Meßwert für die zu messende Zeitspanne (t _x = n · t _m) liefert, dadurch gekennzeichnet, daß in einem ersten Meßvorlauf das zweite Steuersignal (CL 2) früher als das erste Steuersignal (CL 1) ausgelöst wird und die erste Vorlaufzeit (n _a · t _m) durch Abtastung mit der Basiszeit (t _m) gemessen wird, und in einem sich an schließenden zweiten Meßvorlauf das zweite Steuersignal (CL 2) um einen bekannten, festen Zeitwert (t _f) früher als beim ersten Meßvorlauf gegenüber dem ersten Steuer signal (CL 1) ausgelöst wird und auch diese zweite Vorlaufzeit (n _b · t _m = n _a · t _m + t _f) durch Abtastung mit der Basiszeit (t _m) gemessen wird und der Wert der Basiszeit (t _m) aus der ersten und der zweiten Vorlaufzeit nach der Formel (t _m = t _f/(n _b - n _a) berechnet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeich net, daß die erste und/oder zweite Vorlaufzeit so geän dert wird, daß die Zeitbasis (t _m) alternativ zur Bezie hung t _m = t _f/(n _b - n _a) nach der Beziehung t _m = t _f/(n _a - n _b) oder t _m = t _f/(n _a + n _b) errechenbar ist.

3. Verfahren nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, daß eine zwischen dem ersten Steuersignal (CL 1) und dem Anfang der zu messen den Zeitspanne (t _x) auftretende Schaltverzögerung (t _P ₁) aus dem Meßergebnis dadurch eleminiert wird, daß bei der Messung der Zeitspanne (t _x) eine der beiden Vorlaufzei ten, vorzugsweise die erste Vorlaufzeit (n _a · t _m), in die Messung mit einbezogen wird, und nach erfolgter Messung diese Vorlaufzeit von der gemessenen Zeitspanne n _x · t _m subtrahiert wird.

4. Verfahren nach einem der vorhergehenden An sprüche zur Anwendung bei der Prüfung des zeitlichen Verhaltens von digitalen Schaltkreisen, bei denen die Verzögerungszeit zwischen dem Anlegen von Stimulidaten am Eingang und ihrem Erscheinen am Ausgang eines Prüf lings (1) die zu messende Zeitspanne (t _x) ist und die Abfrage der Stimulidaten am Ausgang nach einer vorgege benen, bekannten Wartezeit erfolgt, und dies in einem vorgegebenen Testtakt in einzelnen Testschritten durch geführt wird, wobei die Stimulidaten als bestimmtes Bitmuster an den verschiedenen Pins des Prüflings (1) anliegen, und mehrere jeweils eine bestimmte Zahl von Testschritten umfassende Testsequenzen aufeinanderfol gen, jeder Testsequenz eine andere programmierte Warte zeit (n · t _m) für die Abfrage der Stimulidaten am Ausgang des Prüflings (1) zugeordnet ist, die programmierte Wartezeit (n · t _m) von einem Anfangswert, vorzugsweise von 0, ausgehend nach jeder Testsequenz um eine bestimmte Basiszeit (t _m) inkremental bis zu einem Maximalwert er höht wird und nach jedem Testschritt alle für die Prü fung wichtigen Ausgänge des Prüflings (1) mit der für die jeweilige Testsequenz vorgegebenen, programmierten Wartezeit (n · t _m) abgefragt, die jeweiligen Zustände er faßt und ggf. auch abgespeichert werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeich net, daß die bei der Abfrage der Ausgänge des Prüflings (1) ermittelten Zustände nach jedem Prüfschritt mit zu geordneten Vergleichszuständen verglichen werden, sowie Abweichungen zur Weiterverarbeitung abgespeichert und/oder als Fehler gemeldet werden.

6. Verfahren nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, daß die nach jedem Test schritt abgespeicherten Zustände an den Ausgängen des Prüflings (1) mit dem jeweils gleichen Testschritt der vorangegangenen Testsequenz oder mit vorgegebenen Soll werten verglichen und Abweichungen abgespeichert werden.

7. Verfahren nach einem der vorhergehenden Ansprü che, dadurch gekennzeichnet, daß eine Freigabe der Sti mulidaten an den Eingang des Prüflings (1) über ein er stes als Freigabesignal wirkendes Steuersignal (CL 1) erfolgt und die Meßaufnahme der vom Ausgang des Prüf lings (1) abgegebenen Daten durch ein zweites als Freigabesignal (CL 2) wirkendes Steuersignal erfolgt und zum Einstellen der jeweiligen programmierten Wartezeit (n · t _m) eine sich inkremental um die Basiszeit (t _m) erhö hende Zeitdifferenz zwischen dem ersten Freigabesignal (CL 1) und dem zweiten Freigabesignal (CL 2) programmiert wird.

8. Vorrichtung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, dadurch gekennzeich net, daß diese aus einer Pinelektronik (1, 2, 3) und einem Rechner (5) besteht, wobei die Pinelektronik (1, 2, 3) eine programmierbare Wartezeiteinheit (1), eine Ausgabe einheit (2) und eine Eingabeeinheit (3) umfaßt und die jeweiligen Funktionseinheiten miteinander sowie mit dem Rechner (5) und dem Prüfling (1) verbunden sind, und die Stimulidaten als Ausgangssignal (U ₀) des Rechners (5) über die Ausgabeeinheit (2) geführt werden und das erste Freigabesignal (CL 1) ein Durchschalten des Ausgangs signals (U ₀) auf den Eingang des Prüflings (1) ermög licht und die vom Ausgang des Prüflings (1) abgegebenen Daten (TE) über die Eingabeeinheit (3) als Eingangssig nal (U _I) zum Rechner (5) geleitet werden und das zweite Freigabesignal (CL 2) ein Durchhalten des Eingangs signals (U _I) auf den Eingang des Rechners bewirkt.

9. Vorrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß im Rechner (5) alle Bitmuster der Testse quenzen gespeichert sind und nach jedem Testschritt ein neues Bitmuster in die Ausgabeeinheit (2) eingegeben und von dieser an die Anschlußports des Prüflings (1) syn chron ausgegeben wird und gegebenenfalls Gruppen einzel ner Anschlußports von Ausgangsanschlüssen (21) auf Ein gangsanschlüsse (22) oder umgekehrt geschaltet werden können.

10. Vorrichtung nach Anspruch 8 oder 9, dadurch ge kennzeichnet, daß die Ausgabeeinheit (2) zwei Zwischen speicher (11, 12) besitzt, die jeweils die Stimulidaten für zwei aufeinanderfolgende Testschritte aufnehmen kön nen und die wechselweise geladen und entladen werden, derart, daß während der Ausgabe der Stimulidaten vom einen Zwischenspeicher an die Anschlußports des Prüf lings (1) bereits die Stimulidaten des nächsten Test schrittes in den anderen Zwischenspeicher (12, 11) gela den werden.

11. Vorrichtung nach Anspruch 10, dadurch gekenn zeichnet, daß die beiden Zwischenspeicher (11, 12) als D-Flipflops ausgeführt sind, und jedem Zwischenspeicher (11, 12) ein Tristate-Buffer (13, 14) nachgeschaltet ist, und die beiden Tristate-Buffer (13, 14) so gesteuert wer den, daß abwechselnd jeweils nur einer von beiden das zur Ausgabe der Stimulidaten an den Eingang (21) des Prüflings (1) erforderliche erste Freigabesignal (CL 1) erhält oder daß die Anschlußports für den Prüfling (1) als Ausgänge (22) geschaltet sind.

12. Vorrichtung nach Anspruch 10, dadurch gekenn zeichnet, daß die beiden Zwischenspeicher (11, 12) als D-Flipflops ausgeführt sind, deren Ausgänge an einem 2 : 1 Multiplexer (19) anliegen, dem ein Tristate-Buffer (20) nachgeschaltet ist und der Multiplexer (1) so gesteuert wird, daß er in Abhängigkeit vom ersten Freigabesignal (CL 1) jeweils einen der beiden Zwischenspeicher (11, 12) auf den Tristate-Buffer (20) durchschaltet und dieser bestimmt, ob die Stimulidaten an den Eingang (21) des Prüflings (1) gelangen oder die Anschlußports für den Prüfling (1) als Ausgänge (22) dienen.

13. Vorrichtung nach einem der Ansprüche 11 und 12, dadurch gekennzeichnet, daß das erste Freigabesignal (CL 1) zur wechselweisen Steuerung der beiden Tristate- Buffer (13, 14) (Anspruch 10) bzw. des Multiplexers (19) und des Tristate-Buffers (20) (Anspruch 11) von einem dritten D-Flipflop (18) kommt, das dieses Freigabesignal (CL 1) abwechselnd über zugehörige Anschlüsse (A, B) nach Vorgabe eines am Datenbus des Rechners liegenden vierten D-Flipflop (17) ausgibt.

14. Vorrichtung nach einem der Ansprüche 8 bis 13, dadurch gekennzeichnet, daß die Eingabeeinheit (3) mit den Eingängen eines D-Flipflops (15) an Anschlußports (22) des Prüflings (1) liegt und über einen Tristate- Buffer (16) Ausgangsdaten des Prüflings (1) über den Da tenbus an den Rechner (5) weitergibt.

15. Vorrichtung nach einem der Ansprüche 8 bis 14, dadurch gekennzeichnet, daß die Wartezeiteinheit (4), die zum Testen des Prüflings (1) erforderlichen zeitlich zueinander verschiebbaren beiden Freigabesignale (CL 1, CL 2) mit Hilfe eines als Grobverzögerer wirkenden Schie beregisters (34) und einem Feinverzögerer (35) erzeugt, wobei das erste Freigabesignal (CL 1) an einer Stufe des Schieberegisters (34) fest abgegriffen wird und zur Er zeugung des zweiten Freigabesignals (CL 2) die Ausgänge der einzelnen Stufen des Schieberegisters (34) dem Ein gang eines Multiplexers (35) zugeführt sind, dessen Aus gang am Eingang des eingangsseitig mit dem Datenbus des Rechners (5) verbundenen Feinverzögerers (35) liegt, der das zweite Freigabesignal (CL 2) entsprechend der Rech nervorgabe gegenüber dem ersten Freigabesiganl (CL 1) zeitlich verschoben werden kann.

16. Vorrichtung nach Anspruch 15, dadurch gekenn zeichnet, daß die mit der Zahl der Stufen des Schiebere gisters (34) ansteigende Verzögerung der Freigabesignale (CL 1, CL 2) ein zeitliches Voreilen des zweiten Freigabe signals (CL 2) gegenüber dem ersten Freigabesignal (CL 1) dadurch ermöglicht, daß der Ausgang mindestens einer Stufe des Schieberegisters (34) das zur Erzeugung des zweiten Freigabesignals (CL 2) dient, vor dem Ausgang der zur Erzeugung des ersten Freigabesignals (CL 1) dienenden Stufe liegt.

17. Vorrichtung nach einem der Ansprüche 8 bis 16, dadurch gekennzeichnet, daß am Eingang des Schieberegi sters (34) ein Oszillator liegt, der den Tank bestimmt und ein eingangsseitig am Datenbus des Rechners liegen des Register (32) ausgangsseitig mit dem Starteingang des Schieberegisters (34), und den Steuereingängen des Multiplexers (33) und dem Reset-Eingang des Feinverzöge rers (35) verbunden ist.