DE3855719T2 - Verfahren zum Übertragen von aus mehreren Ebenen zusammengesetzten Verbindungselementen - Google Patents

Verfahren zum Übertragen von aus mehreren Ebenen zusammengesetzten Verbindungselementen

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Description

    Hintergrund der Erfindung
  • Diese Erfindung bezieht sich allgemein auf einen Mehrebenen- Verbindungsübertragungs-Vorgang. Allgemein ist es bei der Herstellung von Mehrchip-Modulen u.dergl. erwünscht, die Anzahl von Kurzschlüssen und Unterbrechungen so weit wie möglich zu reduzieren. Wenn die Anzahl von Kurzschlüssen und Unterbrechungen reduziert wird, kann eine viel höhere Ausbeute erreicht werden. Die Erfindung ist zu verwenden bei Multichip-Modulen und dergleichen. Ein typisches Modul dieser Art wird in der am 16.12.1986 ausgegebenen US-PS 4 630 096 mit dem Titel "High Density IC Module Assembly" dargelegt. Es sollte jedoch verstanden werden, daß diese Erfindung auch entsprechend mit anderen Arten von Multichip-Modulen benutzt werden kann. Nach dem Stand der Technik werden Verbindungsleitungen allgemein direkt auf ein Mehrchip-Modul aufgearbeitet. Infolge fehlender Planität der Moduloberf läche und anderen Begleitumständen tritt dabei eine große Anzahl von Kurzschlüssen und Unterbrechungen auf, wodurch die erzielbare Ausbeute verringert wird.
  • Zusätzlich wurde das gesamte Modul einer extrem hohen Anzahl von Bearbeitungsschritten bei hohen Temperaturen unterworfen. Diese und andere Bearbeitungsschritte sind durch die vorliegende Erfindung nicht mehr notwendig und es besteht deswegen eine geringere Bruchwahrscheinlichkeit.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung sucht ein Verfahren zur Verarbeitung von Mehrebenen-Verbindungsleitungen zu schaffen, bei dem die Mehrebenen-Verbindungsleitungen später auf ein Multichip-Modul überragen werden können. Nach der vorliegenden Erfindung wird ein Verfahren zum Verarbeiten von Mehrebenen-Verbindungsleitungen an einem Substrat und zum Übertragen derselben auf ein Modul geschaffen, das eine Vielzahl von elektrischen Kontakten ausgebildet besitzt, wobei die Erfindung gekennzeichnet ist durch die nachfolgenden Schritte:
  • Ausbilden einer Trennschicht an dem Substrat); Ausbilden von Mehrebenen-Verbindungsleitungen an der Trennschicht;
  • im wesentlichen vollständiges Trennen des Substrates von den Mehrebenen-Verbindungsleitungen;
  • Anhängen der Mehrebenen-Verbindungsleitungen an ein Modul mit einer Vielzahl von elektrischen Kontakten in einer vorbestimmten Beziehung; und
  • elektrisches Verbinden der Mehrebenen-Verbindungsleitungen mit der Vielzahl elektrischer Kontakte des Moduls.
  • Die Verwendung von Ausführungen der vorliegenden Erfindung vermeidet, daß ein Multichip-Modul zahlreichen Hochtemperatur- Bearbeitungsschritten unterworfen wird, und ermöglicht die Herstellung eines Multichip-Moduls mit weniger Bearbeitungsschritten, wodurch die Bruchchance verringert und die Anzahl von auftretenden Unterbrechungen und Kurzschlüssen herabgesetzt wird.
  • Die Mehrebenen-Verbindungsleitungen werden typischerweise an einem Silizium-Rohwafer bearbeitet. Dieses Wafer ist eben und ermöglicht deshalb das Bearbeiten der Verbindungsleitungen mit minimalem Auftreten von Kurzschlüssen und Unterbrechungen, wodurch das Erreichen einer höheren Ausbeute ermöglicht wird.
  • Eine Ausführung dieser Erfindung enthält eine Oxidschicht, die man an der polierten Oberfläche eines Siliziumwafers aufwachsen läßt. An dieser Oxidschicht wird eine Polyimidschicht ausgebildet. Darauffolgt die Abscheidung einer Metallschicht, die dann strukturiert wird, um die gewünschte Verbindungsleitungs Gestaltung hervortreten zu lassen. Als nächstes wird eine weitere Polyimidschicht ausgebildet, die nach unten in die vorhergehende Metallschicht hinabführende Wege enthält. Dem folgt die Abscheidung einer weiteren Metallschicht, die ebenfalls strukturiert wird. Diese Schnüte können mehrmals wiederholt werden, um die erwünschte Mehrebenen-Gestaltung zuzulassen. Eine abschließende Polyimidschicht wird ausgebildet, nachdem die letzte Metallschicht abgeschieden und strukturiert wurde. Die Mehrebenen-Verbindungsleitungen werden dann durch Abätzen der Oxidschicht von dem Siliziumwafer abgetrennt. Die Mehrebenen-Verbindungsleitungen werden dann mit dem Mehrchip- Modul in vorgegebener Weise ausgerichtet und verbunden. Nachdem dies getan ist, werden Wege von den Mehrebenen-Verbindungsleitungen zu der Mehrzahl von Formen des Multichip-Moduls geätzt. Diese Wege werden dann metallisiert und strukturiert, um die Herstellung von Verbindungen zwischen der Vielzahl von Formen des Multichip-Moduls und der Mehrebenen-Verbindungsleitungen herstellen zu lassen.
  • Kurzbeschreibung der Zeichnungen
  • Fig. 1 ist eine vergrößerte Draufsicht auf einen Multichip-Modul vor der Bearbeitung der Verbindungsleitungen; und
  • Fig. 2-15 sind vergrößerte Schnittansichten eines Multichip-Moduls während der verschiedenen Bearbeitungsschritte.
  • Beschreibung der bevorzugten Ausführungen
  • Besonders in Fig. 1 ist eine vergrößerte Draufsicht auf einen Abschnitt eines Moduls 10 gezeigt. Das Modul 10 enthält ein Substrat 11, das üblicherweise ein Siliziumwafer ist. Das Modul 10 enthält weiter eine Vielzahl von Plättchen 12, die im Substrat 11 durch irgendein herkömmliches Verfahren aufgenommen sind. Weiter ist an der Vielzahl von Plättchen 12 eine Vielzahl von elektrischen Kontakten 19 enthalten.
  • In den Fig. 2 bis 15 sind vergrößerte Querschnittsansichten von verschiedenen Teilen eines Mehrchip-Moduls während verschiedener Bearbeitungsstufen gezeigt. Anfangs wird ein Roh-Siliziumwafer 14 geschaffen. Der Siliziumwafer 14 enthält eine erste polierte Oberfläche 15 und eine zweite Oberfläche 17. Eine thermische Oxidschicht 16 läßt man zuerst an der polierte Oberfläche 15 des Siliziumwafers 14 aufwachsen. Es sollte verstanden werden, daß die Oxidschicht 16 als eine Trennschicht dient, und auch aus anderen Materialien bestehen kann. Eine erste Polyimidschicht 18 wird dann auf der Oxidschicht 16 gebildet. Wenn auch bei den hier geoffenbarten Ausführungen Polyimidschichten benutzt werden, so können auch andere Polymere an ihrer Stelle eingesetzt werden. Zusätzlich können alle strukturierten Polyimidschichten entweder photosensitiv oder nicht photosensitiv sein. Nach der Ausbildung der ersten Polyimidschicht 18 wird eine erste Metallschicht 20 abgeschieden. Dabei können auch andere leitfähige Materialien statt Metall benutzt werden. Die erste Metallschicht 20 kann durch Sprühen, Aufdampfen oder andere standardmäßige Metallabscheide- Techniken abgeschieden werden, die dem Fachmann wohl bekannt sind. Am meisten benutzte Metalle sind Aluminium, Kupfer, Silber und Gold. Nach dem Abscheiden der ersten Metallschicht 20 wird eine erste Photoresist-Schicht 22 in Mustern auf der ersten Metallschicht aufgebracht. Die erste Metallschicht 20 wird dann geätzt, wobei die erste Photoresist-Schicht 22 als Ätzmaske benutzt wird. Wenn auch bei dieser Ausführung Photoresist angewendet wird, können doch auch andere Resist-Lackschichten benutzt werden.
  • Nach dem Entfernen der ersten Photoresist-Schicht 22 wird eine zweite Polyimidschicht 24 ausgebildet (siehe Fig. 4). Die zweite Polyimidschicht 24 enthält Wege oder Durchgänge 26, die sich bis zu der vorhergehenden Metallschicht 20 erstrecken. Die Wege 26 werden in die zweite Polyimidschicht 24 nach ihrem Ausbilden eingeätzt. Wenn nicht photosensitives Polyimid benutzt wird, können die Durchgänge 26 unter Benutzung von Naßoder Trocken-Atzverfahren ausgebildet werden. Nachdem die Durchgänge 26 geätzt sind, wird eine zweite Metallschicht 28 abgeschieden. Wiederum kann die zweite Metallschicht 28 auf die gleiche Weise wie die erste Metallschicht 20 abgeschieden werden. Auf dieser zweiten Metallschicht 28 wird dann eine zweite Photoresist-Schicht 30 in Mustern aufgetragen. Die zweite Metallschicht 28 wird dann geätzt unter Benutzen der zweiten Photoresist-Schicht 30 als Ätzmaske. Das Abscheiden der zweiten Metallschicht 28 läßt die Durchgänge 26 mit Metall ausfüllen, wodurch die erste Metallschicht 20 und die zweite Metalischicht 28 miteinander verbunden werden. Es ist zu verstehen, daß mehrere unterschiedliche Ebenen von miteinander verbundenen Leitungen durch Wiederholen der vorstehend angegebenen Schritte verarbeitet werden können. Sobald die abschließende Metallschicht abgeschieden und geätzt wurde, wird eine abschließende Polyimidschicht 34 (siehe Fig. 5) über der abschließenden Metallschicht ausgebildet.
  • Sobald die Verarbeitung der Mehrebenen-Verbindungsleitungen abgeschlossen ist, werden sie von dem Siliziumwafer 14 abgetrennt. Sobald sie abgetrennt sind, ist die Mehrebenen-Verbindungsleitungsübertragung 34 ausgebildet. Um die Übertragung 34 von dem Siliziurnwafer 14 abzutrennen, wird die Oxidschicht 16 geätzt. Damit diese Ätzung erfolgt, ist es wichtig, daß sich kein Metall an den Kanten der Oxidschicht 16 und des Siliziumwafers 14 befindet. Dadurch würde sonst das Ätzmittel davon abgehalten, die Oxidschicht 16 zu erreichen. Die Oxidschicht 16 wird von außen nach innen geätzt. Bei dieser Ausführung wird ein spezielles Ätzmittel benutzt. Dieses Ätzmittel besteht aus 75 Teilen Chlorwasserstoffsäure, 50 Teilen Fluorwasserstoffsäure, 125 Teilen Salpetersäure und 305 Teilen destilliertem Wasser. Es sollte jedoch zu verstehen sein, daß auch andere Ätzmittel benutzt werden können.
  • Sobald das Übertragungsteil 34 vom Siliziumwafer 14 abgetrennt wurde, wird es über dem Modul 10 in einer vorbestimmten Lagebeziehung so ausgerichtet, daß die verschiedenen Mehrebenen- Verbindungsleitungen des Übertragungsteils 34 den bestimmten Elementen an der Vielzahl von Plättchen 12 entsprechen. Sobald diese Ausrichtung stattgefunden hat, wird das Übertragungsteil 34 an dem Modul 10 durch eine Kleberschicht 36 (siehe Fig. 7) angehängt. Bei dieser Ausführung besteht die Kleberschicht 36 aus einem Polyimidkleber, es ist jedoch zu verstehen, daß auch verschiedene andere Kleber bei diesem Vorgang vorstellbar sind. Sobald das Übertragungsteil 34 mit dem Modul 10 ausgerichtet und an ihm angeheftet ist, wird eine Vielzahl von Durchgängen 38 eingeätzt (siehe Fig. 8). Die Durchgänge 38 erstrecken sich zu den Mehrebenen-Verbindungsleitungen des Übertragungsteils 34 und bestimmten elektrischen Kontakten 19 der Vielzahl von Plättchen 12 des Moduls 10. Sobald die Durchgänge 38 geätzt sind, werden sie metallisiert und mit Metall 40 strukturiert, so daß Verbindungen 42 (siehe Fig. 9) zwischen den Mehrebenenverbindungsleitungen des Übertragungsteils 34 und Elementen der Vielzahl von Plättchen 12 des Moduls 10 hergestellt werden können.
  • Eine andere Ausführung der vorliegenden Erfindung unterscheidet sich geringfügig von der vorstehend beschriebenen Ausführung darin, daß die Oxidschicht 16 nur teilweise zu Beginn geätzt wird, während des Abtrennens des Übertragungsteils 34 von dem Siliziurnwafer 14 (siehe Fig. 10). Bei dieser Ausführung wird nach dem teilweisen Abätzen der Oxidschicht 16 ein Stabilisierungsring 44 mit dem Übertragungsteil 34 verklebt. Nach dem Verkleben des Stabilisierungsringes 44 wird die restliche Oxidschicht 16 geätzt, so daß dadurch die vollständige Abtrennung des Übertragungsteils 34 von dem Siliziumwafer 14 geschehen kann. Als nächstes wird das den Stabilisierungsring 44 enthaltende Übertragungsteil 34 mit dem Modul 10 ausgerichtet und an ihm angeklebt, in der gleichen Weise wie es vorher besprochen wurde. Nach diesem Ausrichten und Ankleben wird der Stabilisierungsring 44 entfernt, und der Vorgang geht wie vorher besprochen weiter. Der Stabilisierungsring 44 kann aus verschiedenartigen Materialien wie Karton, Metall, Kunststoff, Keramik oder Pyrex-Glas bestehen. Der Sinn des Stabilisierungsringes 44 liegt darin, ein Schrumpfen des Übertragungsteils 36 zu verhindern, sobald es von dem Siliziurnwafer 14 abgenommen und bevor es klebend mit dem Modul 10 verbunden wird. Zusätzlich ermöglicht der Stabilisierungsring 44 einen erleichterten Umgang mit dem Übertragungsteil 34.
  • Eine andere Ausführung der vorliegenden Erfindung ist in Fig. 11 bis 15 gezeigt. Nach Vorbereitung des Siliziumwafers 14 wird eine Bornitridschicht auf der polierten ersten Fläche 15 des Siliziurnwafers 14 abgeschieden. Als nächstes wird der Stabilisierungsring 44 an die zweite Oberfläche 17 des Siliziumwafers 14 geklebt. Wiederum kann der Stabilisierungsring aus Materialien wie Karton, Metall, Kunststoff, Keramik oder Pyrex-Glas bestehen. Nach dem Aufkleben des Stabilisierungsringes 44 und dem Abscheiden der Bornitridschicht 46 werden die freigelegten Bereiche des Siliziumwafers 14 weggeätzt. Röntgenstrahl-Maskierungstechniken, die dem Fachmann wohl bekannt sind, werden bei diesem Teil des Vorgangs benutzt. Nachdem das Ätzen stattgefunden hat, geht die Bearbeitung des Mehrebenen-Verbindungsleitungs-Übertragungsteils 34 an der Bornitridschicht 46 in der gleichen Weise vor sich, wie es vorher besprochen wurde. Das Übertragungsteil 34 wird dann mit dem Modul 10 ausgerichtet und an ihm angeklebt unter Benutzung einer Kleberschicht 36, wie vorher erwähnt. Nach diesem Ausrichten und Ankleben werden der Stabilisierungsring 44 und der Rest des Siliziumwafers 14 von der Bornitridschicht 46 abgenommen. Nach diesem Abnehmen werden die Durchgänge 38 geätzt, metallisiert und strukturiert (siehe Fig. 8 und 9), in der gleichen Weise, wie es vorher besprochen wurde.

Claims (9)

1. Verfahren zum Bearbeiten von Mehrebenen-Verbindungsleitungen (34) an einem Substrat (14) und zum Übertragen derselben zu einem Modul (10), an dem eine Vielzahl elektrischer Kontakte (19) enthalten ist, wobei die Erfindung gekennzeichnet ibt durch die folgenden Schritte:
Ausbilden einer Trennschicht (16) an dem Substrat (14); Ausbilden von Mehrebenen-Verbindungsleitungen (34) an der Trennschicht (16);
im wesentlichen vollständiges Abtrennen des Substrates (14) von den Mehrebenen-Verbindungsleitungen (34);
Anhängen der Mehrebenen-Verbindungsleitungen (34) an ein Modul (10) mit einer Vielzahl elektrischer Kontakte (19) in einer vorbestimmten Beziehung; und
elektrisches Verbinden der Mehrebenen-Verbindungsleitungen (34) mit der Vielzahl von elektrischen Kontakten (19) des Moduls (10).
2. Verfahren nach Anspruch 1, bei dem der Schritt des Abtrennens das vollständige Abtrennen des Substrates (14) von den Mehrebenen-Verbindungsleitungen (34) enthält.
3. Verfahren nach Anspruch 1, bei dem die Trennschicht (16) aus einem thermischen Oxyd besteht.
4. Verfahren nach Anspruch 3, bei dem der Schritt des Abtrennens das Ätzen der Trennschicht (16) enthält.
5. Verfahren nach Anspruch 3, das weiter die Schritte enthalt:
Anhängen von Stabilisierungsmittel (44) an die Mehrebenen- Verbindungsleitungen (34), bevor die Mehrebenen-Verbindungsleitungen (34) im wesentlichen vollständig von dem Substrat (14) getrennt sind; und Entfernen des Stabilisierungsmittels (44).
6. Verfahren nach Anspruch 1, bei dem der Schritt des Ausbildens von Mehrebenen-Verbindungsleitungen (34) weiter die Schritte enthält:
Ausbilden einer ersten Polymerschicht (18) an der Trennschicht (16) des Substrates (14);
Ausbilden einer ersten Leitschicht (20) an der ersten Polymerschicht (18);
strukturiertes Auftragen einer ersten Resist-Schicht (22) an der ersten Leitschicht (20);
Ätzen der ersten Leiterschicht (20) unter Benutzen der ersten Resist-Schicht (22) als Ätzmaske;
Entfernen der ersten Resist-Schicht (20);
Ausbilden einer zweiten Polymerschicht (24), welches zweite Polymerschicht (24) Durchgänge (26) besitzt, die sich bis zu der ersten Leiterschicht (20) hindurch erstrecken;
Ausbilden einer zweiten Leiterschicht (28) an der zweiten Polymerschicht (24);
strukturiertes Auftragen einer zweiten Resist-Schicht (30) an der zweiten Leiterschicht (28);
Ätzen der zweiten Leiterschicht (28) unter Benutzen der zweiten Resist-Schicht (30) als einer Ätzmaske;
Entfernen der zweiten Resist-Schicht (30); und
Ausbildung einer letzten Polymerschicht (32).
7. Verfahren nach Anspruch 6, bei dem die Schritte des Ausbildens einer zweiten Polymerschicht (24), des Ausbildens einer zweiten Leiterschicht (28), des strukturierten Auftragens einer zweiten Resist-Schicht (30), des Ätzens der zweiten Leiterschicht (28) und des Entfernens der zweiten Resist-Schicht (30) mehr als einmal ausgeführt werden.
8. Verfahren nach Anspruch 4, bei dem der Schritt des Trennens das Benutzen eines im wesentlichen aus HCl, HNO&sub3;, HF und destilliertem H&sub2;O bestehenden Ätzmittels enthält.
9. Verfahren nach Anspruch 8, bei dem das Ätzmittel im wesentlichen aus 75 Teilen HCl, 50 Teilen HF, 125 Teilen HNO&sub3; und 305 Teilen destilliertem H&sub2;O besteht.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
WO1990009093A1 (en) * 1989-01-25 1990-08-23 Polylithics, Inc. Extended integration semiconductor structure and method of making the same
US5108819A (en) * 1990-02-14 1992-04-28 Eli Lilly And Company Thin film electrical component
US5258236A (en) * 1991-05-03 1993-11-02 Ibm Corporation Multi-layer thin film structure and parallel processing method for fabricating same
US5187121A (en) * 1991-12-18 1993-02-16 International Business Machines Corporation Process for fabrication of a semiconductor structure and contact stud
DE69331816T2 (de) * 1992-01-31 2002-08-29 Canon K.K., Tokio/Tokyo Verfahren zur Herstellung eines Halbleitersubstrats
US5854534A (en) * 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
US5567981A (en) * 1993-03-31 1996-10-22 Intel Corporation Bonding pad structure having an interposed rigid layer
US5474458A (en) * 1993-07-13 1995-12-12 Fujitsu Limited Interconnect carriers having high-density vertical connectors and methods for making the same
US5382759A (en) * 1993-09-28 1995-01-17 Trw Inc. Massive parallel interconnection attachment using flexible circuit
US5480970A (en) * 1993-12-22 1996-01-02 Resolution Pharmaceuticals Metal chelators
US5534466A (en) * 1995-06-01 1996-07-09 International Business Machines Corporation Method of making area direct transfer multilayer thin film structure
TW448524B (en) * 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
US7012811B1 (en) 2000-05-10 2006-03-14 Micron Technology, Inc. Method of tuning a multi-path circuit
KR100766206B1 (ko) * 2000-11-21 2007-10-10 타이코 일렉트로닉스 코포레이션 레이저 마킹에 사용하기 위한 안료 및 조성물

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179324A (en) * 1977-11-28 1979-12-18 Spire Corporation Process for fabricating thin film and glass sheet laminate
US4251852A (en) * 1979-06-18 1981-02-17 International Business Machines Corporation Integrated circuit package
US4377316A (en) * 1981-02-27 1983-03-22 International Business Machines Corporation High density interconnection means for chip carriers
US4420203A (en) * 1981-06-04 1983-12-13 International Business Machines Corporation Semiconductor module circuit interconnection system
US4446477A (en) * 1981-08-21 1984-05-01 Sperry Corporation Multichip thin film module
US4480288A (en) * 1982-12-27 1984-10-30 International Business Machines Corporation Multi-layer flexible film module
US4630096A (en) * 1984-05-30 1986-12-16 Motorola, Inc. High density IC module assembly
US4698662A (en) * 1985-02-05 1987-10-06 Gould Inc. Multichip thin film module

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