JP2632376B2 - マルチレベル相互接続線路の処理および転移方法 - Google Patents
マルチレベル相互接続線路の処理および転移方法Info
- Publication number
- JP2632376B2 JP2632376B2 JP63177285A JP17728588A JP2632376B2 JP 2632376 B2 JP2632376 B2 JP 2632376B2 JP 63177285 A JP63177285 A JP 63177285A JP 17728588 A JP17728588 A JP 17728588A JP 2632376 B2 JP2632376 B2 JP 2632376B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- module
- level interconnect
- interconnect line
- interconnect lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
er)プロセスに関する。
製造するにあたり、短絡(shorts)や開路(opens)の
数を可能な限り減らすことが望ましい。相互接続線路の
短絡や開路の数が減ると、歩どまりをはるかに大きくす
ることができる。本発明はマルチチップモジュールおよ
び類似のものに使用されるものである。この種の典型的
なモジュールは1986年12月16日発行の「高密度ICモジュ
ールアセンブリ」と題する米国特許第4,630,096号に述
べられている。しかしながら、本発明は他の形式のマル
チチップモジュールに使用することができることを理解
すべきである。
ップモジュール上に処理されていた。モジュール面の平
面度が良くないことや他の酌量すべき状況のため、多数
の短絡や開路が生じ、このため、得られる歩どまりが減
少する。その他に、モジュール全体が高温で極めて多数
の処理に付されていた。これらおよび他の処理ステップ
は本発明ではもはや不必要であり、したがって破損の可
能性はより少なくなる。
マルチレベル相互接続線路を処理する新しい、改良され
た方法を提供することである。
にマルチチップモジュールに転移(transfer)すること
ができる、マルチレベル相互接続線路を処理する新し
い、改良された方法を提供することである。
多数の高温処理ステップを加えない、マルチレベル相互
接続線路を処理する新しい、改良された方法を提供する
ことである。
より少ない処理ステップで製造できるようにし、これに
より破損の機会を少なくした、マルチレベル相互接続線
路を処理する新しい、改良された方法を提供することで
ある。
減らす、マルチレベル相互接続線路を処理する新しい、
改良された方法を提供することである。
歩どまりを大きくすることが可能なマルチレベル相互接
続線路を処理する新しい、改良された方法を提供するこ
とである。
組立てる前に相互接続を試験することができる、マルチ
レベル相互接続線路を処理する新しい、改良された方法
を提供することである。
使用するマルチレベル相互接続トランスファプロセスに
関するものであってマルチレベル相互接続線路をマルチ
チップモジュールから分離して処理し、処理が完了して
からマルチチップモジュールに接合することができるよ
うにするものである。マルチレベル相互接続線路は裸の
(bare)シリコンウェーハ上で処理される。このウェー
ハは平面状であり、したがって相互接続線路を短絡や開
路を最小限にして処理することができ、このため、得ら
れる歩どまりを大きくすることができる。
した酸化物層を備えている。この酸化物層の上にポリイ
ミド層が形成される。これに続いて金属層の付着が行わ
れ、次いで金属層はパターニングされて所定の相互接続
線構成を示す。次に、先の金属層まで下に延びている、
バイア(via)を含む別のポリイミド層を形成する。こ
れに続いて別の金属層が被着され、この金属層もパター
ニングされる。これらのステップを多数回繰返して所定
のマルチレベル構成を作ることができる。最後の金属層
を付着し、パターニングしてから最終ポリイミド層を形
成することができる。次にマルチレベル相互接続線路
を、酸化物層をエッチ除去することによりシリコンウェ
ーハから分離する。次にマルチレベル相互接続線路を位
置合せし、所定の方法でマルチチップモジュールに接着
させる。これが終ったら、マルチレベル相互接続線路か
らマルチチップモジュールの複数のダイまでバイアをエ
ッチする。次にこれらのバイアをメタライズし、パター
ニングして、マルチチップモジュールの複数のダイとマ
ルチレベル相互接続線路との間に接続を行うことができ
るようにする。
上面図が示されている。モジュール10は基板11を備えて
いるが、基板は普通シリコンウェーハである。モジュー
ル10は更に複数のダイ12を備えているが、これは便宜の
方法で基板11に組込まれている。更に複数のダイ12には
複数の電気的コンタクト19が含まれている。
マルチチップモジュールの各部の拡大断面図が示されて
いる。最初、裸のシリコンウェーハ14を準備する。シリ
コンウェーハ14は第1の研磨面15と第2の面17とを備え
ている。熱酸化物層16はシリコンウェーハ14の第1の研
磨面15上に成長する。酸化物層16は他の材料から構成す
ることもできる分離層として役立つことを理解すべきで
ある。次に第1のポリイミド層18を酸化物層16の上に形
成する。ここに開示した実施例ではポリイミド層を使用
するが、他の重合体を代りに使用することができる。他
に、パターン形成したポリイミド層は感光性あるいは非
感光性のいずれでもよい。第1のポリイミド層18の形成
に続いて、第1の金属層20を被着する。他に、金属の代
りに、他の導電材料を使用することができる。第1の金
属層20はスパッタリング、蒸着、あるいは他の、当業界
で周知の標準金属被着技法により被着することができ
る。普通に使用される金属はアルミニウム、銅、銀、お
よび金である。第1の金属層20を被着したら、第1のフ
ォトレジスト層22を該第1の金属層上にパターニングす
る。次に、第1の金属層20を第1のフォトレジスト層22
をエッチマスクとして使用してエッチする。第1の金属
層20がいったんエッチされたら、第1のフォトレジスト
層22を除去する。この実施例ではフォトレジストを使用
しているが、他のレジスト層を使用することができる。
イミド層24を形成する(第4図を参照)。第2のポリイ
ミド層24はバイア26を備えており、これは先の金属層20
まで延びている。バイア26は第2のポリイミド層24の中
にその形成に続いてエッチされる。非感光性ポリイミド
を使用する場合には、バイア26は湿式または乾式エッチ
ング法を用いて形成することができる。バイア26をエッ
チしたら、第2の金属層28を被着する。再び、第2の金
属層28は第1の金属層20と同じ方法で被着することがで
きる。第2の金属層28は次にその上にパターン形成され
た第2のフォトレジスト層30を備える。次に第2の金属
層28を、第2のフォトレジスト層30をエッチマスクとし
て使用してエッチする。第2の金属層28の被着によりバ
イア26が金属で埋められ、このため、第1の金属層20と
第2の金属層28とが接続する。上に規定したステップを
繰返すことにより多数の異なるレベルの相互接続線路を
処理することができることを理解すべきである。最終金
属層が被着され、エッチされると、最終ポリイミド層32
(第5図を参照)が最終金属層上に形成される。
ば、これをシリコンウェーハ14から分離する。分離した
ら、マルチレベル相互接続線路転移体またはトランスフ
ァ34を形成する。トランスファ34をシリコンウェーハ14
から分離するには、酸化物層16をエッチする。このエッ
チングを生じさせるためには、酸化物層16とシリコンウ
ェーハ14との縁に沿って金属が存在しないことが重要で
ある。金属が存在すればエッチャントが酸化物層16に到
達するのが妨げられる。酸化物層16は外側から内方へエ
ッチされる。この実施例では、特別なエッチャントを使
用している。このエッチャントは50部の塩酸、50部のフ
ッ化水素酸、125部の硝酸、および305部の蒸留水から成
っている。ただし、他のエッチャントも使用することが
できることを理解すべきである。
ら、これをモジュール10に所定の関係になるように位置
合せしてトランスファ34の各マルチレベル相互接続線路
が複数のダイ12の特定の部材に対応するようにする。こ
の位置合せが行われたらトランスファ34を接着層36(第
7図を参照)によりモジュール10に接着する。この実施
例では、接着層36はポリイミド接着剤であるが、他の各
種接着剤をこのプロセスに使用できることを理解すべき
である。トランスファ34がモジュール10に位置合せさ
れ、接着されたら、多数のバイア38をエッチする(第8
図を参照)。バイア38はトランスファ34のマルチレベル
相互接続線路およびモジュール10の複数のダイ12の特定
の電気的コンタクト19まで延びている。バイア38がいっ
たんエッチされてしまうと、これらを金属40でメタライ
ズし、パターニングし、これにより接続42(第9図を参
照)をトランスファ34のマルチレベル相互接続線路とモ
ジュール10の複数のダイ12の部材との間に作ることがで
きる。
スファ34を分離する際にまず第1に酸化物層16を部分的
にだけエッチする(第10図を参照)という点で前の実施
例とはやや異なっている。この実施例では、酸化物層16
の部分エッチングの後、安定化リング44をトランスファ
34に接合する。安定化リング44を接合したら、酸化物層
16の残りをエッチし、これによりトランスファ34をシリ
コンウェーハ14から完全に分離することができる。次
に、安定化リング44を含むトランスファ34を前に述べた
と同じ方法でモジュール10に位置合せし、接着する。こ
の位置合せと接着とに続き、安定化リング44を除去し、
プロセスを前に説明したとおり行う。安定化リング44は
厚紙、金属、プラスチック、セラミック、またはパイレ
ックスのような多くの材料から作ることができる。安定
化リング44の目的は、トランスファ34がシリコンウェー
ハ14から除去されモジュール10に接着される前に、トラ
ンスファ34が収縮しないようにすることである。他に、
安定化リング44はトランスファ34を扱いやすくする。
コンウェーハ14を準備したら、窒化ホウ素(boron nitr
ide)層46をシリコンウェーハ14の第1の研磨面15に被
着する。次に安定化リング44をシリコンウェーハ14の第
2の面17に接合する。再び、安定化リング44は厚紙、金
属、プラスチック、セラミック、またはパイレックスの
ような材料で作ることができる。安定化リング44を接合
し、窒化ホウ素層46を被着したら、シリコンウェーハ14
の露出領域をエッチし去る。当業界で周知のX線マスク
法をこのプロセスのこの点で利用する。エッチングが始
まったら、マルチレベル相互接続線路トランスファ34の
処理を窒化ホウ素層46に前に説明したと同じ方法で行
う。次にトランスファ34を接着層36を使用して前に記し
たようにモジュール10に位置合せし、接着する。この位
置合せおよび接着に続き、安定化リング44とシリコンウ
ェーハ14の残りとを窒化ホウ素層46から除去する。この
除去に続き、バイア38をエッチし、前に説明したと同じ
方法でメタライズし、パターニングする(第8図および
第9図を参照)。
に適う、マルチチップモジュールに利用されるマルチレ
ベル相互接続トランスファを処理する改良された方法が
提供されることが明らかである。本発明の特定の実施例
について図示し、説明したが、当業者には更に修正や改
良が行えるであろう。したがって、本発明は提示した特
定の形態に限定されるものではないことを理解すること
が望ましく、本発明の精神および範囲から逸脱しないあ
らゆる修正案を特許請求の範囲に含ませるつもりであ
る。
ジュールの拡大上面図である。 第2図から第15図まではそれぞれ、処理の各ステップ中
のマルチチップモジュールの拡大断面図である。 10……モジュール、11……基板、 12……ダイ、14……シリコンウェーハ、 16……酸化物層、18,24……ポリイミド層、 20,28……金属層、 22,30……フォトレジスト層、26……バイア、 34……転移体。
Claims (4)
- 【請求項1】複数の電気的コンタクトが組込まれている
モジュールに使用するマルチレベル相互接続線路を処理
しかつ転移する方法であって、 基板(14)を準備するステップと、 該基板(14)に分離層(16)を形成するステップと、 該分離層(16)にマルチレベル相互接続線路(34)を形
成するステップと、 前記分離層(16)の一部分をエッチ除去することによっ
て少なくとも部分的に、前記基板(14)とマルチレベル
相互接続線路(34)とを分離するステップと、 前記マルチレベル相互接続線路(34)と複数の電気的コ
ンタクト(19)を有するモジュール(10)とを結合する
ステップと、 前記マルチレベル相互接続線路(34)と前記モジュール
(10)の前記複数の電気的コンタクト(19)とを電気的
に接続するステップと、 を具備することを特徴とする方法。 - 【請求項2】前記基板(14)を準備するステップが研磨
面(15)を有するシリコンウェーハを準備することを含
み、かつ前記分離層(16)を形成するステップが前記シ
リコンウェーハの前記研磨面(15)上に熱酸化物層を形
成することを含んでいる、請求項1に記載の方法。 - 【請求項3】前記分離するステップが前記分離層(16)
をエッチ除去して前記基板(14)から前記マルチレベル
相互接続線路(34)を完全に分離することを含む、請求
項1に記載の方法。 - 【請求項4】前記分離層(16)が部分的にエッチ除去さ
れた後、前記マルチレベル相互接続線路(34)に安定化
手段(44)を結合するステップと、 前記分離層(16)を更にエッチングして前記基板(14)
から前記マルチレベル相互接続線路(34)を完全に分離
するステップと、 前記安定化手段(44)を取り去るステップと、 を更に含む、請求項1に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/077,476 US4743568A (en) | 1987-07-24 | 1987-07-24 | Multilevel interconnect transfer process |
US77,476 | 1987-07-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6442157A JPS6442157A (en) | 1989-02-14 |
JP2632376B2 true JP2632376B2 (ja) | 1997-07-23 |
Family
ID=22138273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63177285A Expired - Fee Related JP2632376B2 (ja) | 1987-07-24 | 1988-07-18 | マルチレベル相互接続線路の処理および転移方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4743568A (ja) |
EP (1) | EP0300720B1 (ja) |
JP (1) | JP2632376B2 (ja) |
KR (1) | KR970000650B1 (ja) |
DE (1) | DE3855719T2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5055423A (en) * | 1987-12-28 | 1991-10-08 | Texas Instruments Incorporated | Planarized selective tungsten metallization system |
WO1990009093A1 (en) * | 1989-01-25 | 1990-08-23 | Polylithics, Inc. | Extended integration semiconductor structure and method of making the same |
US5108819A (en) * | 1990-02-14 | 1992-04-28 | Eli Lilly And Company | Thin film electrical component |
US5258236A (en) * | 1991-05-03 | 1993-11-02 | Ibm Corporation | Multi-layer thin film structure and parallel processing method for fabricating same |
US5187121A (en) * | 1991-12-18 | 1993-02-16 | International Business Machines Corporation | Process for fabrication of a semiconductor structure and contact stud |
EP1179842A3 (en) * | 1992-01-31 | 2002-09-04 | Canon Kabushiki Kaisha | Semiconductor substrate and method for preparing same |
US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
US5567981A (en) * | 1993-03-31 | 1996-10-22 | Intel Corporation | Bonding pad structure having an interposed rigid layer |
US5474458A (en) * | 1993-07-13 | 1995-12-12 | Fujitsu Limited | Interconnect carriers having high-density vertical connectors and methods for making the same |
US5382759A (en) * | 1993-09-28 | 1995-01-17 | Trw Inc. | Massive parallel interconnection attachment using flexible circuit |
US5480970A (en) * | 1993-12-22 | 1996-01-02 | Resolution Pharmaceuticals | Metal chelators |
US5534466A (en) * | 1995-06-01 | 1996-07-09 | International Business Machines Corporation | Method of making area direct transfer multilayer thin film structure |
TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
US7012811B1 (en) | 2000-05-10 | 2006-03-14 | Micron Technology, Inc. | Method of tuning a multi-path circuit |
WO2002042371A2 (en) * | 2000-11-21 | 2002-05-30 | Tyco Electronics Corporation | Pigments and compositions for use in laser marking |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4179324A (en) * | 1977-11-28 | 1979-12-18 | Spire Corporation | Process for fabricating thin film and glass sheet laminate |
US4251852A (en) * | 1979-06-18 | 1981-02-17 | International Business Machines Corporation | Integrated circuit package |
US4377316A (en) * | 1981-02-27 | 1983-03-22 | International Business Machines Corporation | High density interconnection means for chip carriers |
US4420203A (en) * | 1981-06-04 | 1983-12-13 | International Business Machines Corporation | Semiconductor module circuit interconnection system |
US4446477A (en) * | 1981-08-21 | 1984-05-01 | Sperry Corporation | Multichip thin film module |
US4480288A (en) * | 1982-12-27 | 1984-10-30 | International Business Machines Corporation | Multi-layer flexible film module |
US4630096A (en) * | 1984-05-30 | 1986-12-16 | Motorola, Inc. | High density IC module assembly |
US4698662A (en) * | 1985-02-05 | 1987-10-06 | Gould Inc. | Multichip thin film module |
-
1987
- 1987-07-24 US US07/077,476 patent/US4743568A/en not_active Expired - Lifetime
-
1988
- 1988-07-01 KR KR1019880008170A patent/KR970000650B1/ko not_active IP Right Cessation
- 1988-07-18 DE DE3855719T patent/DE3855719T2/de not_active Expired - Fee Related
- 1988-07-18 EP EP88306564A patent/EP0300720B1/en not_active Expired - Lifetime
- 1988-07-18 JP JP63177285A patent/JP2632376B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4743568A (en) | 1988-05-10 |
EP0300720B1 (en) | 1996-12-27 |
JPS6442157A (en) | 1989-02-14 |
KR970000650B1 (ko) | 1997-01-16 |
DE3855719T2 (de) | 1997-06-19 |
KR890003017A (ko) | 1989-04-12 |
DE3855719D1 (de) | 1997-02-06 |
EP0300720A1 (en) | 1989-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2632376B2 (ja) | マルチレベル相互接続線路の処理および転移方法 | |
US5380681A (en) | Three-dimensional multichip package and methods of fabricating | |
JP3245006B2 (ja) | モノリシック電子モジュールの製造方法とその製造を容易にするためのワークピース | |
US8383460B1 (en) | Method for fabricating through substrate vias in semiconductor substrate | |
US5648684A (en) | Endcap chip with conductive, monolithic L-connect for multichip stack | |
US6506664B1 (en) | Method of transferring ultra-thin substrates and application of the method to the manufacture of a multi-layer thin film device | |
JP3816750B2 (ja) | 熱電変換器を製作するための方法 | |
US20030102079A1 (en) | Method of joining components | |
US7781887B2 (en) | Semiconductor device including an interconnect | |
JP2003501804A (ja) | 背面接触により電気コンポーネントを垂直に集積する方法 | |
JPH08213548A (ja) | 3次元集積回路の製造方法 | |
JP2005514767A (ja) | 垂直型接続部を使用したチップおよびウェハ集積方法 | |
JP2000500617A (ja) | 垂直方向に集積された半導体素子及びその製法 | |
JPH09106963A (ja) | マイクロエレクトロニックシステムを垂直方向で集積する方法 | |
JPH07201864A (ja) | 突起電極形成方法 | |
US6878642B1 (en) | Method to improve passivation openings by reflow of photoresist to eliminate tape residue | |
JP2529087B2 (ja) | 熱整合されたicチップ装置の製造方法 | |
EP1041620A2 (en) | Method of transferring ultrathin substrates and application of the method to the manufacture of a multi-layer thin film device | |
JP3249162B2 (ja) | マルチチップモジュール | |
JP2660024B2 (ja) | 半導体装置の製造方法 | |
JPS5965474A (ja) | 集積された検出器アレイと信号処理器 | |
JP2906762B2 (ja) | 半導体装置 | |
JPH09172019A (ja) | 下地電極の形成方法 | |
JPH0226375B2 (ja) | ||
JPH01152731A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |