JP2003501804A - 背面接触により電気コンポーネントを垂直に集積する方法 - Google Patents

背面接触により電気コンポーネントを垂直に集積する方法

Info

Publication number
JP2003501804A
JP2003501804A JP2001500334A JP2001500334A JP2003501804A JP 2003501804 A JP2003501804 A JP 2003501804A JP 2001500334 A JP2001500334 A JP 2001500334A JP 2001500334 A JP2001500334 A JP 2001500334A JP 2003501804 A JP2003501804 A JP 2003501804A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
semiconductor
land
substrate
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001500334A
Other languages
English (en)
Other versions
JP3895595B2 (ja
Inventor
ペーター・ラム
アーミン・クルンプ
Original Assignee
フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26053541&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2003501804(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Priority claimed from DE19958486A external-priority patent/DE19958486A1/de
Application filed by フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン filed Critical フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン
Publication of JP2003501804A publication Critical patent/JP2003501804A/ja
Application granted granted Critical
Publication of JP3895595B2 publication Critical patent/JP3895595B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 本発明は、第１半導体基板の第１主面に、第１コンタクト領域を含む第１コンポーネント構造を設けるステップ、導電材料が充填され第１半導体基板から絶縁されたビアホールであって、第１半導体基板の第２主面まで延び、第１半導体基板の第１主面にある導電性接続材料により電気的導通方法で第１コンタクト領域と接続されるビアホールを第１半導体基板に形成するステップ、前記ビアホール内の導電材料により電気的導通方法で第１コンタクト領域に接続される第１ランドを、第１半導体基板の第２主面に形成するステップ、第２半導体基板に第２コンタクト領域を含む第２コンポーネント構造を設けるステップ、第２コンタクト領域に電気的導通方法で接続される第２ランドを形成するステップ、及び第１ランドと第２ランドにより第１半導体基板と第２半導体基板の間に電気的及び機械的接続がなされるように、第１と第２の半導体基板を接続するステップを備えて２個の半導体コンポーネントを接続する方法に関するものである。上述のステップを任意の回数繰り返すことにより、本発明によって三次元集積回路を製造することができる。

Description

【発明の詳細な説明】
【０００１】 本発明は三次元集積回路を製造する方法に関するものである。
【０００２】 三次元集積は、プレーナ技術により形成されたコンポーネントが垂直に接続さ
れることを意味する。三次元集積されたマイクロ・エレクトロニック・システム
の利点は、例えば二次元システムと比べて、同じデザインルールに基づいて、よ
り高い集積密度とスイッチング速度が達成されることである。スイッチング速度
の高速化は、１つには個々のコンポーネント又は回路間の通電距離がより短くな
るからであり、他の１つには並列情報処理が可能になるからである。システム効
率を最高に増大させることは、超大規模集積回路に好適で任意位置選択可能な垂
直接触を備えた接続技術が実現されると達成される。
【０００３】 任意選択可能な垂直接触をもつ三次元回路装置を製作するために、以下の方法
が知られている。
【０００４】 Y.Akasaka, Proc. IEEE 74 (1986) 1703には、プロセスを完了したコンポーネ
ント層上に多結晶シリコンを堆積し、この多結晶シリコンを再結晶化してその再
結晶化層に追加のコンポーネントを形成できるようにすることが提案されている
。この方法の欠点は、再結晶プロセスでの高熱負荷による収率低下につながる下
層コンポーネント劣化と、システム全体の必要な一連の処理である。システム全
体の必要な一連の処理は、一方においては製造プロセスにおける比較的長いサイ
クル時間の原因となり、他方においてはプロセスによる中断時間が合計されると
いう事実による収率低下の原因となる。両要素は、異なる基板で個々の面を別々
に処理するのに比べるとかなり製造コストを引き上げる。
【０００５】 Y. Hayashi et al., Proc. 8th Int. Workshop on Future Electron Devices,
1990, p.85 には、さらに個々のコンポーネント面をまず異なる基板に別々に製
作することを開示している。その後、それらの基板を薄くし、表面と裏面にコン
タクトを設け、接合プロセスによって垂直に接続する。この方法は、接合プロセ
スが完了すると垂直集積が完了する、すなわち積層基板の状態で処理ステップを
行う必要がないという限りにおいては優れている。しかし、基板を０．数μｍま
で薄くしなければならないという事情（側方絶縁構造の領域で基板材料を完全に
除去すること）により、この方法を適用できるのは非常に限られたものとなり、
そのためこの方法は標準的な半導体技術により製造されたコンポーネントを垂直
に集積するためには用いることができない。
【０００６】 米国特許第４,９３９,５６８は、個々のチップの積層体を得るために、支持基
板上に個々の集積回路を積み重ねることによって三次元集積回路構造を製造する
方法を述べている。この目的のために、プロセスを完了した集積回路をもつ基板
をまず個々のチップに細分化し、それによりウエハレベルでのプロセスが完了す
る。チップをテストし、最初のチップを熱圧縮により支持基板に取り付ける。こ
のステップの後、他のチップを同じ方法により最初のチップに取り付ける。この
ようにして、次の支持基板上に他のチップ積層体の製造が始まる前に最初のチッ
プ積層体が完成する。したがって、この方法では、チップ積層体をウエハレベル
でさらに処理することは不可能となる。
【０００７】 これまでに述べた方法の重大な欠点は、シリコン技術の分野で利用できる装置
はディスク状基板、いわゆるウエハの処理だけを許容しているという事実からき
ている。ディスク状基板以外の基板、特に個々のチップは、実験プラントで処理
できるだけであり、要求される高収率を持つ工業生産の枠内ではない。
【０００８】 米国特許第５,５６３,０８４は三次元集積回路を製造する方法を述べており、
そこでは個々のコンポーネント面の接続が特別に形成されたビアホールによりな
される。この方法によれば、プロセスを完了した２つの基板が接続される。しか
しながら、基板を接続する前に、上部基板に対し、基板のチップが完全なものを
選択する機能テストがなされる。その後、基板が裏面側から薄くされ、個々のチ
ップに分割され、選択された完全なチップのみが接着層を有する下部基板に一直
線に並ぶように順次配列されて取り付けられる。しかし、この方法は、積層され
たコンポーネント面間の垂直方向の電気的接続がウエハレベルでのその後の更な
る処理（配線化）によってのみ実現される限りにおいて不利である。この目的の
ために、一方においては、チップ積層体を標準的なディスク製造プロセスによっ
て処理できるように、チップ積層体の顕著な凹凸を平坦化する適当な平面化方法
を用いることが必要となる。他方においては、最終的な配線の集積密度は、チッ
プ取付け工程における微細な位置決め精度によってさらに限定される。取り付け
るチップの金属被覆面に至るビアホールを開け、その後最終的な配線面をパター
ン化するために必要な、ディスクレベルにおいて実行されるリソグラフィーステ
ップは、ウエハの全領域を通して“レジスタ処理範囲(registering range)”内
となるようにするために、適当なアライメント許容誤差を考慮しなければならな
い。
【０００９】 米国特許第５,６２７,１０６はまた、半導体コンポーネントを三次元的に接続
する方法を開示しており、そこでは第１半導体基板の上部表面内と表面上に半導
体コンポーネント構造が作成される。その後、その第１半導体基板に深い溝が刻
み付けられ、導電材料が充填される。これに続いて、導電材料が充填されたその
深い溝が現れるように、第１半導体基板の裏面が削られ磨かれる。第２半導体基
板にも半導体コンポーネント構造が設けられる。更に、第２半導体基板に接続窓
がエッチングにより形成され、第１半導体コンポーネントの露出している溝が次
のステップでその接続窓に合わされる。２つの基板を機械的に接続した後になっ
て初めて、第１半導体基板の半導体コンポーネントが電気的導通方法によってそ
の溝内の導電材料に接続される。この方法の特有の欠点は、導電材料が充填され
て露出する溝が壊れやすいということであり、そのためにこの方法を実際に扱う
のをより困難にしている。
【００１０】 ドイツ特許明細書ＤＥ４４３３８４６はさらに、垂直集積回路構造を製造する
方法を述べており、そこでは個々のコンポーネント層が異なる基板で互いに独立
して処理され、その後接合される。この目的のために、設けられた全コンポーネ
ント層を貫通するビアホールが、プロセスを完了したトップ基板の前面にまず開
けられる。これに続いてハンドリング基板が取りつけられ、トップ基板が裏面側
からビアホールに届くまで薄くされる。最後に、プロセスの完了したボトム基板
がトップ基板に接続される。ハンドリング基板を除去すると、ビアホールが残留
層を貫通してボトム基板の金属被覆層に到達しており、トップ基板とボトム基板
の間で電気的接触がなされる。
【００１１】 この出願後に公開されたＥＰ−Ａ−０９２６７２６は更に、さいの目に刻まれ
たチップをプリント回路基板に設ける方法を開示している。この方法によれば、
チップの前面にあるコンポーネント構造がチップを貫通するビアホールによって
印刷回路基板の電気コンタクトに電気的及び機械的に接続される。
【００１２】 ＥＰ−Ａ−０５３１７２３は更に、半導体チップを三次元的に積み重ねる方法
を開示している。この方法によれば、電気接続は非高温溶解半田接点により実現
され、チップと基板の間の機械的接続はポリイミド又は何らかの他の接続層によ
ってなされる。従って、既に形成されたチップ積層体の機械的安定性は、更にチ
ップを設けるためにその積層体を再加熱しても劣化しない。
【００１３】 それゆえ、この既知の方法は、第１に、一方ではポリイミドをもち、他方では
溝に入り込んだ半田材料をもつチップ表面を平坦にすることが困難であるという
限りにおいて問題がある。第２に、並置された異種材料の複数からなるチップ表
面は異なった熱特性をもっており、このことが新しいチップを設けるためにチッ
プ積層体を何度も繰り返し加熱すると好ましくない影響を与える。
【００１４】 本発明の目的は、２つの半導体コンポーネントを接続する改良された方法、複
数の半導体コンポーネントを接続する方法、及びそのような方法により製造され
る半導体コンポーネントの積層体を提供することである。
【００１５】 本発明によれば、この目的は請求項１に記載の方法と請求項１３に記載の方法
により達成され、半導体コンポーネントの積層体は請求項１４により達成される
。
【００１６】 したがって、本発明は、第１半導体基板の第１主面に、第１コンタクト領域を
含む第１コンポーネント構造を設けるステップ、導電材料が充填され第１半導体
基板から絶縁されたビアホールであって、第１半導体基板の第２主面まで延び、
第１半導体基板の第１主面にある導電性接続材料により電気的導通方法で第１コ
ンタクト領域と接続されるビアホールを第１半導体基板に形成するステップ、前
記ビアホール内の導電材料により電気的導通方法で第１コンタクト領域に接続さ
れる第１ランドを、第１半導体基板の第２主面に形成するステップ、第２半導体
基板に第２コンタクト領域を含む第２コンポーネント構造を設けるステップ、第
２コンタクト領域に電気的導通方法で接続される第２ランドを形成するステップ
、並びに第１ランドと第２ランドにより第１半導体基板と第２半導体基板の間に
電気的及び機械的接続がなされるように、第１と第２の半導体基板を接続するス
テップを備えて２個の半導体コンポーネントを接続する方法を提供するものであ
る。
【００１７】 本発明によれば、半導体コンポーネントの積層体が更に提供されるが、それは
前述の方法を用いて２又はそれ以上の半導体コンポーネントを結合することによ
って製造されたものである。
【００１８】 本発明の方法によれば、回路構造と、高濃度にドープされた接続領域及び／又
は金属被覆面をそれぞれ備えてプロセスを完了した２つの基板が金属層によって
互いに接続される。上部基板では、例えばまだ公開されていないドイツ特許出願
ＤＥ１９８１６２４５．６から知られるようなタイプの背面配線がまず設けられ
る。それによって、コンポーネント層の第１コンタクト領域、例えば高濃度にド
ープされた配線領域又は金属被覆面とコンポーネント基板の背面（背面コンタク
ト）の間で電気的接続がなされる。下部基板には対応して位置決めされた金属前
面コンタクトが設けられ、その結果、適当な結合方法によって、上部基板の背面
コンタクトと下部基板の前面コンタクトの間で垂直方向の機械的及び電気的接続
が実現される。
【００１９】 本発明による方法は、上部基板と下部基板の間で垂直方向の機械的及び電気的
接続が適当な結合方法により実現されるという事実によって、上部基板と下部基
板を機械的に接続するために、ポリイミド層のような何らかの別の層を設ける必
要がないという限りにおいて優れている。その結果、半田システムを持つその別
の接続層の平坦化ステップは実施が困難であることがはっきりしているが、本発
明による方法の場合には、従来の方法に比べて、その平坦化ステップをなくすこ
ともできる。もし機械接続層と半田システムが正しく平坦化されなかった場合に
は、上部基板と下部基板の半田システムが互いに十分な接触とはならず、そのた
めに上部基板と下部基板の間で信頼性のある電気的接続が達成されない。機械的
接続層の使用は、機械的及び電気的接続材料が異なった熱特性をもつという限り
においても不利である。温度を上げながら２つの基板を接合するとき、接続材料
の一方が既に軟らかいが他方はまだ硬いままとなる。このことは接合のプロセス
をなお一層複雑なものとする。
【００２０】 本発明により用いられる接続方法は、例えば典型的なソフト半田プロセス又は
低温半田プロセスによって実行することができるが、それらのプロセスは２つの
メタルの固−液相互拡散に基づいており、接合温度よりもはるかに高温まで安定
な接続を形成できる。その結果、接合の間に共晶合金が形成されることになり、
接合プロセス終了後のその融点は接合プロセス前の個々の成分の融点よりも高く
なる。したがって、その接続がなされた条件に関して安定であるという限りにお
いて非可逆的な接続が形成される。本発明により電気的及び機械的接続のために
使用することのできる材料の組合せの例は、それぞれの前面、背面コンタクトの
組に対し、銅と錫の組合せ、又は金とチタンの組合せである。
【００２１】 本発明によれば、また同じ方法により、既に設けられたコンポーネント層を不
安定にすることなしに、チップに更なるコンポーネント層を設けることができる
。その場合、コンポーネントとその結合基板とのそれまでに形成された積層体は
、新たな下部基板となる。したがって、この方法の場合、面の数は限定されない
。さらに、個々の面だけでなく、既に複数の面を備えた個々のチップのような半
積層体も取り付けることもできる。
【００２２】 本発明はまた上述の半田システムを特定の場所の接着剤としてのみ用いること
、すなわちそれによりなされる接触は機械的接触だけであって電気的接触ではな
いこと、の可能性も提供することは言うまでもない。
【００２３】 適した基板は単結晶シリコン基板、ＳＯＩ基板又は異なった技術群の基板、例
えばIII−Ｖ半導体のような基板である。
【００２４】 以下に本発明の好ましい実施例を添付の図面を参照して詳細に説明する。
【００２５】 図１ａから１ｄにおいて、参照数字１は上部基板を表す。上部基板の準備プロ
セス終了後、その上部基板には直径に対する深さのアスペクト比が５０：１まで
のビアホール４、所謂深いビア、すなわち垂直に集積された接続が形成される。
そのビアホール４は基板表面の酸化層５を通って垂直に形成される。ビアホール
の表面は例えば二酸化シリコンの絶縁層、密着層及び例えば窒化チタンの拡散バ
リアで裏打ちされる。続いて、空洞が出来ないように、ビアホールが導電材料、
例えば銅又はタングステンによって埋められる。面積エッチバックの後、基板と
絶縁された導電性の充填ビアホール４が得られる。このビアホールはその後の金
属被覆ステップによって互いに接続され、かつ電子回路の要求によって、電子回
路の電気的活性領域、例えば高濃度ドープ領域や金属被覆面と接続される。金属
被覆６が設けられた後、パッシベーション及び保護層７が堆積される。
【００２６】 図１ｄで分かるように、上部基板は次に機械的支持体として使われる補助基板
２に接着され、ビアホールが背面から露出するまで背面から薄くされる。薄くさ
れた上部基板の典型的な厚さは約１０μｍである。次に、図２ａで分かるように
、その背面には絶縁材料を堆積し、密着層を堆積し、ビアホール領域のこれらの
層の組に開口を設け、金属被覆を設け、パターン化するという一連の処理ステッ
プによって第１ランド８が設けられる。それによって、これらのランド８はビア
ホール４を経て表面の電気的活性領域と接続される。上部基板１の処理と並行し
て、図２ｂに示されるように下部基板３に第２ランド９が設けられる。第２ラン
ド９は薄くされた上部基板の背面の第１ランド８に対して鏡で反転したように配
置され、その結果、上部基板が下部基板上に整列して置かれると、図３で分かる
ように、ランド８と９は互いに対をなして接触する。互いに接触しているランド
の典型的な直径は約５μｍである。これらの直径が小さいのはビアホール４の高
いアスペクト比に由来するものである。
【００２７】 上下基板の整列は、適当に配列されたビアホール列からなるアライメントマー
クを用いて実行することができる。第１ランドと第２ランドの両方は、接触させ
て温度を上昇させることにより電気的に導通性で機械的に安定な接続を形成でき
る材料の組合せにより構成されていることが好ましい。この接触は、通常機械的
な力を同時に加えながら行われる。これらの材料の組合せは、好ましくは、典型
的なソフト半田に使用されるタイプの組合せ、又は相互拡散により接続が形成さ
れる組合せとすることができる。このことは、特に下部基板上の銅と上部基板背
面上の錫の組合せにより実現することができる。上部基板１と下部基板３が接続
した後は、補助基板２を除去することができ、得られる基板積層体を洗浄するこ
とができる。
【００２８】 好ましい実施例によれば、得られた基板積層体を他のコンポーネント基板と接
続することができる。その場合、得られた基板積層体は、図４及び図２ｂで分か
るように、更に処理が施される下部基板として使用される。そのような更なる処
理のために、上部金属被覆６が露出するように保護層７を露光する必要がある。
【図面の簡単な説明】
【図１】 １ａから１ｄは上部基板の処理手順を一例として示す図である。
【図２】 ２ａと２ｂは上部基板と下部基板を接合する方法を一例として示す図である。
【図３】 上部基板と下部基板からなる接合積層体を示す図である。
【図４】 上部基板と下部基板からなる接合積層体を補助基板除去後の状態で示す図であ
る。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１２月２７日（２０００．１２．２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】 それゆえ、この既知の方法は、第１に、一方ではポリイミドをもち、他方では
溝に入り込んだ半田材料をもつチップ表面を平坦にすることが困難であるという
限りにおいて問題がある。第２に、並置された異種材料の複数からなるチップ表
面は異なった熱特性をもっており、このことが新しいチップを設けるためにチッ
プ積層体を何度も繰り返し加熱すると好ましくない影響を与える。 米国特許第５,４２６,０７２号は、一時的なシリコン基板を用いて、積層され たＳＯＩウエハから三次元集積回路を製造する方法を開示している。この目的の ために、ＳＯＩ基板は、ＳＯＩ基板のシリコン層を貫通し、その後に絶縁基板を 貫通するスルーホールをもつように処理される。ＳＯＩウエハの基板が除去され 、直ちにそのスルーホールの両側にインジウムバンプが設けられる。同様にイン ジウムバンプを備えた別の基板が製作される。この２つの基板はインジウムバン プが接触するように互いに前面同士が重ねられ、インジウムバンプが溶融するよ うにコールドウエルディング（cold-welding）法が用いられる。上部基板と下部 基板間の接続に機械的支持を与えるように、バンプ間にある隙間にエポキシ樹脂 接着材が充填される。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年７月１３日（２００１．７．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＵＳ (72)発明者 アーミン・クルンプ ドイツ連邦共和国 Ｄ−80337 ミュンヘ ン リングザイスストラッセ 12／４ 【要約の続き】 る。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 以下のステップを備えて２個の半導体コンポーネントを接続
    する方法。 第１半導体基板（１）の第１主面に、第１コンタクト領域を含む第１コンポー
    ネント構造を設けるステップ、 導電材料が充填され第１半導体基板（１）から絶縁されたビアホール（４）で
    あって、第１半導体基板（１）の第２主面まで延び、第１半導体基板（１）の第
    １主面にある導電性接続材料（６）により電気的導通方法で第１コンタクト領域
    と接続されるビアホール（４）を第１半導体基板（１）に形成するステップ、 前記ビアホール（４）内の導電材料により電気的導通方法で第１コンタクト領
    域（６）に接続される第１ランド（８）を、第１半導体基板（１）の第２主面に
    形成するステップ、 第２半導体基板（３）に第２コンタクト領域を含む第２コンポーネント構造を
    設けるステップ、 第２コンタクト領域に電気的導通方法で接続される第２ランド（９）を形成す
    るステップ、 第１ランド（８）と第２ランド（９）により第１半導体基板（１）と第２半導
    体基板（３）の間に電気的及び機械的接続がなされるように、第１と第２の半導
    体基板を接続するステップ。
  2. 【請求項２】 前記コンタクト領域は高濃度にドープされた接続領域である
    請求項１に記載の方法。
  3. 【請求項３】 前記コンタクト領域は金属被覆面である請求項１に記載の方
    法。
  4. 【請求項４】 前記コンタクト領域は第１主面に配置された金属被覆面であ
    る請求項３に記載の方法。
  5. 【請求項５】 前記コンタクト領域は第１主面の下方に配置された金属被覆
    面である請求項３に記載の方法。
  6. 【請求項６】 前記導電性接続材料は金属被覆工程を追加して形成されたも
    のである前記いずれかの請求項に記載の方法。
  7. 【請求項７】 前記ビアホール形成後、第１半導体基板（１）の第１主面が
    補助基板（２）に接続され、その後、第１半導体基板（１）が第１主面と反対側
    から薄くされる前記いずれかの請求項に記載の方法。
  8. 【請求項８】 第１半導体基板（１）と第２半導体基板（３）は最初同じ処
    理ステップが施され、その後鏡で反転したように配置して接合される前記いずれ
    かの請求項に記載の方法。
  9. 【請求項９】 第１ランド（８）と第２ランド（９）に使用される材料は、
    それらによりできる化合物がそれを形成した条件下で安定であるように選択され
    る前記いずれかの請求項に記載の方法。
  10. 【請求項１０】 第１ランド（８）及び第２ランド（９）は、全てがそれぞ
    れ第１及び第２のコンタクト領域に電気的導通方法により接続されているとは限
    らない前記いずれかの請求項に記載の方法。
  11. 【請求項１１】 第１半導体基板（１）の第２主面を第２半導体基板（３）
    の表面に整列して配置し、温度上昇と圧力印加を同時に与えることにより電気的
    導通接続がなされる前記いずれかの請求項に記載の方法。
  12. 【請求項１２】 第１ランドと第２ランドの材料はそれらが共晶化合物を形
    成するように選択される請求項９に記載の方法。
  13. 【請求項１３】 複数の半導体コンポーネントを接続する方法であって、前
    記いずれかの請求項に記載の方法を繰り返し、それぞれのｎ番目の半導体コンポ
    ーネントが第１半導体コンポーネント部分の役割を果たし、（ｎ−１）結合され
    た半導体コンポーネントの積層体が第２半導体コンポーネント部分の役割を果た
    すことを特徴とする方法。
  14. 【請求項１４】 前記いずれかの請求項に記載の方法を用いて２又はそれ以
    上の半導体コンポーネントを結合することにより製造された半導体コンポーネン
    ト積層体。
JP2001500334A 1999-05-27 2000-05-16 背面接触により電気コンポーネントを垂直に集積する方法 Expired - Lifetime JP3895595B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE19924287.9 1999-05-27
DE19924287 1999-05-27
DE19958486A DE19958486A1 (de) 1999-05-27 1999-12-04 Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt
DE19958486.9 1999-12-04
PCT/DE2000/001605 WO2000074134A1 (de) 1999-05-27 2000-05-16 Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung

Publications (2)

Publication Number Publication Date
JP2003501804A true JP2003501804A (ja) 2003-01-14
JP3895595B2 JP3895595B2 (ja) 2007-03-22

Family

ID=26053541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001500334A Expired - Lifetime JP3895595B2 (ja) 1999-05-27 2000-05-16 背面接触により電気コンポーネントを垂直に集積する方法

Country Status (5)

Country Link
US (1) US6548391B1 (ja)
EP (1) EP1171912B1 (ja)
JP (1) JP3895595B2 (ja)
AT (1) ATE250806T1 (ja)
WO (1) WO2000074134A1 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
WO2004061961A1 (en) * 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Multi-layer integrated semiconductor structure having an electrical shielding portion
US7064055B2 (en) * 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US20040124538A1 (en) * 2002-12-31 2004-07-01 Rafael Reif Multi-layer integrated semiconductor structure
DE10323394B4 (de) * 2003-05-20 2006-09-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken und Verfahren zum Herstellen einer Anordnung von Halbleiterstücken
US20050170609A1 (en) * 2003-12-15 2005-08-04 Alie Susan A. Conductive bond for through-wafer interconnect
US7608534B2 (en) * 2004-06-02 2009-10-27 Analog Devices, Inc. Interconnection of through-wafer vias using bridge structures
US7098070B2 (en) 2004-11-16 2006-08-29 International Business Machines Corporation Device and method for fabricating double-sided SOI wafer scale package with through via connections
DE102004056970B4 (de) * 2004-11-25 2008-07-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und Vorrichtung zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken durch ein mechanisches Element
US7396732B2 (en) * 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US20070279053A1 (en) * 2006-05-12 2007-12-06 Taylor William P Integrated current sensor
KR100854328B1 (ko) * 2006-07-07 2008-08-28 엘지전자 주식회사 발광 소자 패키지 및 그 제조방법
KR100789570B1 (ko) * 2006-08-23 2007-12-28 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7427803B2 (en) * 2006-09-22 2008-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Electromagnetic shielding using through-silicon vias
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US20080087979A1 (en) * 2006-10-13 2008-04-17 Analog Devices, Inc. Integrated Circuit with Back Side Conductive Paths
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7576435B2 (en) * 2007-04-27 2009-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Low-cost and ultra-fine integrated circuit packaging technique
US20080296708A1 (en) * 2007-05-31 2008-12-04 General Electric Company Integrated sensor arrays and method for making and using such arrays
CN101809739B (zh) 2007-07-27 2014-08-20 泰塞拉公司 具有后应用的衬垫延长部分的重构晶片堆封装
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US8043895B2 (en) * 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
DE102007044685B3 (de) * 2007-09-19 2009-04-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Elektronisches System und Verfahren zur Herstellung eines dreidimensionalen elektronischen Systems
CN102067310B (zh) * 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US8889548B2 (en) 2008-09-30 2014-11-18 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US7936052B2 (en) * 2008-09-30 2011-05-03 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US8063469B2 (en) * 2008-09-30 2011-11-22 Infineon Technologies Ag On-chip radio frequency shield with interconnect metallization
US7948064B2 (en) * 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
US8178953B2 (en) * 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
FR2963162B1 (fr) * 2010-07-26 2012-11-16 Soitec Silicon On Insulator Procedes de collage de structure semi-conductrice temporaire et structures semi-conductrices collees correspondantes
CN102403222B (zh) * 2010-09-09 2013-09-11 上海华虹Nec电子有限公司 锗硅异质结双极晶体管的制造方法
US8440544B2 (en) 2010-10-06 2013-05-14 International Business Machines Corporation CMOS structure and method of manufacture
US9748106B2 (en) * 2016-01-21 2017-08-29 Micron Technology, Inc. Method for fabricating semiconductor package
DE102019211468A1 (de) 2019-07-31 2021-02-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vertikale verbindungshalbleiter-struktur und verfahren zum herstellen derselbigen

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1981624U (de) 1967-04-25 1968-03-21 Paul Deus Schmuckstein mit kuenstlich erzeugtem strahleneffekt.
DE1981323U (de) 1967-08-16 1968-03-21 Goetzewerke Rotationskolben-brennkraftmaschine mit dichtungsvorrichtung.
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JPS63156348A (ja) 1986-12-19 1988-06-29 Fujitsu Ltd 半導体装置
US5202754A (en) 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
DE4314913C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kontaktstrukturierung für vertikale Kontaktierung mit weiteren Halbleiterbauelementen
DE4314907C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5627106A (en) 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
DE4430812C1 (de) 1994-08-30 1995-09-07 Fraunhofer Ges Forschung Verfahren zum Herstellen eines ionensensitiven Feldeffekttransistors mit Rückseitenkontakt
DE4433846C2 (de) 1994-09-22 1999-06-02 Fraunhofer Ges Forschung Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
EP0926726A1 (en) 1997-12-16 1999-06-30 STMicroelectronics S.r.l. Fabrication process and electronic device having front-back through contacts for bonding onto boards
DE19813239C1 (de) 1998-03-26 1999-12-23 Fraunhofer Ges Forschung Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
US6187652B1 (en) * 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate

Also Published As

Publication number Publication date
EP1171912A1 (de) 2002-01-16
JP3895595B2 (ja) 2007-03-22
WO2000074134A1 (de) 2000-12-07
US6548391B1 (en) 2003-04-15
ATE250806T1 (de) 2003-10-15
EP1171912B1 (de) 2003-09-24

Similar Documents

Publication Publication Date Title
JP2003501804A (ja) 背面接触により電気コンポーネントを垂直に集積する方法
US5902118A (en) Method for production of a three-dimensional circuit arrangement
US5380681A (en) Three-dimensional multichip package and methods of fabricating
US6737297B2 (en) Process for making fine pitch connections between devices and structure made by the process
KR100527232B1 (ko) 반도체 구조물의 제조 방법
JP3245006B2 (ja) モノリシック電子モジュールの製造方法とその製造を容易にするためのワークピース
JP3283029B2 (ja) 基板上に取り付けるためのチップの精密位置合せ方法
US8034713B2 (en) Method for stacking and interconnecting integrated circuits
TWI229890B (en) Semiconductor device and method of manufacturing same
US8030208B2 (en) Bonding method for through-silicon-via based 3D wafer stacking
US8383460B1 (en) Method for fabricating through substrate vias in semiconductor substrate
JPH08510360A (ja) 垂直方向接触接続部付き半導体素子のための製造方法
JP2019515511A (ja) ３ｄ集積デバイスにおける相互接続のためのバリア層
EP0593666A1 (en) Fabricating electronic circuitry unit containing stacked ic layers having lead rerouting
JPH08213548A (ja) ３次元集積回路の製造方法
WO2009146588A1 (en) Bonding method for through-silicon-via based 3d wafer stacking
JP2002100727A (ja) 半導体装置および電子装置
WO2024021356A1 (zh) 高深宽比tsv电联通结构及其制造方法
US20240128208A1 (en) Semiconductor package and semiconductor package assembly with edge side interconnection and method of forming the same
JPS6320855A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A529

Effective date: 20011126

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20011126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20011204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051122

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060214

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060613

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060901

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061214

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3895595

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091222

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101222

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111222

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121222

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131222

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term