KR970000650B1 - 멀티레벨 상호 접속라인처리 및 전이 방법 - Google Patents

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Abstract

내용 없음.

Description

멀티레벨 상호 접속라인처리 및 전이 방법
제1도는 상호 접속라인처리 이전의 멀티칩 모듈의 확대 평면도.
제2도 내지 제15도는 다양한 처리단계동안의 멀티칩 모듈의 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 모듈 11 : 기판
12 : 다이 14 : 실리콘 웨이퍼
15 : 제 1 접착된 표면 16 : 열산화물층
17 : 제 2 표면 18 : 제 1 폴리이미드층
19 : 전기 접촉부 20 : 제 1 금속층
22 : 제 1 포토레지스트층 24 : 제 2 폴리이미드층
26 : 개구부 28 : 제 2 금속층
30 : 제 2 포토레지스트층 32 : 최종 폴리이미드층
34 : 전이체 36 : 접착층
42 : 접합부 46 : 질화붕소층
본 발명은 일반적으로 멀티레벨 상호 접속전달처리에 관한 것이다. 일반적으로 멀티칩 모듈과 이와 유사한 장치의 제조에 있어서, 가능하면 단락(short)과 개방(open)의 수를 줄이는 것이 바람직하다. 상호 접속라인에 있어서, 단락과 개방의 수를 줄일 때, 매우 높은 산출고를 얻을 수 있게 된다. 본 발명은 멀티칩 모듈과 그와 유사한 것에 사용된다. 상기 형태의 전형적인 모듈은 1986년 12월 16일에 허여된 고밀도 IC 모듈 어셈블리란 제목으로 미합중국 특허 제4,630,096호에 기술되어 있다. 그러나 본 발명은 다른 형태의 멀티칩 모듈에 따라서 사용될 수 있음을 이해해야 한다. 종래의 기술에 있어서, 일반적으로 상호 접속라인은 멀티칩 모듈상에서 직접 처리되었다. 모듈 표면위에 평탄성의 결여 및 다른 부족한 환경으로 인하여 많은 단락과 개방이 발생하고, 이에 의해 얻을 수 있는 산출고를 감소시킨다.
부가적으로 전체적인 모듈은 높은 온도에서 극도로 많은 수의 처리단계를 거치게 된다. 본 발명은 이들 및 다른 처리단계를 더이상 필요하지 않으므로 파손될 기회가 줄어든다.
본 발명은 멀티레벨 상호 접속라인이 멀티칩 모듈로부터 분리처리되고, 처리완성후 멀티칩 모듈과 결합되게 하는 멀티칩 모듈과 그와 유사한 것에 사용하기 위한 멀티레벨 상호 접속전이처리에 관한 것이다. 상기 멀티레벨 상호 접속라인은 가공되지 않은 실리콘 웨이퍼상에 처리된다. 상기 웨이퍼는 평면이므로 상호 접속라인이 최소의 개방으로 처리되는 것을 가능케하고, 이에 의해 높은 산출고가 얻어지도록 한다.
본 발명의 한 실시예는 실리콘 웨이퍼의 연마된 표면상에 성장되는 산화물층을 포함한다. 이 산화물층위에 폴리이미드층이 형성된다. 이후에 소정의 상호 접속라인 구성을 구별하기 위해 팬턴되는 금속층이 증착된다. 다음에 선행하는 금속층까지 아래로 확장되는 개구부를 포함하는 다른 폴리이미드층이 형성된다. 이후에, 역시 패턴되는 다른 금속층이 증착된다. 이들 단계는 소정의 멀티레벨 구성을 위해 수차례 반복될 수 있다. 최종 폴리이미드층은 마지막 금속층이 증착되고, 패턴된 후에 형성된다. 그후 멀티레벨 상호 접속라인은 산화물층을 에칭하여 제거함으로써 실리콘 웨이퍼로부터 분리된다. 그 다음 멀티레벨 상호 접속라인은 사전에 결정된 방법에 따라 멀티칩 모듈에 배열되고 접착된다. 상기 절차후, 개구부는 멀티레벨 상호 접속라인으로부터 다수의 멀티칩 모듈의 다이(Die)까지 에칭된다. 그 다음 이들 개구부는 금속화되고 패턴되어 다수의 멀티칩 모듈의 다이와 멀티레벨 상호 접속라인 사이의 연결을 가능케한다.
본 발명의 목적은 멀티칩 모듈로부터 분리되어 멀티레벨 상호 접속라인을 처리하기 위한 새롭고 개성된 방법을 제공하는 것이다.
본 발명의 다른 목적은 이후에 멀티칩 모듈로 전이될 수 있는 멀티레벨 상호 접속라인을 처리하기 위한 새롭고 개선된 방법을 제공하는 것이다.
본 발명의 다른 목적은 다수의 고온 처리를 거치지 않게 하는 멀티레벨 상호 접속라인을 처리하기 위한 새롭고 개선된 방법을 제공하는 것이다.
본 발명의 다른 목적은 보다 적은 수의 처리단계를 사용하여 제조될 수 있게 하여 파손의 기회를 줄이는 멀티레벨 상호 접속라인을 처리하기 위한 새롭고 개선된 방법을 제공하는 것이다.
본 발명의 다른 목적은 발생하는 단락과 개방의 수를 감소시키는 멀티레벨 상호 접속라인을 처리하기 위한 새롭고 개선된 방법을 제공하는 것이다.
본 발명의 다른 목적은 멀티칩 모듈의 더 높은 산출량을 가능케하는 멀티레벨 상호 접속라인을 처리하기 위한 새롭고 개선된 방법을 제공하는 것이다.
본 발명의 다른 목적은 모듈을 조립하기 전에 시험을 가능케하는 멀티레벨 상호 접속라인을 처리하기 위한 새롭고 개선된 방법을 제공하는 것이다.
본 발명의 상기 목적 및 다른 목적은, 당업자에 있어서 첨부한 명세서, 청구범위 및 도면을 고려함으로써 명백해질 것이다.
도면을 참조하여, 유사한 문자는 도면에서 유사한 부분을 나타낸다.
제1도를 참조하면, 모듈(10)의 확대 평면도가 도시되어 있다. 모듈(10)은 공통적으로 실리콘 웨이퍼인 기판(11)을 포함한다. 모듈(10)은 임의의 편리한 방법에 의해서 기판(11)에 내장되어 있는 다수의 다이(12)를 더 포함한다. 다수의 다이(12)위에는 다수의 전기적 접촉부(19)가 더 포함된다.
특히, 제2도 내지 제15도를 참조하면, 다양한 처리단계 중, 멀티칩 모듈의 다양한 부분의 확대 단면도가 도시되었다. 처음에, 가공되지 않은 실리콘 웨이퍼(14)가 제공된다. 실리콘 웨이퍼(14)는 제1연마된 표면(15)가 제2표면(17)을 포함한다. 열산화물층(16)은 실리콘 웨이퍼(14)의 제1연마된 표면(15)위에 성장된다. 산화물층(16)은 분리층으로 작용하고, 다른 재료로도 구성될 수 있는 것을 이해해야 한다. 그 위에 제1폴리이미드층(18)이 산화물층(16)위에 형성된다. 폴리이미드층이 여기에서 설명되는 실시예에서 사용되었지만, 다른 폴리머(중합체)도 이들 장소에 사용될 수 있다. 부가적으로 패턴된 모든 폴리이미드층은 감광성 또는 비감광성이 될 수 있다. 제1폴리이미드층(18)의 형성에 뒤이어, 제1금속층(20)이 증착된다. 부가적으로 다른 도전성 재료도 금속 대신에 사용될 수 있다. 제1금속층(20)은 해당 분야에 있어서, 공지된 스퍼터링, 진공증착 또는 다른 표준 금속증착 기술에 의해서 증착될 수 있다. 일반적으로 사용되나 금속은 알루미늄, 구리, 은 및 금이다. 제1금속층(20)의 증착후, 제1포토레지스터층(22)은 상기 제1금속층위에 패턴된다. 제1금속층(20)은 에칭 마스크로써 제1포토레지스터층(22)을 사용하여 에칭된다. 일단 제1금속층(20)이 에칭되면, 제1포토레지스트층(22)은 제거된다. 포토레지스터가 본 실시예에 사용되었지만, 다른 레지스터층도 사용될 수 있다.
제1포토레지스터층(22)의 제거에 따라서, 제2폴리이미드층(24)이 형성된다(제4도 참조). 제2폴리이미드층(24)은 선행 금속층(20)까지 확장되는 개구부(26)를 포함한다. 개구부(26)는 형성에 따라 제2폴리이미드층(24)내에서 에칭된다. 만약 비감광성 폴리이미드가 사용되면, 개구부(26)는 습식 또는 건식 에칭 방법을 사용하여 형성될 수 있다. 개구부(26)가 에칭된 후 제2금속층(28)이 증착된다. 또, 제2금속층(28)은 제1금속층(20)과 동일한 방법으로 증착될 수 있다. 그러면 제2금속층(28)은 그 위에 패턴되는 제2포토레지스트층(30)을 갖는다. 그 후 제2금속층(28)은 에칭 마스크로써 제2포토레지스트층(30)을 이용하여 에칭된다. 제2금속층(28)의 증착은 금속으로 채워진 개구부를 야기하고, 이에 의해 제1금속층(20)과 제2금속층(28)을 접속시킨다. 상호 접속라인의 많은 상이한 레벨이 상기의 단계를 반복함으로써 처리될 수 있음을 이해해야 한다. 일단 최종 금속층이 증착되고 에칭되면, 최종 폴리이미드층(32)은 최종 금속층위에 형성된다(제5도 참조).
일단 멀티레벨 상호 접속라인 처리가 완성되면, 그들은 실리콘 웨이퍼(14)로부터 분리된다. 분리되면, 멀티레벨 상호 접속라인 전이체(Transfer)(34)가 형성된다. 실리콘 웨이퍼(14)로부터 전이체(14)를 분리하기 위하여, 상화물층(16)이 에칭된다. 이 에칭을 일으키기 위해서는, 금속이 산화물층(16)과 실리콘 웨이퍼(14)의 가장자리에는 존재하지 않아야 하는 것이 중요하다. 이것은 부식액이 산화물층(16)에 도달하는 것을 예방한다. 산화층(16)은 바깥쪽에서 안쪽으로 에칭된다. 이 실시예에 있어서, 특수한 부식액이 사용된다. 상기 부식액은 75부의 염산, 50부의 불화수소산, 125부의 질산, 및 305부의 증류수로 이루어진다. 그러나 다른 부식액도 사용될 수 있다는 것을 이해해야 한다.
일단 전이체(34)가 실리콘 웨이퍼로부터 분리되면, 이것을 모듈(10)에 소정의 관계가 되게 배열시켜 전이체(34)의 다양한 멀티레벨 상호 접속라인이 다수의 다이(12)의 특정 부분에 대응하게 한다. 또한 상기 배열이 모양을 갖추면, 전이체(34)는 접착층(36)에 의해서 모듈(10)에 접착된다(제7도 참조). 본 실시예에 있어서, 접착층(36)은 폴리이미드 접착물이지만, 각종 다른 접착물이 본 처리에서 실행될 수 있음을 이해해야 한다. 또한 전이체(34)는 모듈에 배열되고 접착되면, 다수의 개구부(38)는 에칭된다(제8도 참조). 개구부(38)는 전이체(34)의 멀티레벨 상호 접속라인과 모듈(10)의 다수의 다이(12)의 지정된 전기접촉부(19)까지 확장된다. 일단 개구부(38)가 에칭되면, 이들은 금속(40)으로 금속화 및 패턴되고, 이는 전이체(34)의 멀티레벨 상호 접속라인과 모듈(10)의 다수의 다이(12) 사이의 접속(42)(제9도 참조)이 만들어질 수 있게 한다.
본 발명의 또 다른 실시예는 실리콘 웨이퍼(14)로부터 전이체(34)를 분리하는 동안, 산화물층(16)이 오직 부분적으로 에칭되는 점에서 앞의 실시예와 다르다(제10도 참조). 본 실시예에 있어서, 산화물층(16)의 부분적 에칭후, 안정화링(44)은 전이체(34)와 접합된다. 안정화링(44)의 접합후에, 산화물층(16)의 잔여분이 에칭되고, 이에 의해 실리콘 웨이퍼(14)로부터 전이체(34)를 완전히 분리하는 것이 가능하다. 그 다음 안정화링(44)를 포함하는 전이체(34)는 앞서 논의된 바와 같은 방법으로 모듈(10)에 배열되고 접착된다. 이 배열과 접착에 뒤이어, 안정화링(44)이 제거되고, 앞서 논의된 것과 같은 처리를 행한다.
안정화링(44)은 두꺼운 종이(Card board), 금속, 프라스틱, 세라믹 또는 파이렉스와 같은 많은 재료로 만들어질 수 있다. 안정화링(44)의 목적은 실리콘 웨이퍼(14)로부터 제거되어 모듈(14)에 접착되기 전에, 전이체(34)의 수축을 방지하기 위한 것이다. 첨가로 안정화링(44)은 전이체(34)를 다루기 쉽게 해준다.
본 발명의 다른 실시예는 제11도 내지 제15도에 도시되었다. 실리콘 웨이퍼(14)가 제공된 후, 질화 붕소층(46)이 실리콘 웨이퍼(14)의 연마된 제1표면(15)위에 증착된다. 그 다음, 안정화링(44)이 실리콘 웨이퍼(14)의 제2표면(17)위에 접착된다. 또, 안정화링은 두꺼운 종이, 금속, 프라스틱, 세라믹, 또는 파이렉스와 같은 재료로 구성될 수 있다. 안정화링(44)의 접착과 질화붕소(46)의 증착에 뒤이어, 실리콘 웨이퍼(14)의 노출된 영역은 에칭되어 제거된다. 상기 처리의 이점에 있어서, 당업계에서 공지된 엑스레이 기술이 이용된다. 에칭된 후에 멀티레벨 상호 접속라인 전이체(34)의 처리는 앞서 논의된 것과 같은 방법으로 질화붕소층(46)위에 행하여진다. 그런데 전이체(34)는 앞서 언급한 바와 같이 접착층(36)을 이용하여 모듈(10)에 배열 및 접착된다. 이 배열 및 접착에 뒤이어, 개구부(38)는 앞서 논의된 바와 같은 방법으로 에칭, 금속화 및 패턴된다(제8도 및 제9도 참조).
따라서, 본 발명에 따라 상기 설명된 목적과 장점에 부합하는 멀티칩 모듈에 사용되기 위한 멀티레벨 상호 접속 전이체의 처리에 대한 개선된 방법이 제공되는 것은 명백하다. 따라서 본 발명의 특정 실시예가 도시되고 설명되었지만, 당업자에 있어서, 추가의 수정안과 개선안이 일어날 수 있다. 그러므로 본 발명은 도시된 특정 형태에 국한된 것이 아니고, 본 발명의 정신과 범주로부터 벗어나지 않는 모든 수정안을 첨부된 특허청구 범위로 보호하려함을 이해해야 한다.

Claims (3)

  1. 모듈내에 내장된 다수의 전기적 접촉부를 가진 모듈에 사용하기 위한 멀티레벨 상호 접속라인처리 및 전이방법에 있어서, 기판(14)을 제공하는 단계와, 상기 기판(14)상에 분리층(16)을 형성하는 단계와, 상기 분리층(16)상에 멀티레벨 상호 접속라인(34)을 형성하는 단계와, 상기 기판(14)상에 분리층(16)의 일부분을 에칭하여 제거함으로써 상기 기판(14)과 상기 멀티레벨 상호 접속라인(34)을 적어도 부분적으로 분리하는 단계와, 상기 멀티레벨 상호 접속라인(43)과 다수의 전기적 접촉부(19)를 갖는 모듈(10)을 접착시키는 단계와, 상기 멀티레벨 상호 접속라인(34)과 상기 모듈(10)의 상기 다수의 전기적 접촉부(19)를 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 멀티레벨 상호 접속라인처리 및 전이 방법.
  2. 제1항에 있어서, 상기 멀티레벨 상호 접속라인(34)이 부분적으로 상기 기판(14)으로부터 분리한 후 상기 멀티레벨 상호 접속라인(34)에 안정화 수단(44)을 접착시키는 단계와, 상기 기판(14)으로부터 상기 멀티레벨 상호 접속라인(34)을 완전히 분리시키기 위해 상기 분리층(16)을 추가로 에칭시키는 단계와, 상기 안정화 수단(44)을 제거시키는 단계를 더 포함하는 것을 특징으로 하는 멀티레벨 상호 접속라인처리 및 전이방법.
  3. 제1항에 있어서, 멀티레벨 상호 접속라인 형성단계는, 상기 분리층(16)위에 제1폴리머층(18)을 형성하는 단계와, 상기 제1폴리머층(18)위에 제1도체층(20)을 형성하는 단계와, 상기 제1도체층(20)위에 제1래지스터층(22)을 패턴하는 단계와, 상기 제1레지스터층(22)을 에칭 마스크로 사용하여 상기 제1도체층(20)을 에칭하는 단계와, 상기 제1레지스터층(22)을 제거하는 단계와, 상기 제1도체층(20)위에, 상기 제1도체층(20)까지 확장되는 개구부를 갖는 제2폴리머층(24)을 형성하는 단계와, 상기 제2폴리머층(24)위에 제2도체층(28)을 형성하는 단계와, 상기 제2도체층(28)위에 제2레지스터층(30)을 패턴하는 단계와, 상기 제2레지스터층(30)을 에칭 마스크로 사용하여 상기 제2도체층(28)을 에칭시키는 단계와, 상기 제2레지스터층(28)을 제거시키는 단계와, 제3의 폴리머층(32)을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티레벨 상호 접속라인처리 및 전이 방법
KR1019880008170A 1987-07-24 1988-07-01 멀티레벨 상호 접속라인처리 및 전이 방법 KR970000650B1 (ko)

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