DE3854588T2 - Verfahren und Vorrichtung für ein, mit sehr rasch digital arbeitendem, phasengesteurtem Array ausgestattetes, kohärentes Abbildungssystem. - Google Patents

Description

Hintergrund der Erfindung
• Die vorliegende Erfindung betrifft kohärente Bildgebungssysteme unter Verwendung von Schwingungsenergie wie z.B. von Ultraschall- oder elektromagnetischen Wellen, und insbesondere ein neues Verfahren und eine neue Einrichtung zum digitalen Ausbilden eines Bündels durch verzögertes Abtasten bzw. Sampeln und durch eine digitale Basisband- Demodulation. Unser Verfahren verwendet einen ungleichmäßigen Takt, um empfangene Wellen entweder in nur einem einzigen sehr schnellen Analog/Digital-Umwandler (ADC) oder in mehreren, K, langsameren ADC's zu erfassen, wobei nach der Erfassung durch den ADC das digitale Signal einer digitalen Basisband-Demodulation in einem zweistufigen Demodulator unterzogen wird, welchem FIR- Filter und Dezimatoren folgen, um Basisbandsignale mit einer wesentlich niedrigeren Rate als der äquivalenten ADC- Taktrate zu erzeugen.
• Ein Verfahren und eine Vorrichtung für eine vollständig digitale Bündelausbildung in einem kohärenten Bildgebungssystem mit einem phasengesteuerten Array, wie z.B. bei einem medizinischen Ultraschall-Bildgebungssystem und dergleichen ist in der gleichzeitig anhängigen Anmeldung Ser. Nr. 944,482 beschrieben und beansprucht, welche am 19. Dezember 1966 eingereicht wurde (und der Deutschen Patentanmeldung P 37 42 550.1 entspricht) und hiermit durch Bezugnahme in ihrer Gesamtheit in die vorliegende Offenbarung eingeschlossen wird. Das Bildgebungssystem verwendet einen Sectorscanner mit einem phasengesteuerter Array (PASS-phased array sector scanner), um rasch und genau ein ausgebildetes Schwingungsenergiebündel zu durchfahren. Die gewünschte Bündelzielgenauigkeit wird durch das Einhalten eines Satzes von genauen Phasenbeziehungen erzielt, welche in Wirklichkeit ein Satz von Zeitverzögerungen zwischen den verschiedenen, N, Wandlerelementen des PASS-Arrays sind. Durch Entkoppeln der erforderlichen Phasengenauigkeit und der Zeitverzögerungsgenauigkeit voneinander, können die Signale mit großer Genauigkeit kohärent summiert werden. Um jedoch sowohl die Amplitudenauflösung als auch die Zeitauflösung, die für eine geeignete Bündelausbildung erforderlich sind, zu erhalten, muß der (für die jederzeitige Umwandlung des analogen Signals aus jedem Kanalwandler in ein digitales Datenwort für die Verarbeitung eingesetzte) Analog/Digital- Umwandler Umwandlungen mit einer Abtastfrequenz ausführen, die mindesten die zweifache und üblicherweise die vierfache maximale Betriebsfrequenz des Bildgebers ist. Dieses erfordert den Einsatz eines 8-Bit 40 MHz ADC's für jeden der N- Kanäle (wobei N in der Größenordnung von 64 liegt) eines medizinischen Ultraschallscanners, was von der erforderlichen Chipfläche für eine integrierte Schaltung, auch unter Nutzung einer VLSI-Implementation, sowie von den Kosten her nicht machbar ist. Zusätzlich erfordert der Betrieb bei einer derart hohen Abtastrate, daß eine relativ große Menge sehr schnellen Speichers mit wahlfreiem Zugriff (RAM-Speicher) gebraucht wird, um Daten so zu speichern, daß eine realistische Menge einer winkelsteuernden Zeitverzögerung in jedem der N Kanäle erzeugt werden kann, bevor die kohärente Summierung über diese N Kanäle des Arrays erfolgt. Wenn beispielsweise eine Gesamtverzögerung von 10 Mikrosekunden vor der kohärenten Summierung erzielt werden muß, müssen einem mit 40 MHz abtastendem ADC mindestens 400 Worte eines sehr schnellen RAM's für die erforderliche Datenverzögerung in jedem der N Kanäle folgen. Es ist sehr erwünscht, auch die Betriebsgeschwindigkeit und die erforderliche Tiefe des Zeitverzögerungs-RAM-Speichers der Kanäle zu reduzieren. Ferner offenbaren J.H. Kim et al. in ULTRASONIC IMAGING; Vol. 9, Nr. 2, April 1987, Seiten 75 bis 91, Academic Press Inc., USA, eine Kombination der Abtast- und Detektionsvorgänge zum Reduzieren der Abtastrate des empfangenen Signals.
• Es ist eine Aufgabe der Erfindung gemäß Definition in dem Verfahrensanspruch 1 und dem Einrichtungsanspruch 9, eine Reduzierung der Abtastrate ohne die Einführung von Fehlern bereitzustellen.
Kurzzusammenfassung der Erfindung
• Erfindungsgemäß umfaßt ein Verfahren zum Erzeugen eines Stroms digitaler Datenworte, wovon jedes die Amplitude eines analogen Signals an einer anderen Probe von mehreren, F, Proben in jeder Sekunde und mit im wesentlichen gleichabständigen Zeitintervallen T dazwischen darstellt: das Abtasten eines analogen Eingangssignals und Umwandlen der Amplitude des analogen Eingangssignals in einem ADC in ein digitales Datenwort als Antwort auf den Empfang eines Abtast-Strobe-Signals mit einer Wandlungsrate F; dann das Demodulieren des digitalen Ausgangssignals des ADC's in ein Basisband unter Verwendung einer digitalen Demodulatoreinrichtung, einer FIR-Tiefpaßfiltereinrichtung und einer Dezimatoreinrichtung. Das Ausgangssignal des Dezimators wird mit einer Rate F' (welche gegenüber der ADC-Abtastrate stark reduziert ist) in einen Speicher für einen Kanalzeitverzögerung tdj getaktet, die für die Bündelausbildung erforderlich ist. Durch die Reduzierung der Abtastrate ergibt dieses digitale Basisbandsystem kleinere Speicher für die Erzeugung der erforderlichen Zeitverzögerungen im Vergleich zu einem äquivalenten System, welches die direkten Ausgangssignale der ADC's für die Bündelausbildung verwendet. Zusätzlich vergrößert der Basisband-Demodulator den Dynamikbereich des digitalen Systemsetwa um den Faktor C, wobei C (dB) = 10 log10 (2F/F') ist. Demzufolge kann die Bitdichte in der ADC-Einrichtung um einen Faktor D reduziert werden, wobei D (Bits) = ½(log2 (2F/F')) ist, im Vergleich zu der ADC-Einrichtung in einem System, welches die direkten Ausgangssignale der ADC-Einrichtung für die Bündelausbildung verwendet.
• Erfindungsgemäß wird unser neues Verfahren von einer Einrichtung mit Einrichtungen zum Abtasten, Demodulieren, Tiefpaßfiltern, Dezimieren und Zeitverzögern für das digitale Ausbilden des Bündels ausgeführt. Die Abtasteinrichtung arbeitet immer so, daß sie ein analoges Eingangssignal in ein digitales Wort als Reaktion auf einen mit F Abtastungen pro Sekunde arbeitenden Abtasttakt umwandelt, wobei die Umwandlungsrichtung entweder nur einen mit F Abtastungen pro Sekunde arbeitenden Umwandler oder mehrere, K, Umwandler, die jeweils mit F/K Abtastungen pro Sekunde arbeiten, aufweisen kann. Wenn mehrere, K, Umwandler verwendet werden, nutzt die Abtasteinrichtung auch: eine Einrichtung, um das analoge Eingangssignal gleichzeitig an alle Umwandler zu koppeln; eine Einrichtung zum Stroben bzw. Aktivieren jedes Umwandlers mit einem Abtasttakt, der um ein ganzzahliges Vielfaches des Haupttaktes verschoben werden kann; und eine Einrichtung zum Verschachteln digitaler Worte, um einen Strom digitaler Worte mit der Haupttaktrate von F Abtastungen pro Sekunde zu erzeugen. Das heißt, mehrere, K, ADC's, welche jeweils mit einer Abtastrate von F/K arbeiten, können dafür verwendet werden, das Signal mit einer äquivalenten Rate von F Abtastungen pro Sekunden abzutasten, wenn das analoge Signal gleichzeitig mit den analogen Eingängen aller K Umwandlereinrichtungen verbunden ist. Zusätzlich sind Einrichtungen vorgesehen, um den Abtasttakt zu jedem ADC um ein Zeitintervall gleich einem ganzzahligen Vielfachen des Hauptabtasttaktes (d.h. t = nT = n/F) zu verschieben. Wie es in der gemeinsam übertragenen gleichzeitig anhängigen Anmeldung Ser. Nr. 944,483 im Detail ausgeführt ist, welche durch Bezugnahme in ihrer Gesamtheit eingeschlossen wird, kann der mit F Abtastungen pro Sekunde arbeitende Hauptabtasttakt von einem Hauptsynchronisationsimpuls aus um ein Intervall Δt mit einer Zeitungenauigkeit verzögert werden, welche im Vergleich zu der Periode T des Taktes klein ist (d.h. Δt « T). Dieses ungleichmäßige Abtastverfahren erzeugt Zeitverzögerungen mit der Genauigkeit eines Zeitintervalls, welches wesentlich feiner als die Abtasttaktperiode T ist. Demzufolge muß eine Ausführungsform der vorliegenden Erfindung, welche mehrere ADC's verwendet, diese Zeitverzögerungsgenauigkeit erhalten, während sie niederfrequente Abtasttakte mit geeigneter Phasenlage an die mehreren, K, ADC-Einrichtungen liefert. Hinter der Abtasteinrichtung wird das digitale Wort verarbeitet durch: eine Einrichtung zum digitalen Demodulieren des Datenstroms in das Basisband; eine Einrichtung zum digitalen Tiefpaßfiltern des Ausgangssignals des Demodulators, um alle unerwünschten Seitenbänder zu unterdrücken; eine Einrichtung zum Dezimieren des Ausgangssignals des Tiefpaßfilters, um gleichphasige I- und querphasige Q-Datensignale mit einer Abtastrate F zu erzeugen, die wesentlich geringer als die Hauptabtastrate mit F Abtastungen pro Sekunde ist; und durch eine Speichereinrichung zum Erzeugen der Zeitverzögerungen.
• In einer zur Zeit bevorzugten Ausführungsform unseres neuen Verfahrens und Einrichtung weist jeder von N = 64 Kanälen einen ähnlichen Eingangsabschnitt mit jeweils einem Paar ADC-Einrichtungen, einer digitalen Kombinator- und Demodulator-, einer Tiefpaßfilter-, Dezimator- und Verzögerungseinrichtung auf. Die verschiedenen Einrichtungen können zusammen mit einer Kanal- Logikeinrichtung für jeden Kanal, und einer Hauptlogikeinrichtung zum Steuern des gesamten Eingangsabschnittes in eine monolithische Halbleiterschaltung integriert werden, falls diese gewünscht wird.
• Die vorstehende Erfindung wird mit besonderer Betonung einer Energieform, z.B. mechanischer Ultraschallschwingungen, in einer zur Zeit bevorzugten Ausführungsform beschrieben, wobei es jedoch selbstverständlich sein sollte, daß diese Energieform nur exemplarisch ist und keine Einschränkung darstellt. Demzufolge stellen das Verfahren und die Einrichtung der vorliegenden Erfindung eine Abtastung eines empfangenen Schwingungsenergiebündels, welches von einer ausgewählten Stelle empfangen wird, auf welche das Strahlbündel (bezogen auf die Ebene des Wandlerarrays gerichtet und fokussiert war), von dem Teil der Bündelnergie an jedem Wandler des Arrays durch mindestens einen Analog/Digital-Umwandler, und anschließende digitale Kombination, Demodulation, Tiefpaßfilterung, Dezimierung, Zeitverzögerung und Summierung bereit, um eine digitale Basisbanddarstellung des davon empfangenen Bündels zu erzeugen.
• Diese und weitere Aufgaben der vorliegenden Erfindung werden den Fachmann auf diesem Gebiet nach dem Lesen der nachstehenden detaillierten Beschreibung der Erfindung, wenn sie in Verbindung mit den beigefügten Zeichnungen betrachtet wird, deutlich werden.
Kurzbeschreibung der Zeichnungen
• Fig. 1 ist ein schematisches Blockdiagramm des Eingangsab schnittes eines PASS-(Ultraschall)-Schwingungsenergie- Bildgebungssystems gemäß den Prinzipien der vorliegenden Erfindung;
• Fig. 2 ist ein schematisches Blockdiagramm einer digitalen Kombinator- und Demodulatoreinrichtung, die in jedem Kanal des System von Fig. 1 verwendet werden;
• Fig. 2a und 2b sind zeitlich koordinierte Wellenformen, die einen Teil der Betriebsweise des Demodulators von Fig. 2 darstellen; und
• Fig. 3 ist ein schematisches Blockdiagramm eines digitalen Tiefpaßfilters für die Verwendung in dem System von Fig. 1.
Detaillierte Beschreibung der Erfindung
• Gemäß einem ersten Bezug auf Fig. 1 besteht in einem Sektorscan-Schwingungsenergie- (Ultraschall)- Bildgebungssystem 10 mit phasengesteuerter Array (PASS- System) ein eingangsseitiges Wandlerarray 11 aus mehreren, N, einzelnen Wandlern 11A bis 11N, die jeweils in einem Sendezustand so arbeiten, daß sie elektrische Energie eines Funkfrequenzsignals in eine gewünschte (z.B. ultraschallmechanische) Form einer Schwingungsenergie umwandeln, und dann in einem Empfangszustand reflektierte (ultraschall- mechanische) Schwingungen in ein analoges elektrisches HF- Empfangsignal in einer im Fachgebiet bekannten Weise umwandeln. Andere Energieformen, wie z.B. elektromagnetische (Licht-, Strahlungsenergie usw.) und dergleichen können in gleicher Weise verwendet werden. Das Array wird für die Abbildung einer Raumstelle 12 verwendet, welche sich in einem Entfernungsabstand R entlang einer Linie 12a bei einem bestimmten Winkel Θ bezogen auf eine Linie 11a senkrecht zu der Ebene des Arrays 11 befindet.
• Das von dem Punkt 12 reflektierte (Ultraschall)- Schwingungssignal weist eine Wellenfront auf, welche die Ebene des Arrays 11 in einem Winkel Θ erreicht; dabei erzeugt das empfangene (Ultraschall)-Schwingungssignal an jedem einzelnen Wandler, wie z.B. dem j-ten Wandler 11J (wobei J eine der Ganzzahlen von 1 bis N ist), ein analoges elektrisches Signal, welches an dem Eingang 14Ja des j-ten Kanalabschnittes 14J des Systems zur Verfügung gestellt wird. Innerhalb jedes der N im wesentlichen identischen Kanalabschnitte 14 befindet sich eine Sende/Empfangs-(T/R)- Umschalteinrichtung 16, welche im Sendezustand ein HF- Sendeenergie-Impulssignal TXP an einem Kanalsendeeingang 14Jb an den Kanalwandleranschluß 14Ja für die HF-Erregung des Wandlers schaltet. Im Empfangszustand verbindet die T/R-Umschalteinrichtung 16 den Wandleranschluß 14Ja mit einer Zeit-Verstärkungs-gesteuerten Verstärkereinrichtung 18 (TGC) mit einer Verstärkung, die auf die Amplitude eines TGC-Steuersignals VTGC reagiert, das nach einer Fachgebiet gut bekannten Weise abgeleitet wird.
• Gemäß einem Prinzip der vorliegenden Erfindung wird das von jedem Wandler empfangene Signal (falls es gewünscht wird, nach einer TGC-Verstärkung) in dem Eingangsabschnitt für diesen Kanal J parallel an den analogen Eingangjeder von einen Paar Analog/Digital-Umwandler-Einrichtungen 20 angelegt. Mehrere, K, ADC's, die jeweils mit einer Frequenz F/K arbeiten, können ebenfalls verwendet werden. Jede der schnellen ADC-Einrichtungen 20 tastet dann diese Amplitude eines analogen Signals an seinem analogen Eingang 20-a ab und hält sie fest, wenn ein Abtastsignal an einem Abtasteingang 20-b freigegeben wird, und liefert automatisch ein paralleles Datenwort mit einer Breite von L Bit an einem digitalen 20-c Ausgang dafür. In jeder Kanaleingangseinrichtung 14J empfängt jede von dem Paar der ADC-Einrichtungen 20 ein anderes Strobe-Signal Sj. Das Strobe-Signal S2 für die zweite ADC-Einrichtung 20-2 ist zu dem ersten um ein Zeitintervall (=1/F, wobei F die Hauptabtastrate ist) versetzt. In der dargestellten Ausführungsform wird eine Abtastrate von 40 MHz durch Verschachtelung von Abtastwerten eines Paares von ADC- Einrichtungen mit 20 MHz Abtastrate erreicht, wobei die Verschiebungsinkrementzeit td = 1/F = 1/40 MHz = 25 ns beträgt und diese Verzögerungsverschiebungszeit von 25 ns in einer festen Verzögerungseinrichtung 22 realisiert wird. Daher wird das am eingangsseitigen Eingang 14 Jc empfangene erste Abtast-S1-Signal direkt an den Abtast-S1-Eingang 20- 1b einer ersten ADC-Einrichtung 20-1 geliefert, welche das analoge Signal an ihrem analogen Eingang 20-1a zum Umwandeln in ein digitales Datenwort mit L Bit Breite an ihrem digitalen Ausgang 20-1c empfängt. Der eingegebene Abtast-S1-Signalimpuls wird um td (=25 ns) in der Festverzögerungseinrichtung 22 verzögert und als ein erster verzögerter Abtast-S2-Signalimpuls an den Abtasteingang 20- 2b der zweiten ADC-Einrichtung 20-2, welche auch daselbe analoge Signal an ihrem Eingang 20-2a empfängt, angelegt, um ein zugeordnetes digitales Datenwort mit L Bit Breite an ihrem digitalen Ausgang 20-2c zu erzeugen. Wenn gemäß einem anderen Beispiel ein Satz von N = 4 ADC-Einrichtungen verwendet wird, wovon jeder nur mit etwa 10 MHz umwandeln kann, würden die entsprechenden zweiten, dritten oder vierten Abtastsignale S2, S3 oder S4 nacheinander mit einer Verzögerung von 25, 50 oder 75 ns nach demStrobesignal S1 auftreten. Es sollte selbstverständlich sein, daß ein Haupttaktsignal mit wesentlich höherer Frequenz (z.B. Fm = 200 MHz) verwendet werden kann, um einen Satz Taktsignale mit niedrigerer Frequenz zu erzeugen, die durch Mehrfache eines Zeitinkrements Δt = 1/(2Fm) getrennt sind, die ausreichend klein sind (z.B. Δt = 2,5 ns), um die notwendige Phasengenauigkeit zu erreichen, wie sie in der vorstehend erwähnten gleichzeitig anhängigen Anmeldung beschrieben ist.
• Gemäß einem weiteren Prinzip der vorliegenden Erfindung werden die K unterschiedlichen eingegegeben digitalen Datensignale (welche die digitalisierten Ergebnisse eines ungleichmäßigen Abtastbetriebs an den analogen Kanaleingangssignal durch die K unterschiedlichen ADC- Einrichtungen 20 sind) kombiniert, um nur ein digitales Datensignal zu erzeugen, welches so erscheint, als ob es mit einer äquivalenten Rate von F abgetastet worden wäre (wobei F/K die Abtastrate jedes einzelnen ADC ist; hier ist die scheinbare Rate 40 MHz). Die kombinierten Daten werden dann in ein Paar gleichphasiger und querphasiger Datenströme demoduliert. Die Kombinations- und Demodulationsvorgänge finden in einer digitalen Kombinator- und Demodulator-Einrichtung 24 statt. Das L Bit breite digitale Datenwort aus dem digitalen Ausgangsport 20-1c der ersten ADC-Einrichtung wird an den A-Dateneingang 24a der Kombinatoreinrichtung angelegt. Das L Bit breite digitale Datenwort aus dem digitalen Ausgangsport 20-2c der zweiten ADC-Einrichtung wird an den B-Dateneingang 24b der Kombinatoreinrichtung angelegt. Ein CLK20-Taktsignal (mit der ungleichförmigen Abtastfrequenz von z.B. F/K = 20 MHz) wird an einen C-Takteingang 24c der Demodulatoreinrichtung von einem Eingangsanschluß 14Jd des Eingangsabschnittes geliefert. Ein M Bit breites digitales Datenwort wird an einen Multplexereingang 24d der Demodulatoreinrichtung geliefert; dieses sich zyklisch ändernde Datenwort wird von dem Wandlerarray 11 selbst an jedem Eingang 14Je des Eingangsabschnittes empfangen. Der Inhalt und die Zyklusrate der M Datenbits dieses Multiplexerwortes werden von den Eigenschaften des Wandlerarrays 11, wie z.B. von seiner Betriebsfrequenz und dergleichen, bestimmt. Da sich die Struktureigenschaften der M Datenbits für keines der Wandlerarrays 11 ändern, kann die Speicherung der Datenbits in jeder bekannten nicht-flüchtigen (Nur-Lese) Form eines Speichers akzeptiert werden; in der dargestellten Ausführungsform ist M = 10 Bits. Die Ausgangsgröße der Kommbinator- und digitalen Demodulatoreinrichtung ist ein Paar digitaler Datensignale, d.h. ein gleichphasiges I- Datenwort und ein querphasiges Q-Datenwort mit etwas größerer Datenbreite, z.B. mit einer Breite von (L + 3) Bits, die jeweils an Ausgängen 24e und 24f der Kombinatoreinrichtung erscheinen. Beispielsweise weisen die I- und Q-Ausgangsworte eine Breite von 9 Bits auf, wenn die ADC-Einrichtungen 20 ein Paar von ADC's mit einer Breite von 6 Bits (L = 6) und 20 MHz sind. Die Kombinator- und Demodulatoreinrichtung 24 wird nachstehend vollständiger unter Bezugnahme auf Fig. 2 beschrieben. Jedes der I- und Q-Datenworte wird in einem jeweils zugeordneten digitalen Tiefpaßfilter 26 gefiltert, die nachstehend vollständiger unter Bezugnahme auf Fig. 3 beschrieben werden. Somit wird das digitale I-Datenwort an den Eingang 26-1a des ersten Tiefpaßfilters 26-1 geliefert, welches das Abtasttaktsignal CLK20 an seinem Eingang 26-1b empfängt und das digital tiefpaßgefilterte Ausgangssignal an einem digital gefilterten Ausgangsanschluß 26-1c erzeugt. In ähnlicher Weise wird das digitale Q-Datenwort an den Eingang 26-2a des anderen Tiefpaßfilters 26-2 geliefert, welches ebenfalls das CLK20-Signal an seinem C-Takteingang 26-2b empfängt und das digital tiefpaßgefilterte Datenwort an seinen Ausgangs 26-2c liefert.
• Gemäß einem weiteren Prinzip der Erfindung werden die gefilterten Daten dann in einem D:1 Summationsfilter- oder Dezimatoreinrichtung 27 so dezimiert, daß nur eine von D sequentiellen Abtastungen, die von der Demodulatoreinrichtung 24 geliefert werden, aus dem Eingangsabschnitt 14J austritt. Diese Dezimierung ergibt eine weitere Reduzierung der scheinbaren effektiven Abtastrate um den Faktor D bezogen auf die Ausgangstaktfrequenz der Kombinatoreinrichtung. Für das Darstellungsbeispiel der vorliegenden bevorzugten Erfindung in den Fig. 2 und 3 ist der Ausgangstakt der Kombinatoreinrichtung das CLK20-Taksignal mit 20 MHz, ist D = 4 und die Ausgangstaktfrequenz der Dezimatoreinrichtung (die Datenrate an den Ausgängen 27Ib und 27Qb) ist 5 MHz. Diese Ratenreduktion um den Faktor D (=4) in der Dezimatoreinrichtung 27 erfordert eine zusätzliche Dezimator-Speichereinrichtung der Tiefe D, ergibt aber eine damit einhergehende Reduktion des Bedarfs an Dezimator- Speichereinrichtungen um einen Faktor D; womit eine Dezimator-Speichereinrichtung 28 4 Stufen aufweist, wenn D = 4 ist, aber ein anschließendes Verzögerungsregister 30 nur 400/4 = 100 Stufen eines langsameren (mit F/D = 5 MHz getakteten) RAM's anstelle von 400 oder mehr (mit 20 MHz getakteten) schnelleren RAM-Stufen benötigt. Insbesondere wird das digital tiefpaßgefilterte gleichphasige I- Datenwort an einen I-Eingang 27Ia der Dezimatoreinrichtung und dann an den Eingang 28-1a eines Registereinrichtung 28- 1 RGSTR des I-Abschnittes angelegt, während das digital tiefpaßgefilterte querphasige Q-Datenwort an einen Q- Eingang 27Qa der Dezimatoreinrichtung und dann an den Eingang 28-2a einer Registereinrichtung 28-2 RGSTR des Q- Abschnittes angelegt wird. Beide Dezimator- Registereinrichtungen 28 RGSTR empfangen das CLK20-Signal an ihren C-Takteingängen 28-1b und 28-2b. Die Länge jedes Registers 28 ist gleich dem Dezimierungsfaktor (D) der Dezimatoreinrichtung 27, welche beispielsweise vier Abtastwerte lang ist. Somit weist jedes der Register 28 eine Breite von (L + 3) Bit auf und enthält D (z.B. vier) Stufen. Das sequentiell an dem Ausgang jedes Registers auftretende D-te Datenwort wird ausgewählt und temporar in einer Zwischenspeichereinrichtung 29-1 oder 29-2 (mit einer Breite von (L + 3) Bit gespeichert, die auf das CLK5- Ausgabeabtastraten-Taktsignal reagiert, das an deren C"- Takteingänge 29-1a und 29-2a von dem dritten Takteingang l4Jf geliefert wird. Es ist dieses zwischengespeicherte Wort, welches an den geeigneten Zwischenspeicherregisterausgang 29-1b bzw. 29-2b der I- oder Q-Dezimatoreinrichtung geliefert wird, und somit als das (L + 3) Bit breite dezimierte I-Datenwort am Dezimator I-Ausgang 271b oder als das (L + 3) Bit breite dezimierte Q-Datenwort am Dezimator-Q-Ausgang 27Qb geliefert wird. Diese Worte werden jeweils an die entsprechenden Eingänge 30-1a und 30-2a der Gleichphasen- und Querphasen- Verzögerungseinrichtung 30-1 bzw. 30-2 des J-ten Kanals geliefert. Jede dieser Verzögerungseinrichtungen ist, wie der in der vorstehend angegebenen gleichzeitig anhängigen Anmeldung beschrieben, eine First-In-First-Out (FIFO) - Speichereinrichtung. Die Verzögerungsregister 30 weisen hier eine Breite von (L + 3) Bits und eine Länge (hier nun typischerweise von etwas über einhundert Worten) auf, die ausreicht, um die geeignete Kanalverzögerungszeit tdj zu verleihen, die annähernd durch die Formel tdj = (j - 1) (d/V) sin Θ gegeben ist, wobei V die Geschwindigkeit der gewünschten (Ultraschall)-Energieausbreitung in dem unmittelbar zu den Wandlern 11 benachbarten Medien ist und d der Entfernungsabstand zwischen benachbarten Wandlern (z.B. zwischen dem ersten und zweiten Wandler 11a und 11b in dem Array für 1≤j≤N ist). Es sollte selbstverständlich sein, daß dieselben Betrachtungen hinsichtlich des dynamische Fokus- und/oder der Apodisation (Auflösung), die in der gleichzeitig anhängigen Anmeldung angeführt sind, dazu genutzt werden können, um die Verzögerung in jedem Kanal zu modifizieren oder ihn vollständig zu sperren. Somit beginnt dann, wenn der Kanal J in Betrieb ist, das Intervall einer Kanalverzögerung mit einem Rücksetzsignal RST (das an einem Kanalabschnittseingang 14jg empfangen und an die R- Rücksetzeingänge 30-1d und 30-2d der FIFO- Verzögerungseinrichtungen geliefert wird) und ist von einer Dauer, die von der Anzahl der Zyklen des CLKS-Taktsignals bestimmt wird, das von dem Eingangsanschluß 14Jf an die C"-Takteingänge 30-1b und 30-2b des Verzögerungsregisters geliefert wird. Nach der erforderlichen Anzahl von Taktzyklen wird ein verzögertes Gleichphasnsignal Ij des Kanals bei dem Verzögerungseinrichtungsausgang 30-1c an einen Kanalausgang 14JI und dann weiter an den IJ-Eingang einer N-Einänge-Summiereinrichtung 32-1 ausgegeben, welche das gleichphasige kohärente Summensignal ICS an dem Gleichphasen-Signalausgang 10-I zur Verfügung stellt. Ebenfalls nach der erforderlichen Anzahl von Taktzyklen wird ein verzögertes Querphasensignal Qj des Kanals bei dem Verzögerungseinrichtungsausgang 30-2c an einen Kanalausgang 14JQ und dann weiter an den QJ-Eingang einer N-Eingänge Summiereinrichtung 32-2 ausgegeben, welche das querphasige kohärente Summensignal QCS an dem Querphasen-Signalausgang 10-Q zur Verfügung stellt. Insbesondere wird jedes gleichphasige und querphasige Datenwort des Dezimatorausgangs an den zugeordneten Dateneingangsport 30- 1a oder 30-2a der zugeordneten FIFO-Speichereinrichtung 30 des Paares in jedem Kanal geliefert, wobei jede dieser Speichereinrichtungen dazu verwendet wird, die Zeitverzögerung tdj für diesen J-ten von den N Kanälen zu erzeugen. Die Eingangsdaten werden in den Speicher in einer Weise eingeschrieben, die auf einen Speicher-Schreib- Strobesignalimpuls an einem (nicht dargestellten) Speicher- Schreibeingang reagiert; die gespeicherten Daten werden anschließend an den Speichereinrichtungsausgangansschluß 30-1c oder 30-2c als Reaktion auf einen Speicher-Lese- Strobesignalimpuls an einem (nicht dargestellten) Speichereinrichtungs-Lesedateneingang geliefert. Die Speicher-Leseeingänge aller 2N Speichereinrichtungen, d.h. eines Gleichphasen-I-Speichers und eines Querphasen-Q- Speichers in jedem der N Kanäle sind parallelgeschaltet, so daß alle gespeicherten Einzelkanal-Datenlesewerte eines Satzes im wesentlichen gleichzeitig ausgelesen werden, obwohl jedes J-te Kanaldatenwort in den J-ten Kanalspeicher individuell und in einer Folge eingegeben wird, die von der ungleichmäßigen Abtaststrobesignalfolge bestimmt wird, (die selbst von der Kanalnummer J und dem Winkel θ bestimmt wird). Daher muß jede Speichereinrichtung eine minimale Speicherkapazität SCmin, oder Tiefe, aufweisen, die mindestens gleich der Anzahl der Datenworte ist, welche in diesem Zeitintervall zwischen einem Synchronisationsimpuls (der an einen ersten Eingang 48Ja einer Kanal- Logikeinrichtung 48J geliefert wird, die jedem J-ten der N Kanalabschnitte 14J zugeordnet ist) und einem zugeordneten RD-Leseimpuls liegt, der an einen zweiten Eingang 48 Jb dieser Kanal-Logikeinrichtung geliefert wird. Diese minimale Speicherkapazität Scmin ist gleich dem Quotienten des gesamten Zeitintervalls (tsj + tdj) und dem Zeitintervall T zwischen den Strobe-Impulsen, die beide vorgegebene Konstanten sind, so daß die minimale Speicherkapazität SCmin jedes Speichers ebenfalls vorwählbar ist. Wegen des First-In-First-Out-Betriebsmodus kann jede (nicht dargestellte) Speicheradresse in zyklischer Form vorliegen, wobei die Adresse von jedem SYNC-Perioden-Strobe, Schreib- oder dem gleichen Impuls geändert wird. Die verschiedenen Signale für jeden Kanal können ferner von Winkel-θ- und Entfernungs-R-Daten bestimmt werden, die an einen anderen Eingangspoert 48Jc der Kanal-Logikeinrichtung geliefert werden. Mehrere Haupttaktsignale werden an einem CLKS- Haupttakteingang 48Jd empfangen. Jede j-te Kanal-Logikeinrichtung 48J erzeugt das Sj-Hauptabtastsignal an einem Ausgang 48je (wobei das Intervall T zwischen den Strobeimpulsen gleich der normalen Abtastrate, z.B. 20 MHz jeder ADC-Einrichtung 20 ist). Eine Daten-Bereit-Signal wird an einen zweiten Ausgang 48Jf geliefert, um anzuzeigen, daß eine kohärente Summe aus den Kohärenzsummen-Gleichphasenund Querphasenausgängen 10I und 10Q ausgelesen werden können.
• Eine Hauptsteuereinrichtung 34 weist eine stabilisierte Oszillatoreinrichtung 36 auf, um ein Haupttaktsignal mit einer vorgegebenen Frequenz Fm (z.B. 200 MHz) zu liefern. Das Haupttaktsignal wird geliefert an: einen ersten CLK200- Taktausgang 34a der Hauptsteuereinrichtung; eine erste Teilereinrichtung 38-1, in welcher die Frequenz durch eine Ganzzahl 5 geteilt wird; an den ersten Eingang 40a einer Hauptlogikeinrichtung 40; und den Eingang 42a einer Johnson-Zähler-Einrichtung 42. In der dargestellten Ausführungsform ist S = 10 und das sich ergebende CLK20- Taktsignal mit 20 MHz wird an ein zweiten Ausgang 34b der Hauptsteuereinrichtung, sowie an den Eingang einer zweiten Teilereinrichtung 38-2 geliefert. Diese zweite Einrichtung dividiert durch die Dezimations-Ganzzahl D (z.B. 4), um ein drittes CLK5-Taktsignal an einen dritten Ausgang 34c der Hauptsteuereinrichtung zu liefern. Die Hauptlogikeinrichtung 40 empfängt ebenfalls die Winkel-θ- und Entfernungs-R-Daten an einem zweiten Eingang 40b von einem Hauptsteuereinrichtungseingang 34d und empfängt am Eingang 40 ein ausgewähltes Taktphasensignal von dem ersten Ausgang 40b der Zählereinrichtung. Die Hauptlogikeinrichtung liefert: das SYNC-Signal bei einem Ausgang 40d an einen Steuereinrichtungsausgang 34e; ein gemeinsames RD-Lesesignal bei einem zweiten Ausgang 40e bei einem zweiten Ausgang 40e an einen Steuereinrichtungsausgang 34f; und ein RST-Rücksetzsignal bei einem dritten Ausgang 40f an einen Steuereinrichtungsausgang 34h. Der Zählereinrichtungsausgang 42c liefert mehrere (z.B. 8) unterschiedliche Phasen von CLKS-Taktsignalen an einen Ausgang 34g.
• Der Inhalt jedes Kanal-Logikabschnittes 48J ist typisch so, wie er in der vorstehend erwähnten gleichzeitig anhängigen Anmeldung beschrieben ist und enthalt: eine Kanal- Logikeinrichtung 50, die das SYNC-Signal an einem ersten Eingang 50a, das RD-Lesedatensignal an einem zweiten Eingang 50b und die Winkel/Entfernungs-Daten an einem dritten Eingang 50c empfängt, um ein Phasenauswahlsignal an einem ersten Ausgang 50d, eine Verzögerungseinstellssignal an einem zweiten Ausgang 50a und das Daten-Bereit-Signal an einem Ausgang 50 f bereitzustellen; eine Phasenauswahleinrichtung 52, die das Phasenauswahlsignal von dem Ausgang 50d der Kanal-Logikeinrichtung empfängt und die mehrphasigen CLKS-Haupttaktsignale an Eingängen 52b empfängt, um die richtige Phase auszuwählen, um sie als ein Einzelsignal an Ausgang 52c auszugeben; und eine Verzögerungs- und Zählereinrichtung 54, die das Verzögerungssteuersignal von dem Ausgang 50e der Kanal- Logikeinrichtung an einem ersten Eingang 54a, das einzelne ausgewählte Phasenhaupttaktsignal an einem Eingang 54b und die Winkel/Entfernungs-Daten an einem Eingang 54c empfängt, um an einem Ausgang 54d das Strobesignal S1 mit dem richtigen Strobe-Zeitintervall T und dem richtigen Verschiebungszeitintervall bezogen auf das Synchronisationssignal zu erzeugen, wobei das Verschiebungszeitintervall so gewählt ist, daß es nicht größer als 1/32-tel des Reziprokwertes der (Ultraschall)- HF-Schwingungsbetriebsfrequenz ist. Das heißt, daß dann, wenn das Verschiebungszeitintervall im wesentlichen von dem von der Nyquist-Frequenz gebildeten Zeitintervall T zwischen den Strobeimpulsen unabhängig ist, jede Aufeinanderfolge von Abtastimpulsen in jedem Kanal um einige ganzzahlige Vielfache Xj eines Δt-Zeitintervalls dazwischen "zeitverschoben" sein muß, wobei der Multiplikator Xj aus jedem J-ten Kanal in derselben Weise ausgewählt wird wie die Kanalerregungsverzögerung ausgewählt wird, d.h., für jeden Winkel θ und mit einem bekannten Δt, das von der Haupttaktfrequenz bestimmt wird, wobei Xj = (j - 1) (d/VΔt) sinθ ist.
• Gemäß Fig. 2 enthält eine zur Zeit bevorzugte Ausführungsform der digitalen Kombinator- und Demodulatoreinrichtung 24 eine Halbtaktintervall Z-½-Verzögerungseinrichtung 100 zum Verzögern des an dem Eingang 24a empfangenen A-Datenwortes, und ein Paar von Volltaktintervall Z-1-Verzögerungseinrichtungen 102 und 104 zum sequentiellen Verzögern des Ausgangsdaten der Einrichtung 100. Die verzögerten Daten aus der Verzögerungseinrichtung 104 werden: digital mit einem Faktor zwei multipliziert (d.h., um ein Bit nach links verschoben, um ein Datenwort mit (L + 1) Bits zu erhalten); nochmals in einer Z-1- Verzögerungseinrichtung 108 verzögert; und dann an einen ersten auswählbaren Eingang 110a einer ersten Multiplexereinrichtung 110 (MUX) angelegt. Das Ausgangssignal der Verzögerungsleitung 102 wird in einer arithmetischen Einrichtung 112 von dem Ausgangssignal der Einrichtung 104 subtrahiert; die Differenzdaten werden in einer Einrichtung 114 verzögert und an den anderen auswählbaren Eingang 110b des MUX 110 angelegt. Das niedrigstwertige Bit MO des zeitlich-variablen M-Bit Datenwortes an dem Eingang 24d wird als das MUX- Auswahlsteuerbit an dem Auswahleingang 110s verwendet. Die gewählten Eingangsdaten erscheinen an dem MUX-Ausgang 110c. Gleichzeitig wird das B-Datenwort am Eingang 24b zweimal in den Einrichtungen 116 und 118 verzögert, mit zwei in der Einrichtung 120 multipliziert und nochmals in der Einrichtung 121 verzögert. Vier Multiplexeinrichtungen MUX 122 bis 125 eines ersten Satzes werden als digitale Multiplizierer verwendet. Die Daten aus dem ersten MUX- Ausgang 110c werden an nicht-invertierende X(+1)-Eingänge 122a und 123a und an Daten-invertierende X(-1)-Eingänge 122b und 123b angelegt. Das Datenausgangssignal der Verzögerungseinrichtung 121 wird an die Daten-nicht-invertierenden X(+1)-Eingänge 124a und 125a und an die Dateninvertierenden X(-1)-Eingänge 124b und 125b angelegt. Alle Nulldaten am Ausgang erzwingenden XO-Eingänge 122c, 123c, 124 und 125c sind so konfiguriert, daß sie ständig logische Nulldaten empfangen. Die Multiplexer-Auswahleingänge 122s, 123s, 124s bzw. 125s empfangen jeweils die zweiten M1, dritten M2, vierten M3 oder fünften M4 zyklischvariierenden Daten des M Bit breiten Satzes von Datenworten, der von der Wandleranordnung 11 gespeichert wurde. Das zyklisch-variierte Datenmuster an dem Auswahleingang bewirkt eine zyklische Auswahl des Datenmusters an den drei wählbaren Eingängen mit einer Rate, die von der Fluktuation des MX-Bits (x = 1, 2, 3, 4) bestimmt wird; dabei bewirken die M-Daten eine "Modulation" des ankomenden Datenstroms und einen Abwärtsumwandlungs- Misch/Modulations-Effekt an dem Datenmuster an den MUX- Einrichtungsausgängen 122d, 123d, 124d und 125d. Dieses kann anhand eines kurzzeitigen Bezugs auf die Fig. 2a und 2b verstanden werden, in welche die analogen sinω0- und cosω0-Signalwellenformen (mit der Wandlererregungsfrequenz ω0) zum Zwecke einer digitalen Demodulation durch digitale Multiplikation mit nur drei logischen Pegeln: 0, +1, -1 digital angenähert werden. Somit ist die Mültiplikation mit einer Sinusfunktion äquivalent zu (a) einer Multiplikation mit einer Daten-Null für eine Modulationswellenformrotation zwischen Null und π/4 Radian, die einen ersten Datenabschnitt d1 mit einem Null-Datenwort ergibt; (b) in einem zweiten Datenabschnitt d2 zu einer Multiplikation des ankommenden Datenstroms mit einem logischen +1 Wert zwischen π/4 und 3π/4 Radian, um ein Datenausgangswort mit einem Wert gleich dem Dateneingangswort zu erzeugen; (c) zu einer Multiplikation mit der Daten-Null-Funktion in einem dritten Datenabschnitt d3 zwischen 3π/4 und 5π/4; (d) zu einer Multiplikation mit einer (-1)-Funktion (äquivalent mit der Invertierung des Logikzustandes jedes Datenbits) in einem vierten Datenabschnitt d4 von 5π/4 bis 7π/4; und (e) dann zu einer Multiplikation mit dem logischen Null- Operator in dem letzten π/4-Abschnitt d1' vor der Wiederholung des Musters. In ähnlicher Weise wird die Cosinus-Modulation durch Multiplikation mit Datenabschnitten d5, d6, d7 und d8 vor der Wiederholung im Abschnitt d5 digital angenähert, wobei diese Datenabschnitte Datenwerte von +1, 0, -1, 0, +1 aufweisen. Jedes der Datenworte an den MUX-Einrichtungsausgängen 122d bis 125d wird um ein Taktintervall in entsprechenden Z-1- Einrichtungen 126 bis 129 verzögert. Das verzögerte Datenwort aus der Einrichtung 126 wird an einen ersten Eingang 130a einer ersten arithmetischen Einrichtung 130 geliefert, an deren zweiten Eingang 130b das verzögerte Datenwort aus der vierten Verzögerungseinrichtung 129 angelegt ist. Die Summe der (L+1) Bit breiten Datenworte ist ein (L+2) Bit breites Datenwort am Ausgang 130c der ersten Addierereinrichtung. In ähnlicher Weise ist der Ausgang der zweiten und dritten Verzögerungseinrichtung 127 und 128 jeweils mit einem zugeordneten ersten Eingang 131a oder zweiten Eingang 131b einer zweiten arithmetischen Einrichtung 131 verbunden. Das Subtraktionsausgangssignal am Ausgang 131c der Einrichtung 131 wird in einer weiteren Verzögerungseinrichtung 132 verzögert, während das Datenwort des Addierereinrichtungsausgangs 130c in einer weiteren Verzögerungseinrichtung 134 verzögert wird. Das Datenwort aus der Verzögerungseinrichtung 132 wird an die nicht-invertierenden X(+1)-Eingänge 135a und 136a und an die invertierenden X(-1)-Eingänge 135b und 136b einer sechsten MUX-Einrichtung 135 und einer siebenten MUX- Einrichtung 136 angelegt, welche Teil eines zweiten Satzes von vier Dreifach-Eingangs-MUX-Einrichtungen 135 bis 138 sind, welche als eine zweite digitale Demodulationsstufe arbeiten; In ähnlicher Weise wird das Datenwort aus der Verzögerungseinrichtung 134 an die nicht-invertierenden x(+1)-Eingänge 137a und 138a und an die invertierenden X(- 1)-Eingänge 137b und 138b von MUX-Einrichtungen 137 und 138 angelegt. Die Null-Dateneingänge 135c, 136c, 137c und 138c aller vier MUX-Einrichtungen empfangen das Null- Datenmuster. Die entsprechenden Auswahleingänge 135s, 136s, 137s oder 138s empfangen die entsprechenden sechsten M5, siebenten M6, achten M7 oder neunten M8 zyklisch variierenden Datenbits von dem Speicher des Wandlerkopfes. Die multiplizierten Daten erscheinen an den entsprechenden MUX-Ausgängen 135d, 136d, 137d oder 138d und werden jeweils nochmals um ein Zeitintervall in einer zusätzlichen zugeordneten Verzögerungseinrichtungen 140 bis 143 verzögert. Eine zweite Addierer-Arithmetikeinrichtung 145 empfängt das verzögerte Datenwort von der Verzögerungseinrichtung 140 an einem ersten Eingang 145a, und empfängt an einem zweiten Eingang 145b das verzögerte Datenwort von der Verzögerungseinrichtung 143, um ein summiertes Datenwort mit einer Breite von (L+3) Bit an ihrem Ausgang 145c zu erzeugen. Gleichzeitig empfängt eine dritte Addierer-Arithmetikeinrichtung 146 an einem ersten Eingang 146a das Ausgangssignal der Verzögerungseinrichtung 141, und empfängt an ihrem zweiten Eingang 146b das Ausgangssignal der Verzögerungseinrichtung 142, um ein weiteres Datenwort mit einer Breite von (L+3) Bit an dem Summenausgang 146c zu erzeugen. Ein letztes Paar von MUX- Einrichtungen 151 und 152 empfängt das zehnte Wandlerkopf- Datenbit M9 an seinen entsprechenden Auswahleingängen 151s und 152s. Die Daten am Ausgang der MUX-Einrichtung 151 oder 152 werden ausgewählt, indem entweder die (L+2) höchstwertigen Bits (MSB) oder die (L+2) niedrigstwertigen Bits (LSB) genommen werden. Nach einer Verzögerung um ein Zeitintervall in entsprechenden Verzögerungseinrichtungen 155 oder 156 wird das digitale I-Datenwort oder Q-Datenwort an dem entsprechen Ausgang 24e oder 24f der Kombinator- und digitalen Demodulator-Einrichtung bereitgestellt.
• Fig. 3 stellt eine zur Zeit bevorzugte Ausführungsform einer digitalen Tiefpaßfiltereinrichtung 26 dar. Das digitale Datenwort von dem zugeordneten I-Ausgang 24e oder Q-Ausgang 24f der Kombinator- und digitalen Demodulator- Einrichtung wird an dem entsprechenden Eingang 26a der zugeordneten Tiefpaßfiltereinrichtung empfangen. Dieses (L+3) Bit breite Datenwort wird um eine Taktperiode des CLK5-Taktsignals am Filtereingang 26b verzögert, um die Daten an einen ersten Eingang 202a einer ersten arithmetischen (Addierer)-Einrichtung 202 zu liefern, welche die digitalen Daten an ihrem zeiten Eingang 202b direkt vom Filtereingang 26a empfängt. Das Datenwort an dem Ausgang 202c der ersten Addierereinrichtung wird weiter in einer zweiten Verzögerungseinrichtung 204 verzögert. Das Datenwort aus der Verzögerungseinrichtung 204 wird an den Eingang 202a einer zweiten arithmetischen (Addierer)- Einrichtung 202 angelegt, während das Datenwort aus dem Ausgang 202c der ersten Addierereinrichtung an einen zweiten Eingang 206b des zweiten Addierers angelegt wird. Das Datenwort des Ausgangs 206c der zweiten Addierereinrichtung wird in aufeinanderfolgenden Verzögerungseinrichtungen 208 und 210 zweimal verzögert, um ein Datenwort an den ersten Eingang 212a einer dritten arithmetischen (Addierer)-Einrichtung zu liefern. Ein zweiter Eingang 212b der dritten arithmetischen Addierereinrichtung empfängt das Datenwort von dem Ausgang 206c der zweiten Addierereinrichtung. Das Datenwort am Ausgang 212c der dritten Addierereinrichtung wird aufeinanderfolgend in vier getrennten Verzögerungseinrichtungen 214, 216, 218 und 220 verzögert. Das Datenwort aus der Verzögerungseinrichtung 220 wird an einen ersten Eingang 222a einer vierten arithmetischen (Addierer)- Einrichtung 222 angelegt, welche eine zweiten Eingang 222b aufweist, der das Datenwort direkt von dem Ausgang 212c der dritten Addierereinrichtung empfängt. Das Datenwort an einem Ausgang 222c einer vierten Addierereinrichtung wird an einen subtrahierenden Eingang 224a einer fünften arithmetischen (Subtrahierer) -Einrichtung 224 angelegt, welche einen zweiten (addierenden) Eingang 224b aufweist, der das Datenwort von dem Ausgang der Verzögerungseinrichtung 218 empfängt. Das Subtrahenden- Datenwort an dem Ausgang 224c der Subtrahierereinrichtung ist ein Datenwort, welches an den additiven Eingang 226a einer sechsten arithmetischen (Addierer)-Einrichtung 226 angelegt wird, welche einen zweiten Eingang 226b aufweist, der das Datenwort von dem Ausgang der Verzögerungseinrichtung 214 empfängt. Das Datenwort am Ausgang 226c der sechsten Addierereinrichtung ist ein Datenwort, welches von einem aufeinanderfolgenden Paar von Verzögerungseinrichtungen 228 und 230 verzögert wird. Eine siebente arithmetische Einrichtung 232 weist einen ersten Eingang 232a auf, der das Ausgangssignal der Verzögerungseinrichtung 230 empfängt, und weist einen zweiten Eingang 232b auf, der das Ausgangssignal der Verzögerungseinrichtung 228 empfängt. Der Ausgang 232c der siebenten arithmetischen Einrichtung liefert ein Datenwort an einen ersten Eingang 234a einer achten arithmetischen Einrichtung 234. Der zweite Eingang 234b der achten arithmetischen Einrichtung empfängt ein Datenwort von einer durch Zwei dividierenden digitalen Einrichtung 236 (welche so arbeitet, daß sie das Datenwort aus dem Ausgang der Verzögerungseinrichtung 228 um ein Bit nach rechts verschiebt und das ganz nach rechts verschobene Bit unterdrückt. Das Ausgangssignal am Ausgang 234c der achten arithmetischen Einrichtung ist das Datenwort, welches an den ersten Eingang 238a einer neunten arithmetischen Einrichtung 238 angelegt wird, die an ihrem anderen Eingang 238b das Datenwort von dem Ausgang 226c der sechsten arithmetischen Einrichtung 226 empfängt. Das (L+3) Bit breite Datenwort am Ausgang 238c der neunten arithmetischen Einrichtung ist das tiefpaßgefilterte Datenwort, das an den Filterausgang 26c erscheint. Es ist dieses tiefpaßgefilterte digitale Datenwort, welches dezimiert und dann von der speziellen Kanalverzögerung verzögert wird, die erforderlich ist, damit eine kohärente Summe von gleichphasigen und querphasigen Daten an die eingangsseitigen Ausgänge 10I bzw. 10Q geliefert werden kann.

Claims (16)

1. Verfahren zum digitalen Ausbilden eines Energiebündels, das im wesentlichen fokussiert ist an einer Entfernung R bei einem Winkel θ in Bezug auf eine Wandlerarray mit einer Anzahl N von Wandlern, die jeweils in einem getrennten Kanal angeordnet sind und einen Teil der Bündelenergie empfangen, enthaltend die Schritte:

(I) getrenntes Generieren für jeden j-ten Kanal, wobei I≤j≤N, eines Stromes digitaler Basisband-Datensignale, die aufeinanderfolgende Datenwörter enthalten, die bei einer ersten Rate von F' Proben bzw. Samples pro Sekunde mit einem im wesentlichen gleich beabstandeten ersten Zeitintervall T' zwischen jedem sequentiellen Paar von Datenwörtern auftreten, wobei jeder digitale Basisband-Datensignalstrom der Amplitude und Phase für ein analoges Signal, von dem zugeordneten j-ten Wandler, entspricht, das bei einer zweiten Rate von F Proben bzw. Samples pro Sekunde abgetastet bzw. gesampelt wird, wobei F größer als F' ist, und mit einem im wesentlichen gleich beabstandeten zweiten Zeitintervall T zwischen jedem sequentiellen Paar von Proben bzw. Samples, wobei T kleiner ist als T, durch die Schritte:

(a) getrenntes Umwandlen der Amplitude des j-ten analogen Signals in einen Strom digitaler Datenwörter, die jeweils auf ein Abtast-Strobe-Signal 5 bei einer maximalen Umwandlungsrate gleich der zweiten Rate von F Samples pro Sekunde ansprechen,

(b) getrenntes digitales Demodulieren des Stroms digitaler Datenwörter für den j-ten Kanal, um einen Strom von Basisband-Datenwörtern des j-ten Kanals zu erhalten,

(c) getrenntes digitales Tiefpaßfiltern jedes j-ten Kanalstroms von Basisband-Datenwörtern, und

(d) getrenntes Dezimieren des j-ten Kanalstroms von gefilterten Datenwörtern um einen gewählten Dezimationsfaktor D, der im wesentlichen konstant ist in Bezug auf sowohl Zeit als auch Kanalzahl, um einen j-ten Kanalausgangsstrom von Datenwörten zu erhalten, die jeweils bei der reduzierten ersten Rate von F' Proben pro Sekunde auftreten,

(II) getrenntes Verzögern jedes j-ten Kanalausgangs- Datenwortstroms um ein gewähltes Kanalverzögerungs-Zeitintervall, das für jeden unterschiedlichen Kanal unterschiedlich sein kann, als Antwort auf die vorbestimmte Entfernung R und den Winkel θ, und

(III) kohärentes Summieren aller N getrennt verzögerten, dezimierten Ausgangsdatenwortströme, um einen Satz von digitalen Basisband-Datenwörtern zu erhalten, die wenigstens Amplitudeninformation von dem ausgebildeten Energiebündel darstellen.

2. Verfahren nach Anspruch 1, wobei der Dezimierungsschritt (d) die Schritte enthält: (d1) Speichern von wenigstens D aufeinanderfolgenden gefilterten Datenwörtern und (d2) Wählen aller D-ten sequentiellen gespeicherten digitalen Datenwörter für einen Einschluß in das Ausgangsdatensignal.

3. Verfahren nach Anspruch 1, wobei der Schritt (b) ferner den Schritt enthält, daß der digitale Datenwortstrom in jedem getrennten Kanal in einen Strom sequentieller Gleichphasen-I-Signaldatenwörter und einen Strom sequentieller Querphasen-Q-Signaldatenwörter getrennt wird.

4. Verfahren nach Anspruch 3, wobei der Schritt (c) den Schritt enthält, daß jeder der Ströme der digitalen I und Q Datenwörter in jedem Kanal getrennt digital tiefpaßgefiltert wird.

5. Verfahren nach Anspruch 4, wobei der Schritt (d) den Schritt enthält, daß die Ströme der digitalen I und Q Datenwörter getrennt dezimiert werden um den gewählten Dezimationsfaktor D, um jedes von einem dezimierten I Ausgangsdatensignal und einem dezimierten Q Ausgangsdatensignal zu liefern, die jeweils Datenwörter bei der reduzierten Abtastrate F' enthalten.

6. Verfahren nach Anspruch 5, wobei der Dezimierungsschritt die Schritte enthält: (d1) getrenntes Speichern wenigstens D aufeinanderfolgender digitaler Datenwörter für jeden der I und Q Datenströme in jedem Kanal, (d2) Wählen aller Daten von sequentiellen gespeicherten digitalen I Datenwörter in jedem Kanal für einen Einschluß des I Ausgangsdatensignals für diesen Kanal, und (d3) Wählen aller D-ten sequentiellen gespeicherten digitalen Q Datenwörter in jedem Kanal für einen Einschluß in das Q Ausgangsdatensignal für diesen Kanal.

7. Verfahren nach Anspruch 5, wobei jeder der N getrennten Kanäle ein unterschiedliches analoges Eingangssignal hat, das umgewandelt, demoduliert, gefiltert und dezimiert wird zu einem Paar I und Q Ausgangsdatensignale für diesen Kanal, und der Schritt II ferner die Schritte enthält: getrenntes Verzögern der I und Q Ausgangsdatensignale von jedem Kanal um das gewählte Kanalverzögerungs-Zeitintervall, kohärentes Summieren aller verzögerten I Ausgangsdatensignale, um ein I Gesamtausgangsdatensignal zu liefern, und kohärentes Summieren aller verzögerten Q Ausgangsdatensignale, um ein Q Gesamtausgangsdatensignal zu liefern.

8. Verfahren nach Anspruch 1, wobei der Schritt (a) die Schritte enthält: (a1) Bereitstellen in jedem Kanal einer Anzahl K von Einrichtungen, die jeweils eine analoge Eingangssignalamplitude in ein digitales Datenwort umwandeln als Antwort auf das Empfangen von einem Sample-Strobe- Signal Sk bei einer maximalen Umwandlungsrate, die kleiner als die zweite Rate F ist, (a2) Verbinden des analogen Eingangssignals für diesen Kanal gleichzeitig gemeinsam mit den analogen Eingängen von allen K Umwandlungseinrichtungen für diesen Kanal, (a3) Veranlassen der j-ten Umwandlungseinrichtung, wobei 1≤j≤K , das gemeinsame analoge Signal bei dem Auftretn von jedem zugeordneten j-ten unterschiedlichen von einer gleichen Anzahl K von Sample-Strobe-Signalen Sj, das zyklisch mit einem zunehmend größer werdenden Verzögerungsversetzungs-Zeitintervall Tsj=jxtd wobei td=1/F, von einem gemeinsamen Synchronisationsereignis abzutasten, das bei einer Frequenz im wesentlichen gleich F/K Samples/Sekunde auftritt, (a4) Ausbilden eines Stroms digitaler Datenwörter durch Gewinnen, in zyklischer Sequenz, in einer Rate von F Gesamtsamples pro Sekunde von verschachtelten (interleaved) digitalen Datenwörter, des Datenwortes, das dann durch die j-te der K Umwandlungseinrichtungen geliefert wird, die dann das gemeinsame analoge Signal in dem Kanal abtasten, und (a5) Liefern des gewonnenen digitalen Wortstroms als den Ausgangsstrom zur digitalen Demodulation in diesem Kanal.

9. Einrichtung zum digitalen Ausbilden eines Energie bündels, das im wesentlichen fokussiert ist an einer Entfernung R bei einem Winkel θ in Bezug auf eine Wandlerarray mit einer Anzahl N von Wandlern, die jeweils in einem getrennten Kanal angeordnet sind und einen Teil der Bündelenergie empfangen, enthaltend:

(I) eine Einrichtung (34; S&H1; S&H2) zum getrennten Generieren für jeden j-ten Kanal, wobei I≤j≤N eines Stro- mes digitaler Basisband-Datensignale, die aufeinanderfolgende Datenwörter enthalten, die bei einer ersten Rate von F' Proben bzw. Samples pro Sekunde mit einem im wesentlichen gleich beabstandeten ersten Zeitintervall T zwischen jedem sequentiellen Paar von Datenwörtern auftreten, wobei jeder digitale Basisband-Datensignalstrom der Amplitude und Phase für ein analoges Signal, von dem zugeordneten j-ten Wandler, entspricht, das bei einer zweiten Rate von F Proben bzw. Samples pro Sekunde abgetastet bzw. gesampelt wird, wobei F größer als F' ist, und mit einem im wesentlichen gleich beabstandeten zweiten Zeitintervall T zwischen jedem sequentiellen Paar von Proben bzw. Samples, wobei T kleiner ist als T, und enthaltend:

(a) eine Einrichtung (ADC1, ADC2) zum getrennten Umwandlen der Amplitude des j-ten analogen Signals in einen Strom digitaler Datenwörter, die jeweils auf ein Abtast- Strobe-Signal 5 bei einer maximalen Umwandlungsrate gleich der zweiten Rate von F Samples pro Sekunde ansprechen,

(b) eine Einrichtung (24) zum getrennten digitalen Demodulieren des Stroms digitaler Datenwörter für den j-ten Kanal, um einen Strom von Basisband-Datenwörtern des j-ten Kanals zu erhalten,

(c) eine Einrichtung (26-1; 26-2) zum getrennten digitalen Tiefpaßfiltern jedes j-ten Kanalstroms von Basisband- Datenwörtern, und

(d) eine Einrichtung (27) zum getrennten Dezimieren des j-ten Kanalstroms von gefilterten Datenwörtern um einen gewählten Dezimationsfaktor D, der im wesentlichen konstant ist in Bezug auf sowohl Zeit als auch Kanalzahl, um einen j-ten Kanalausgangsstrom von Datenwörten zu erhalten, die jeweils bei der reduzierten ersten Rate von F Proben pro Sekunde auftreten,

(II) eine Einrichtung (30) zum getrennten Verzögern jedes j-ten Kanalausgangs-Datenwortstroms um ein gewähltes Kanalverzögerungs-Zeitintervall, das für jeden unterschiedlichen Kanal unterschiedlich sein kann, als Antwort auf die vorbestimmte Entfernung R und den Winkel θ, und

(III) eine Einrichtung (32-1; 32-2) zum kohärenten Summieren aller N getrennt verzögerten, dezimierten Ausgangsdatenwortströme, um einen Satz von digitalen Basis band-Datenwörtern zu erhalten, die wenigstens Amplitudeninformation von dem ausgebildeten Energiebündel darstellen.

10. Einrichtung nach Anspruch 9, wobei jede der Dezimierungseinrichtungen enthält: eine Einrichtung (28) zum Speichern von wenigstens D aufeinanderfolgenden gefilterten Datenwörtern und eine Einrichtung zum Wählen aller D-ten sequentiellen gespeicherten digitalen Datenwörter für einen Einschluß in das Ausgangsdatensignal.

11. Einrichtung nach Anspruch 9, wobei die Demodulationseinrichtung ferner eine Einrichtung (24a; 24b; 122-1) enthält zum Trennen des digitalen Datenwortstroms in jedem getrennten Kanal in einen Strom sequentieller Gleichphasen I-Signaldatenwörter und einen Strom sequentieller Querphasen-Q-Signaldatenwörter.

12. Einrichtung nach Anspruch 11, wobei die Filterungseinrichtung (26-1; 26-2) eine Einrichtung (26a; 26c) enthält zum getrennten digitalen Tiefpassfiltern von jedem der Ströme der digitalen I und Q Datenwörter in jedem Kanal.

13. Einrichtung nach Anspruch 12, wobei die Dezimationseinrichtung (27) eine Einrichtung (28-1; 28-2) enthält zum getrennten Dezimieren der Ströme der digitalen I und Q Datenwörter um den gewählten Dezimationsfaktor D, um jedes von einem dezimierten I Ausgangsdatensignal und einem dezimierten Q Ausgangsdatensignal zu liefern, die jeweils Datenwörter bei der reduzierten Abtastrate F' enthalten.

14. Einrichtung nach Anspruch 13, wobei die Dezimationseinrichtung (27) enthält: eine Einrichtung (29-1; 29-2) zum getrennten Speichern wenigstens D aufeinanderfolgender digitaler Datenwörter für jeden der I und Q Datenströme in jedem Kanal, eine Einrichtung (30-1a; 30-2a) zum Wählen aller Daten von sequentiellen gespeicherten digitalen I Datenwörter in jedem Kanal für einen Einschluß des I Ausgangsdatensignals für diesen Kanal, und eine Einrichtung zum Wählen aller D-ten sequentiellen gespeicherten digitalen Q Datenwörter in jedem Kanal für einen Einschluß in das Q Ausgangsdatensignal für diesen Kanal.

15. Einrichtung nach Anspruch 13, wobei jeder der N getrennten Kanäle ein unterschiedliches analoges Eingangssignal (20-1a; 20-2a) hat, das umgewandelt, demoduliert, gefiltert und dezimiert wird zu einem Paar I und Q Ausgangsdatensignale für diesen Kanal, und ferner enthält:

eine Einrichtung zum getrennten Verzögern der I und Q Ausgangsdatensignale von jedem Kanal um das gewählte Kanalverzögerungs-Zeitintervall, eine Einrichtung zum kohärenten Summieren aller verzögerten I Ausgangsdatensignale, um ein I Gesamtausgangsdatensignal zu liefern, und eine Einrichtung zum kohärenten Summieren aller verzögerten Q Ausgangsdatensignale, um ein Q Gesamtausgangsdatensignal zu liefern.

16. Einrichtung nach Anspruch 9, wobei die Umwandlungseinrichtung (20) enthält: eine Einrichtung zum Bereitstellen in jedem Kanal einer Anzahl K von Einrichtungen (ADC), die jeweils eine analoge Eingangssignalamplitude in ein digitales Datenwort umwandeln als Antwort auf das Empfangen von einem Sample-Strobe-Signal Sk bei einer maximalen Umwandlungsrate, die kleiner als die zweite Rate F ist, eine Einrichtung (20-1a; 20-2a) zum Verbinden des analogen Eingangssignals für diesen Kanal gleichzeitig gemeinsam mit den analogen Eingängen von allen K Umwandlungseinrichtungen für diesen Kanal, eine Einrichtung (20-1b; 20-2b) zum Veranlassen der j-ten Umwandlungseinrichtung, wobei 1≤j≤K, das gemeinsame analoge Signal bei dem Auftretn von jedem zugeordneten j-ten unterschiedlichen von einer gleichen Anzahl K von Sample-Strobe-Signalen 5., das zyklisch mit einem zunehmend größer werdenden Verzögerungsversetzungs-Zeitintervall Tsj=jxtd, wobei td=1/F, von einem gemeinsamen Synchronisationsereignis abzutasten, das bei einer Frequenz im wesentlichen gleich F/K Samples/Sekunde auftritt, eine Einrichtung (22) Ausbilden eines Stroms digitaler Datenwörter durch Gewinnen, in zyklischer Sequenz, in einer Rate von F Gesamtsamples pro Sekunde von verschachtelten (interleaved) digitalen Datenwörter, des Datenwortes, das dann durch die j-te der K Umwandlungseinrichtungen geliefert wird, die dann das gemeinsame analoge Signal in dem Kanal abtasten, und eine Einrichtung (20-1c; 20-2c) Liefern des gewonnenen digitalen Wortstroms als den Ausgangsstrom zur digitalen Demodulation in diesem Kanal.