DE3741877A1

DE3741877A1 - Kipp-flip-flop-schaltung

Info

Publication number: DE3741877A1
Application number: DE19873741877
Authority: DE
Inventors: Tadato Yamagata; Hiroshi Miyamoto; Michihiro Yamada; Shigeru Mori
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-12-10
Filing date: 1987-12-10
Publication date: 1988-06-23
Also published as: GB8728572D0; JPS63146612A; DE3741877C2; GB2199458A

Description

Die Erfindung bezieht sich auf eine Kipp-Flip-Flop-Schaltung und insbesondere auf eine Verbesserung dieser Schaltung zur Senkung der Leistungsaufnahme.

Fig. 1 ist ein Blockdiagramm und zeigt ein Beispiel einer vereinfachten Schaltung eines dynamischen 1-M-bit-RAM (Random Access Memory) mit 1 048 576 Speicherzellen. Es wird nun die grundsätzliche Funktionsweise des dynamischen RAM zusammen gefaßt und die Arbeitsweise des " before Refresh" in Bezug auf die Erfindung beschrieben.

Ein Taktgenerator 51 erhält ein -Signal (Row Address Strobe = Zeilenadressiersignal), ein -Signal (Column Address Strobe = Spaltenadressiersignal) und ein -Signal (Write Enable = Schreibfreigabesignal) von der CPU (Central Processing Unit = Zentrale Steuereinheit) und erzeugt Steuersignale 61. Bei einem normalen Schreib- und Lesebetrieb des dynamischen RAM erhält ein Adressierpufferspeicher 54 externe Adressiersignale EXT. A ₀ bis A ₉ im Zeitmultiplex und gibt interne Adressiersignale A ₀ bis A ₉ auf Zeitmultiplexbasis ab, ein Zeilendecoder 55 und ein Spaltendecoder 56 decodieren die internen Adressiersignale A ₀ bis A ₈. Die decodierten Signale werden auf die Speicherzellen anordnung 58 und die Eingangs-/Ausgangs-Gatter 57 gegeben. Der Schreibvorgang der Eingangsdaten D _IN und der Lesevorgang der Ausgangsdaten D _OUT werden in den Speicherzellen ausgeführt, deren Adressen in zuvor beschriebener Weise bestimmt worden sind. Ein Eingangspufferspeicher 59 nimmt die Eingangsdaten D _IN auf und leitet sie über die Eingangs-/Ausgangs-Gatter 57 und die Leserverstärker 63 in Reaktion auf die Steuersignale 64 eines Eingangs-/Ausgangs-Gebers 65 an die Speicherzellen anordnung 58 weiter. Das Steuersignal 64 wird in Reaktion auf das Steuersignal 61 vom Eingangs-/Ausgangs-Gatter 65 erzeugt, welcher das interne Adressiersignal A ₉ erhält. Andererseits erhält ein Ausgangspufferspeicher 60 über die Leseverstärker 63 und die Eingangs-/Ausgangs-Gatter 57 Daten von der Speicher zellenanordnung 58 und gibt in Reaktion auf die Steuersignale 64 Ausgangssignale D _OUT ab.

In einem dynamischen RAM erfolgt zwischen dem oben beschrie benen Lese- und Schreibvorgang ein Auffrischvorgang, und zwar ein Lesen und Überschreiben aller Speicherzellen. Gemäß Fig. 1 erzeugt bei einem Auffrischvorgang ein Auffrischgeber 52 ein Treibersignal 62, mit dem in Reaktion auf die Steuersignale des Taktgebers 51 ein Auffrischzähler getrieben wird. Der Auf frischzähler 53 führt den Zählvorgang nach Eingang des Treiber signals 62 aus und legt Ausgangssignale Q ₀ bis Q ₈ an den Adressierpufferspeicher 54. Der Adressierpufferspeicher 54 empfängt die Ausgangssignale Q ₀ bis Q ₈ vom Auffrischzähler 53 anstelle der externen Signale EXT. A ₀ bis A ₈ und legt die internen Adressiersignale A ₀ bis A ₈ an den Zeilendecoder 55. In der Speicherzellenanordnung 58 erfolgt das Lesen bereits eingespeicherter Daten und das Überschreiben nacheinander an den Speicherzellen, deren Adressen durch die internen Adressiersignale A ₀ bis A ₈ festgelegt sind. Nachdem der Auffrischzähler 53 die Ausgangssignale fortlaufend abgibt, kann das Auffrischen aller Speicherzellen durch Wiederholung des oben beschriebenen Vorgangs ausgeführt werden.

Der Auffrischvorgang, bei welchem die Auffrischsignale nicht extern angelegt werden wie die externen Adressiersignale EXT. A ₀ bis A ₉, sondern bei dem die Signale von dem auf dem Chip integrierten Auffrischzähler 53 erzeugt werden, wird als " before Refresh" bezeichnet und ist eine der Standard funktionen des dynamischen RAM.

Obwohl im vorstehenden ein dynamisches RAM mit " before Refresh"-Funktion als Beispiel beschrieben worden ist, ist die Anwendung der Erfindung nicht auf das dynamische RAM mit " before Refresh" beschränkt, wie durch diese Beschreibung aufgezeigt ist.

Eine für die vorliegende Anwendung auf eine dynamische Speichereinrichtung mit interner Auffrischfunktion besonders interessante Anwendung des Standes der Technik ist im US-Patent 42 07 618, "ON-CHIP REFRESH FOR DYNAMIC MEMORY", von L.S. White, Jr. und Kollegen, am 10. Juni 1980 veröffentlicht worden.

Fig. 2 ist ein Blockdiagramm einer Schaltung eines in Fig. 1 gezeigten Auffrischzählers 53. Die in Fig. 2 gezeigte Auffrischzählerschaltung weist eine kaskadenartige Verbindung von neun Kipp-Flip-Flop-Schaltungen 70 bis 78 auf. In Fig. 2 sind ein Treibersignal und das invertierte Treibersignal Signale zum Treiben der Auffrischzählerschaltung. Sie werden an einen Kipp-Flip-Flop 70 der ersten Stufe angelegt. Q ₀ bis Q ₈ und Q ₀ bis Q ₈ sind Ausgangssignale bzw. invertierte Ausgangssignale jeder der Kipp-Flip-Flop-Schaltungen 70 bis 78 und, mit Ausnahme der Kipp-Flip-Flop-Schaltung 78, Eingangssignale der Kipp-Flip-Flop-Schaltung der jeweils folgenden Stufe. Fast zur gleichen Zeit werden die Ausgangssignale Q ₀ bis Q ₈ jeder der Kipp-Flip-Flop-Schaltungen 70 bis 78 als Ausgangssignale der Auffrischzählerschaltung abgegeben.

Die Treiberimpulse ϕ und und die Ausgangssignale Q ₀ bis Q ₈ entsprechen den Treibersignalen 62 bzw. den Ausgangssignalen Q ₀ bis Q ₈ des Auffrischzählers im Blockdiagramm Fig. 1.

Fig. 3 ist ein Impulsdiagramm, aus dem zur Beschreibung der Funktionsweise der Auffrischzählerschaltung von Fig. 2 die Veränderungen jeder der Signale ersichtlich sind. In Fig. 3 sind die Veränderungen der Treiberimpulse ϕ und der Ausgangssignale Q ₀ bis Q ₃ dargestellt, und die Änderungen der Ausgangssignale Q ₄ bis Q ₈ sind ausgelassen. Fig. 3 zeigt, daß die in Fig. 2 gezeigte Auffrischzählerschaltung in Reaktion auf die Treibersignale ϕ und aufeinanderfolgend zunehmende binäre Signale als Ausgangssignale Q ₀ bis Q ₈ abgibt.

In einem dynamischen 1-Megabit-RAM können z. B. 512 Adressen durch das Anlegen von 512 Treiberimpulsen ϕ bzw. an die in Fig. 2 gezeigte, neun Kipp-Flip-Flop-Schaltungen umfassende Auffrischzählerschaltung erhalten werden. Damit kann das Auffrischen aller 1 Megabit Speicherzellen unter Verwendung dieser Zählerschaltung ausgeführt werden.

Fig. 4 ist das Schaltschema einer typischen Kipp-Flip-Flop- Schaltung. Fast die gleiche Schaltung ist in "MOS/LSI Design and Application" von W.N. CARR und Kollegen, McGRAW-HILL BOOK COMPANY, veröffentlicht worden.

Gemäß Fig. 4 weist die Kipp-Flip-Flop-Schaltung logische Schaltungen L 1 und L 2 auf, von denen jede AND- und NOR-Schaltungen enthält. Der Drain eines N-Kanal-MOS- Transistors 1 ist mit der Versorgungsleitung V _CC, seine Source mit einem Ausgangsknotenpunkt N 1 und sein Gate mit einer Versorgungsleitung V _GG verbunden. Der N-Kanal-MOS-Transistor 1 ist ein Lasttransistor der logischen Schaltung L 1. Der Drain eines n-Kanal-MOS-Transistors 3 ist mit dem Ausgangsknotenpunkt N 1, seine Source mit der Masseleitung V _ss und sein Gate mit einem Ausgangsknotenpunkt N 2 verbunden. Der Drain eines n-Kanal-MOS-Transistors 5 ist mit dem Ausgangsknotenpunkt N 1 und seine Source über einen Knotenpunkt N 3 mit dem Drain eines n-Kanal-MOS-Transistors 6 verbunden, und auf sein Gate wird ein Treiberimpuls ϕ gegeben. Die Source des n-Kanal-MOS-Transistors 6 ist mit der Masseleitung V _SS verbunden. Der n-Kanal-MOS- Transistor 5 und der n-Kanal-MOS-Transistor 6 bilden eine AND-Schaltung. Der Drain eines n-Kanal-MOS-Transistors 7 ist mit dem Ausgangsknotenpunkt N 1 und seine Source über einen Knotenpunkt N 4 mit dem Gate des n-Kanal-MOS-Transistors 6 und mit einer der Elektroden des Kondensators 20 verbunden. Die andere Elektrode des Kondensators 20 ist mit der Masseleitung V _SS verbunden. An das Gate des n-Kanal-MOS-Transistors 7 wird ein Treiberimpuls angelegt, der nicht zur gleichen Zeit wie der Treiberimpuls ϕ auf high-level ist. Der n-Kanal-MOS- Transistor 7 dient zur Weiterleitung der Spannung eines Ausgangs an den Knotenpunkt N 4. Der Kondensator 20 dient dazu, die Spannung des Ausgangs vorübergehend zu halten, während der n-Kanal-MOS-Transistor 7 gesperrt ist. Da der Kondensator 20 als freie Kapazität des Knotenpunkts N 4 existiert, liegt er in manchen Fällen möglicherweise nicht vor.

Die logische Schaltung L 2 ist in der gleichen Weise aufgebaut wie die logische Schaltung L 1. Der Drain eines n-Kanal-MOS-Transistors 2 ist mit einer Versorgungsleitung V _CC, seine Source mit dem Ausgangsknotenpunkt N 2 und sein Gate mit einer Versorgungsleitung V _GG verbunden. Der n-Kanal-MOS-Transistor 2 ist ein Lasttransistor der logischen Schaltung L 2. Der Drain eines n-Kanal-MOS-Transistors 4 ist mit dem Ausgangsknotenpunkt N 2, seine Source mit der Masseleitung V _SS und sein Gate mit dem Ausgangsknotenpunkt N 1 verbunden. Der n-Kanal-MOS-Transistor 4 und der n-Kanal-MOS-Transistor 3 bilden eine Einrastschaltung. Der Drain eines n-Kanal-MOS-Transistors 8 ist mit dem Ausgangsknotenpunkt N 2 und seine Source über einen Knotenpunkt N 5 mit dem Drain des n-Kanal-MOS-Transistors 9 verbunden, und auf sein Gate wird ein Treiberimpuls gelegt. Die Source des n-Kanal-MOS-Transistors 9 ist mit der Masseleitung V _SS verbunden. Der n-Kanal-MOS-Transistor 8 und der n-Kanal-Transistor 9 bilden eine AND-Schaltung. Der Drain eines n-Kanal-MOS- Transistors 10 ist mit dem Ausgangsknotenpunkt N 2 und seine Source über einen Knotenpunkt N 6 mit dem Gate des n-Kanal-MOS-Transistors 9 und mit einer Elektrode des Kondensators 21 verbunden. Die andere Elektrode des Kondensators 21 ist mit der Masseleitung V _SS verbunden. Auf das Gate des n-Kanal-MOS-Transistors 10 wird ein Treiberimpuls gelegt. Der n-Kanal-MOS-Transistor 10 dient zur Weiterleitung der Spannung des Ausgangs Q an den Knotenpunkt N 6. Der Kondensator 21 dient dazu, die Spannung des Ausgangs Q vorübergehend zu halten, während der n-Kanal-MOS-Transistor 10 gesperrt ist. Da der Kondensator 21 eine freie Kapazität des Knotenpunkts N 6 ist, liegt er in manchen Fällen möglicherweise nicht vor.

Fig. 5 ist ein Impulsdiagramm und dient zur Beschreibung der Funktionsweise der Kipp-Flip-Flop-Schaltung. Die Funktionsweise dieser Schaltung wird nachstehend unter Bezugnahme auf Fig. 5 beschrieben. Die Steuerung dieser Schaltung erfolgt durch Zwei-Phasen-Impulse ϕ und , welche nicht gleichzeitig auf high- level liegen. Es sei angenommen, daß zu einem Zeitpunkt t ₀ eine Spannung des Ausgangsknotenpunkts N 1 auf high-level und die Spannung des Ausgangsknotenpunkts N 2 auf low-level ist. Geht der Treiberimpuls zum Zeitpunkt t ₁ von low- auf high-level, werden die n-Kanal-Mos-Transistoren 7 und 10 leitend, und die Spannung des Ausgangs wird an den Knotenpunkt N 4 und die Spannung des Ausgangs Q an den Knotenpunkt N 6 weitergegeben. Damit wird der Knotenpunkt N 4 über die n-Kanal-MOS-Transistoren 1 und 7 von der Versorgungsleitung V _CC aufgeladen und geht auf high-level, während der Knotenpunkt N 6 über den n-Kanal-MOS-Transistor 4 zur Masseleitung V _SS entladen wird und auf low-level geht. Da die n-Kanal-MOS-Transistoren 5 und 8 zu diesem Zeitpunkt gesperrt sind, wird auf die Ausgänge und Q kein Einfluß ausgeübt. Dieser Zustand dauert an bis zum Zeitpunkt t ₃, wenn der Treiberimpuls vom high-Zustand in den low-Zustand übergeht. Die n-Kanal-MOS-Transistoren 5, 7, 8 und 10 sind vom Zeitpunkt t ₃ bis zum Zeitpunkt t ₄ gesperrt, und die Spannungen der Ausgängen und Q werden, bevor der Treiberimpuls auf low-level geht, durch die Kondensatoren 20 und 21 auf den Knotenpunkt N 4 bzw. N 6 geladen. Insbesondere hält der Knotenpunkt N 4 eine Spannung auf high-level, während der Knotenpunkt N 6 die Spannung auf low-level hält. Die Spannungen der Ausgänge und Q ändern sich nicht, so daß der Ausgang Q auf low-level bleibt, während der Ausgang auf high-level bleibt. Wenn der Treiberimpuls ϕ zum Zeitpunkt t ₅ von low-level auf high-level übergeht, werden die n-Kanal-MOS-Transistoren 5 und 8 leitend. Da der Knotenpunkt N 4 die Spannung auf high-level hält, werden die n-Kanal-MOS-Transistoren 5 und 6 beide leitend. Folglich geht die Spannung des Knotenpunkts N 1, welche auf high-level war, auf low-level über. Gleichzeitig wird der n-Kanal-MOS-Transistor 8 leitend, während der n-Kanal-MOS-Transistor 9 gesperrt bleibt, da der Knotenpunkt N 6 die Spannung auf low-level hält. Infolgedessen geht die Spannung des Knotenpunktes N 2, welche auf low-level war, über den n-Kanal-MOS-Transistor 12 auf high-level über. Als Ergebnis sind die Ausgänge Q und umgekehrt, so daß der Ausgang Q von low-level auf high-level und gleichzeitig der Ausgang von high-level auf low-level übergeht. Wenn der Treiberimpuls ϕ zum Zeitpunkt t ₇ von high-level auf low-level übergeht, werden nur die n-Kanal-MOS-Transistoren 5 und 8 gesperrt, und die Ausgänge Q und verändern sich nicht. Damit bleibt der Ausgang Q auf high-level, während der Ausgang auf low-level bleibt. Geht der Treiberimpuls zum Zeitpunkt t ₈ wieder von high-level auf low-level über, erfolgt der gleiche Vorgang wie für den Zeitpunkt t ₁ und danach beschrieben, wobei die Logikschaltung L 1 statt der Logikschaltung L 2 und umgekehrt betrieben werden. Anschließend wird der gleiche Vorgang wiederholt, und die Spannungen der Ausgänge Q und werden jedesmal vertauscht, wenn der Treiberimpuls ϕ von low-level auf high-level übergeht.

Da die n-Kanal-MOS-Transistoren 1 und 2, welche Lasttransistoren sind, mit ihren Gates an der Versorgungsleitung V _GG liegen, fließt in einer herkömmlichen Kipp-Flip-Flop-Schaltung ständig ein Strom von der Versorgungsleitung V _CC zur Masseleitung V _SS und verursacht eine hohe Leistungsaufnahme. Anders ausgedrückt fließt ständig ein Strom, um die Pegel der Ausgänge Q und stabil zu halten, und erhöht so die Leistungsaufnahme.

Ziel der Erfindung ist es nun, eine Kipp-Flip-Flop-Schaltung mit verringerter Leistungsaufnahme zu erhalten.

Die Erfindung weist zusammengefaßt folgendes auf:

Eine erste, zwischen einer Stromversorgung und einem ersten Ausgang liegende Stromversorgungsverbindungseinrichtung, mittels derer der erste Ausgang in Reaktion auf die Spannung eines zweiten Ausgangs auf den Spannungswert des Stromversorgungspegels gebracht wird,
eine erste, zwischen dem ersten Ausgang und einer Masse liegende Spannungshalteeinrichtung, mittels derer die Spannung des ersten Ausgangs in Reaktion auf ein Signal des ersten Eingangs, welcher Eingangssignale zweier vorbestimmter Pegel aufnimmt, vorübergehend gehalten und abgegeben wird,
eine erste, zwischen dem ersten Ausgang und der Masse liegende Spannungsentladungseinrichtung, mittels derer der erste Ausgang in Reaktion auf die Signale des zweiten Eingangs, welcher Eingangssignale zweier vorbestimmter, den auf den ersten Eingang gegebenen Eingangssignalen entgegengesetzt gerichtete Eingangssignale aufnimmt, und der ersten Spannungshalteeinrichtung auf den Spannungswert des Massepegels gebracht wird,
eine erste, zwischen dem ersten Ausgang und der Masse liegende Masseverbindungseinrichtung, mittels derer der erste Ausgang in Reaktion auf die Spannung des zweiten Ausgangs auf den Spannungswert des Massepegels gebracht wird,
eine zweite, zwischen der Stromversorgung und dem zweiten Ausgang liegende Stromversorgungsverbindungseinrichtung, mittels derer der zweite Ausgang in Reaktion auf die Spannung des ersten Ausgangs auf den Spannungswert des Stromversorgungspegels gebracht wird,
eine zweite, zwischen dem zweiten Ausgang und der Masse liegende Spannungshalteeinrichtung, mittels derer die Spannung des zweiten Ausgangs in Reaktion auf das Signal des ersten Ausgangs vorübergehend gehalten und abgegeben wird,
eine zweite, zwischen dem zweiten Ausgang und der Masse liegende Spannungsentladungseinrichtung, mittels derer die Spannung des zweiten Ausgangs in Reaktion auf die Signale des zweiten Eingangs und der zweiten Spannungshalteeinrichtung auf den Spannungswert des Massepegels gebracht wird, und
eine zweite, zwischen dem zweiten Ausgang und der Masse liegende Masseverbindungseinrichtung, mittels derer der zweite Ausgang in Reaktion auf die Spannung des ersten Ausgangs auf den Spannungswert des Massepegels gebracht wird.

Erfindungsgemäß arbeitet nur eine der beiden Stromversorgungsverbindungseinrichtungen zu einem gegebenen Zeitpunkt, um den entsprechenden ersten oder zweiten Ausgang auf den Pegel der Versorgungsspannung zu bringen. Es sei angenommen, daß die erste Stromversorgungsverbindungsein richtung arbeitet und so den Spannungspegel des ersten Ausgangs auf den Spannungspegel der Stromversorgung bringt. Die erste Spannungshalteeinrichtung hält die Spannung des ersten Ausgangs vorübergehend und legt sie in Reaktion auf ein Signal des ersten Eingangs auf die erste Spannungsentladungseinrichtung. Die erste Spannungsentladungseinrichtung bringt den ersten Ausgang in Reaktion auf die Signale des zweiten Eingangs und der ersten Spannungshalteeinrichtung auf den Massespannungs pegel. Sobald die Spannung des ersten Ausgangs vom Versorgungsspannungspegel auf den Massespannungspegel übergeht, bringt die zweite Stromversorgungsverbindungseinrichtung den zweiten Ausgang in Reaktion auf die Spannung des ersten Ausgangs auf den Stromversorgungsspannungspegel. Bei dieser Gelegenheit hält die erste Masseverbindungseinrichtung den ersten Ausgang in Reaktion auf die Spannung des zweiten Ausgangs auf dem Massespannungspegel, und gleichzeitig trennt die erste Stromversorgungsverbindungseinrichtung den ersten Ausgang in Reaktion auf die Spannung des zweiten Ausgangs zu diesem Zeitpunkt von der Stromversorgung. Damit ist der erste Ausgang auf den Massespannungspegel gebracht und wird stabil. Die zweite Stromversorgungsverbindungseinrichtung hält die Spannung des zweiten Ausgangs, indem sie den zweiten Ausgang in Reaktion auf die stabile Spannung des ersten Ausgangs auf den Versorgungsspannungspegel bringt. Die zweite Masseverbindungseinrichtung trennt den zweiten Ausgang in Reaktion auf diese stabile erste Ausgangsspannung von der Masse. Bei dem vorstehend beschriebenen Vorgang fließt in der Schaltung nicht ständig ein Strom von der Stromversorgung zur Masse. Der Grund dafür liegt darin, daß der auf den Massespannungspegel gebrachte Ausgang, also der erste Ausgang, von der Stromversorgung getrennt ist und der auf den Versorgungsspannungspegel gebrachte Ausgang, also der zweite Ausgang, von der Masse getrennt ist.

Vorstehend wurde die Betriebsweise dieser Schaltung beschrieben, bei welcher der Spannungspegel des ersten Ausgangs vom Versorgungsspannungspegel auf den Massespannungspegel und der Spannungspegel des zweiten Ausgangs vom Massespannungspegel auf den Versorgungsspannungspegel übergeht. Der Vorgang, bei welchem die Spannungspegel der beiden Ausgänge sich umgekehrt verändern, kann entsprechend beschrieben werden, so daß die Beschreibung ausgelassen wird.

Erfindungsgemäß wird ein ständiger Stromfluß von der Stromversorgung zur Masse unterdrückt, so daß eine unnötige Leistungsaufnahme reduziert werden kann.

In einer bevorzugten Ausführungsform der Erfindung weist die erste und die zweite Verbindungseinrichtung jeweils eine erste bzw. eine zweite Schalteinrichtung auf. Bei Verwendung dieser ersten bzw. zweiten Schalteinrichtung als erste bzw. zweite Verbindungseinrichtung kann die Schaltung einen einfachen Aufbau erhalten.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 beispielhaft ein Blockschaltbild einer Schaltung eines dynamischen RAM;

Fig. 2 ein Blockschaltbild einer Auffrischzählerschaltung gemäß Fig. 1;

Fig. 3 ein Impulsdiagramm, aus dem zur Beschreibung der Funktionsweise des in Fig. 2 gezeigten Auffrisch zählers die Änderungen aller Impulse ersichtlich sind;

Fig. 4 beispielhaft das Schaltschema einer Kipp-Flip-Flop- Schaltung;

Fig. 5 ein Impulsdiagramm zur Beschreibung der Arbeitsweise von Kipp-Flip-Flop-Schaltungen nach Fig. 4 und Fig. 6, welche nachstehend beschrieben wird; und

Fig. 6 beispielhaft das Schaltschema einer erfindungs gemäßen Kipp-Flip-Flop-Schaltung.

Nachstehend wird unter Bezugnahme auf die Figuren eine Ausführungsform der Erfindung beschrieben. Dabei sind in der Beschreibung der Ausführungsform die Abschnitte in geeigneter Weise weggelassen worden, die sich mit der Beschreibung des Standes der Technik decken.

Fig. 6 zeigt das Schaltschema einer Kipp-Flip-Flop-Schaltung in einer erfindungsgemäßen Ausführungsform.

Der Aufbau dieser Ausführungsform unterscheidet sich vom Aufbau einer herkömmlichen Kipp-Flip-Flop-Schaltung gemäß Fig. 4 in folgenden Punkten. Anstelle des n-Kanal-MOS-Transistors 1 wird als Lasttransistor der Logikschaltung L 1 ein p-Kanal-MOS- Transistor 11 verwendet, und ein p-Kanal-MOS-Transistor 12 wird als Lasttransistor der Logikschaltung L 2 anstelle des n-Kanal-MOS-Transistors 2 verwendet. Die Source des p-Kanal- MOS-Transistors 11 ist mit der Versorgungsleitung V _CC, sein Drain mit dem Ausgangsknotenpunkt N 1 und sein Gate mit dem Ausgangsknotenpunkt N 2 verbunden. Die Source des p-Kanal-MOS- Transistors 12 ist mit der Versorgungsleitung V _CC, sein Drain mit dem Ausgangsknotenpunkt N 2 und sein Gate mit dem Ausgangsknotenpunkt N 1 verbunden.

Damit wird eine Kipp-Flip-Flop-Schaltung mit CMOS-Aufbau von Zwei-Phasen-Treiberimpulsen ϕ und betrieben, welche nicht wie im Falle einer herkömmlichen Einrichtung gleichzeitig auf high-level gehen, und die Funktionsweise dieser Schaltung ist weitgehend die gleiche wie die einer herkömmlichen. Die Treiberimpulse ϕ und werden extern über die Eingänge und P angelegt.

Die Funktionsweise der Kipp-Flip-Flop-Schaltung wird anhand von Fig. 5 erläutert.

Es sei angenommen, daß die Spannung am Knotenpunkt N 1 auf high-level und die Spannung am Knotenpunkt N 2 auf low-level ist. Wenn der Treiberimpuls zum Zeitpunkt t ₁ von low-level auf high-level wechselt, werden die n-Kanal-MOS-Transistoren 7 und 10 leitend, die Spannung des Ausgangs Q wird an den Knoten punkt N 4 gelegt, und die Spannung des Ausgangs Q wird an den Knotenpunkt N 6 gelegt. Insbesondere wird der Knotenpunkt N 4 durch den p-Kanal-MOS-Transistor 11 und den n-Kanal-MOS- Transistor 7 von der Versorgungsleitung V _CC aufgeladen, und die Spannung geht auf high-level. Andererseits wird der Knotenpunkt N 6 durch den n-Kanal-MOS-Transistor 4 zur Masseleitung V _SS entladen, und die Spannung geht auf low-level über. Zu diesem Zeitpunkt ändern sich die Ausgänge Q und nicht, da die n-Kanal-MOS-Transistoren 5 und 8 gesperrt sind. Dieser Zustand hält bis zum Zeitpunkt t ₃ an, wenn der Treiberimpuls vom high-level-Zustand in den low-level-Zustand übergeht. Die n-Kanal-MOS-Transistoren 5, 7, 8 und 10 bleiben vom Zeitpunkt t ₃ bis zum Zeitpunkt t ₄ gesperrt, und die Spannungen der Ausgänge Q und vor dem Übergang des Treiberimpulses in den low-level-Zustand werden durch die Kondensatoren 20 und 21 an die Knotenpunkte N 4 bzw. N 6 weitergegeben. Somit liegt der Knotenpunkt N 4 auf high-level und der Knotenpunkt N 6 auf low-level. Die Spannungen der Ausgängen Q und ändern sich nicht, und insbesondere bleibt der Ausgang Q auf low-level, während der Ausgang auf high-level bleibt. Wenn der Treiberimpuls ϕ zum Zeitpunkt t ₅ vom low-level-Zustand in den high-level-Zustand wechselt, werden die n-Kanal-MOS- Transistoren 5 und 8 leitend. Da der Knotenpunkt N 4 auf high-level liegt, werden die beiden n-Kanal-MOS-Transistoren 5 und 6 leitend. Dadurch geht die Spannung am Knotenpunkt N 1, welcher auf high-level war, auf low-level zurück. Gleichzeitig wird der n-Kanal-MOS-Transistor 8 leitend, da der Knotenpunkt N 6 auf low-level liegt, aber der n-Kanal-MOS-Transistor 9 bleibt gesperrt. Da die Spannung des Ausgangsknotenpunktes N 1 abnimmt, wird der p-Kanal-MOS-Transistor 12 leitend, und die Spannung des Knotenpunkts N 2, welcher auf low-level war, steigt auf high-level an. Folglich sind die Ausgänge Q und invertiert, d. h. der Ausgang Q wechselt vom low-level- in den high-level-Zustand, und zur gleichen Zeit wechselt der Ausgang vom high-level- zum low-level-Zustand. Zum Zeitpunkt t _7′ wenn der Treiberimpuls ϕ vom high-level-Zustand in den low-level- Zustand übergeht, werden nur die n-Kanal-MOS-Transistoren 5 und 8 gesperrt, und die Ausgänge Q und bleiben unverändert. Damit bleibt der Ausgang Q auf high-level, während der Ausgang auf low-level bleibt. Der Betrieb nach dem zum Zeitpunkt t ₈ erfolgten Wechsel des Treiberimpulses vom low-level-Zustand in den high-level-Zustand erfolgt in gleicher Weise wie der oben beschriebene Betrieb nach dem Zeitpunkt t ₁, mit der Ausnahme, daß der Logikschaltkreis L 1 statt des Logik schaltkreis L 2 und umgekehrt betrieben wird. Anschließend wird der gleiche Vorgang wiederholt, und die Ausgänge Q und werden jedesmal invertiert, wenn der Treiberimpuls ϕ vom low-level- Zustand in den high-level-Zustand wechselt.

Wie oben beschrieben ist, handelt es sich bei dieser Schaltung um eine CMOS-Kipp-Flip-Flop-Schaltung, in welcher p-Kanal-MOS-Transistoren 11 und 12 als Lasttransistoren verwendet werden. Damit fließt, im Gegensatz zu einer herkömmlichen Einrichtung, nicht ständig ein Strom von der Versorgungsleitung V _CC zur Masseleitung V _SS. Ein Strom fließt von der Versorgungsleitung V _CC zur Masseleitung V _SS nur in dem Moment, wenn die Spannungspegel der beiden Ausgänge Q und invertiert werden, wodurch die Leistungsaufnahme im Vergleich zu einer herkömmlichen Einrichtung stark reduziert werden kann. Außerdem werden für die Ausgängen Q und stabile Spannungspegel erhalten, da die Ausgangsknotenpunkte N 1 und N 2 durch die CMOS-Flip-Flops 3, 4, 11 und 12 eingerastet sind.

Wie oben beschrieben ist, bringt erfindungsgemäß eine erste, zwischen der Stromversorgung V _CC und einem ersten Ausgang liegende Stromversorgungsverbindungseinrichtung 11 und eine zweite, zwischen der Stromversorgung V _CC und dem zweiten Ausgang Q liegende Stromversorgungsverbindungseinrichtung 12 den verbundenen Ausgang in Reaktion auf die Spannung des anderen Ausgangs auf den Spannungspegel der Stromversorgung, und die andere der beiden Einrichtungen 11, 12 trennt den verbundenen Ausgang von der Stromversorgung. Gleichzeitig trennt eine Masseverbindungseinrichtung der ersten, zwischen dem ersten Ausgang und der Masse V _SS liegende Massever bindungseinrichtung 3 und eine zweite, zwischen dem zweiten Ausgang Q und der Masse V _SS liegende Masseverbindungs einrichtung, welche mit dem auf den Versorgungsspannungspegel V _CC gebrachten Ausgang verbunden ist, den Ausgang der Stromversorgung von der Masse V _SS, und die andere Masse verbindungseinrichtung verbindet den Ausgang der Strom versorgung mit der Masse V _SS. Somit wird eine Kipp-Flip-Flop- Schaltung erhalten, in welcher kein Durchgangsstrom ständig zwischen der Stromversorgung V _CC und der Masse V _SS fließt und in welcher die Spannungen der Ausgänge stabil sind.

Claims

1. Kipp-Flip-Flop-Schaltung, deren einer Zustand die Antwort auf ein Eingangssignal ist, gekennzeichnet durch einen ersten Eingang () und einen zweiten Eingang (P) zur Aufnahme von Eingangssignalen mit zwei vorbestimmten, zueinander entgegengesetzten Pegeln, einen ersten Ausgangs () und einen zweiten Ausgang (Q) zum gleichzeitigen Abgeben zweier zueinander entgegengesetzter Signale,
eine erste, zwischen einer Stromversorgung (V _cc) und dem ersten Ausgang () liegende Stromversorgungsverbindungseinrichtung (11), mittels derer der erste Ausgang () in Reaktion auf die Spannung des zweiten Ausgang (Q) auf den Spannungswert des Stromversorgungspegels (V _cc) gebracht wird,
eine erste, zwischen dem ersten Ausgang () und einer Masse (V _ss) liegende Spannungshalteeinrichtung (7, 20) mittels derer die Spannung des ersten Ausgang (Q) in Reaktion auf ein Signal des ersten Eingangs (P) vorübergehend gehalten und abgegeben wird,
eine erste, zwischen dem ersten Ausgang (Q) un der Masse (V _ss) liegende Spannungsentladungseinrichtung (5, 6), mittels derer der erste Ausgang (Q) in Reaktion auf die Signale des zweiten Eingangs (P) und der ersten Spannungshalteeinrichtung (7, 20) auf den Spannungswert des Massepegels (V _ss) gebracht wird,
eine erste, zwischen dem ersten Ausgang (Q) und der Masse (V _ss) liegende Masseverbindungseinrichtung (3), mittels derer der erste Ausgang (Q) in Reaktion auf die Spannung des zweiten Ausgangs (Q) auf den Spannungswert des Massepegels (V _ss) gebracht wird,
eine zweite, zwischen der Stromversorgung (V _cc) und dem zweiten Ausgang (Q) liegende Stromversorgungsverbindungseinrichtung (12), mittels derer der zweite Ausgang (Q) in Reaktion auf die Spannung des ersten Ausgangs (Q) auf den Spannungswert des Stromversorgungspegels (V _cc) gebracht wird,
eine zweite, zwischen dem zweiten Ausgang (Q) und der Masse (V _ss) liegende Spannungshalteeinrichtung (10, 21), mittels derer die Spannung des zweiten Ausgangs (Q) in Reaktion auf das Signal des ersten Ausgangs (P) vorübergehend gehalten und abgegeben wird,
eine zweite, zwischen dem zweiten Ausgang (Q) und der Masse (V _ss) liegende Spannungsentladungseinrichtung (8, 9), mittels derer die Spannung des zweiten Ausgangs (Q) in Reaktion auf die Signale des zweiten Eingangs (P) und der zweiten Spannungs halteeinrichtung (10, 21) auf den Spannungswert des Massepegels (V _ss) gebracht wird, und
eine zweite, zwischen dem zweiten Ausgang (Q) und der Masse (V _ss) liegende Masseverbindungseinrichtung (4), mittels derer der zweite Ausgang (Q) in Reaktion auf die Spannung des ersten Ausgangs (Q) auf den Spannungswert des Massepegels (V _ss) gebracht wird.

2. Kipp-Flip-Flop-Schaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die erste Stromversorgungseinrichtung eine erste Schalteinrichtung (11) und die zweite Stromversorgungs verbindungseinrichtung eine zweite Schalteinrichtung (12) aufweist.

3. Kipp-Flip-Flop-Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Spannungshalteeinrichtung eine erste, zwischen dem ersten Ausgang () und der Masse (V _ss) liegende Reihenschaltung aus einer dritten Schalteinrichtung (8) und einem ersten Kondensator (20) aufweist,
daß die dritte Schalteinrichtung (7) und der erste Kondensator (20) an einem ersten Knotenpunkt (N 4) miteinander verbunden sind,
daß die dritte Schalteinrichtung (7) den Knotenpunkt (N 4) in Reaktion auf ein Signal vom ersten Eingang () auf den Spannungswert des ersten Ausgangs () bringt,
daß der erste Kondensator (20) durch die Spannung des ersten Knotenpunkts (N 4) geladen wird, daß die zweite Spannungshalte einrichtung eine zweite, zwischen dem zweiten Ausgang (Q) und der Masse (V _ss) liegende Reihenschaltung aus einer vierten Schalteinrichtung (10) und einem zweiten Kondensator (21) aufweist,
daß die vierte Schalteinrichtung (10) und der zweite Kondensator (21) an einem zweiten Knotenpunkt (N 6) miteinander verbunden sind,
daß die vierte Schalteinrichtung (10) den zweiten Knotenpunkt (N 6) in Reaktion auf ein Signal des ersten Eingangs () auf den Spannungswert des zweiten Ausgangs (Q) bringt und
daß der zweite Kondensator (21) durch die Spannung des zweiten Knotenpunkts (N 6) geladen wird.

4. Kipp-Flip-Flop-Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Spannungsentladungsein richtung eine dritte, zwischen dem ersten Ausgang () und der Masse (V _ss) liegende Reihenschaltung aus einer fünften Schalteinrichtung (5) und einer sechsten Schalteinrichtung (6) aufweist, daß die fünfte Schalteinrichtung (5) in Reaktion auf ein Signal des zweiten Eingangs (P) gesteuert wird,
daß die sechste Schalteinrichtung (6) in Reaktion auf ein Signal des ersten Knotenpunkts (N 4) gesteuert wird,
daß die zweite Spannungsentladungseinrichtung eine vierte, zwischen dem zweiten Ausgang (Q) und der Masse (V _ss) liegende Reihenschaltung aus einer siebenten Schalteinrichtung (8) und einer achten Schalteinrichtung (9) aufweist,
daß die siebente Schalteinrichtung (8) in Reaktion auf ein Signal des zweiten Eingangs (P) gesteuert wird und daß die achte Schalteinrichtung (9) in Reaktion auf ein Signal des zweiten Knotenpunkts (N 6) gesteuert wird.

5. Kipp-Flip-Flop-Schaltung gemäß einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Masseverbindungsein richtung eine neunte Schalteinrichtung (3) und die zweite Masseverbindungseinrichtung eine zehnte Schalteinrichtung (4) aufweist.

6. Kipp-Flip-Flop-Schaltung gemäß einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß eine Mehrzahl solcher Kipp-Flip-Flop-Schaltungen einen Auffrischzähler eines dynamischen RAM mit Auffrischfunktion bildet.

7. Kipp-Flip-Flop-Schaltung gemäß einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß jede der zehn Schalteinrichtungen eine Feldeffekteinrichtung aufweist.

8. Kipp-Flip-Flop-Schaltung gemäß Anspruch 7, dadurch gekennzeichnet, daß die Feldeffekteinrichtungen der ersten Schalteinrichtung (11) und der zweiten Schalteinrichtung (12) von einem Leitfähigkeitstyp sind und daß die Feldeffekteinrichtungen der anderen Schalteinrichtungen vom anderen Leitfähigkeitstyp sind.

9. Kipp-Flip-Flop-Schaltung gemäß Anspruch 8, dadurch gekennzeichnet, daß der eine Leitfähigkeitstyp der p-Typ ist und daß der andere Leitfähigkeitstyp der n-Typ ist.