DE3728364C2 - - Google Patents

Description

Die Erfindung bezieht sich auf ein Bilddaten-Codiergerät zur codierenden Verarbeitung von Bilddaten gemäß Oberbegriff des Patentanspruchs 1.

Aus der DE 3 35 23 819 A1, von der im Oberbegriff des Patentanspruchs 1 ausgegangen wird, ist ein Bilddaten-Codiergerät bekannt, bei dem die Bilddaten in codierter oder uncodierter Form in einem Bildspeicher gespeichert werden, auf den in herkömmlicher Adressierungstechnik, d. h. ohne DMA-Steuerung zugegriffen wird. Dieses bekannte Gerät ist für eine Hochgeschwindigkeits- Bilddatenverarbeitung ungeeignet.

In "Intel component data catalog", 1980, S. 6-99 bis 6-115, ist der programmierbare DMA-Steuerbaustein 8257/82557-5 beschrieben, der die Zentraleinheit von der Speicheradressierung beim Dateneinschreiben und -auslesen in bzw. aus einer Speichereinrichtung entlastet.

Aus der DE 34 36 631 A1 ist ein Bilddaten-Verarbeitungsgerät bekannt, auf dessen Speicher unter DMA-Steuerung zugegriffen wird, wobei die Bilddaten uncodiert bleiben.

Der Erfindung liegt die Aufgabe zugrunde, ein Bilddaten-Codiergerät gemäß Oberbegriff des Patentanspruchs 1 derart weiterzubilden, daß eine schnelle und präzise Bilddaten-Codierung durchführbar ist.

Diese Aufgabe wird erfindungsgemäß mit den im kennzeichnenden Teil des Patentanspruchs 1 aufgeführten Mitteln gelöst.

Dadurch, daß ein intermittierendes Zuführen der zu verarbeitenden Bilddaten ermöglicht ist, weist das Gerät eine größtmögliche Flexibilität auf, wodurch eine präzise Codierung mit hoher Geschwindigkeit möglich ist.

Weitere vorteilhafte Ausführungsbeispiele sind in den Unteransprüchen bezeichnet:

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher erläutert.

Es zeigt

Fig. 1 ein Blockschaltbild den prinzipiellen Aufbau eines Bilddaten-Verarbeitungsgeräts in Form eines Faksimilegeräts,

Fig. 2 schematisch einen Codiervorgang der Bilddaten,

Fig. 3 ein Blockschaltbild einer Schaltung zur doppelt-modifizierten Reed-Codierung (MMR),

Fig. 4 Speicherbereiche zur gegenseitigen Kommunikation zwischen mehreren Zentraleinheiten,

Fig. 5 ein Impulsdiagramm zur Erläuterung einer seriellen Umsetzung der Bilddaten,

Fig. 6 ein Flußdiagramm eines Steuerungsablaufs des Codiervorgangs,

Fig. 7 schematisch einen Decodiervorgang der Bilddaten,

Fig. 8 ein Blockschaltbild einer Schaltung zur doppelt-modifizierten Reed-Decodierung (MMR),

Fig. 9 ein Impulsdiagramm zur Erläuterung einer Parallel-Umsetzung der Bilddaten,

Fig. 10 ein Flußdiagramm eines Steuerungsablaufs des Decodiervorgangs,

Fig. 11 ein Blockschaltbild eines Fensterspeichers,

Fig. 12 ein Blockschaltbild den prinzipiellen Aufbau einer Adress-Steuereinheit,

Fig. 13 ein Blockschaltbild einer zweiten Ausführungsform der Adress-Steuereinheit,

Fig. 14 die Datenanordnung in einem Bildspeicher, und

Fig. 15 ein Blockschaltbild einer Bildspeicher-Schaltung.

Nachfolgend wird ein Ausführungsbeispiel beschrieben, bei dem die Bilddaten einer zweidimensionalen, doppelt-modifizierten Reed-Codierung (MMR-Codierung) unterzogen werden.

Fig. 1 zeigt anhand eines Blockschaltbilds den Gesamtaufbau eines Ausführungsbeispiels des Bilddaten-Verarbeitungsgeräts in Form eines Faksimilegeräts. Gemäß Fig. 1 enthält dieses Gerät eine Zentraleinheit bzw. CPU 1 in Form eines bekannten Mikroprozessors, eine Floppy-Disk-Steuereinheit bzw. -Controller 2, eine serielle Schnittstelle bzw. Interface 3, einen Systembus 4, einen Hauptspeicher 5 zur Speicherung eines Steuerungsablaufs bzw. Programms für die CPU 1, ein Floppy-Disk- bzw. Diskettenlaufwerk 6 für Disketten zur Speicherung von Anwenderprogrammen oder dgl., eine Tastatur 7 zur Eingabe von Befehlen, einen Bild- bzw. Bilddatenbus 8, eine Zeigevorrichtung 9, eine Anzeigeeinheit 10, eine Schnittstellen-Steuereinrichtung bzw. einen Interface-Controller 11, einen Bildanzeige-Prozessor 13, einen Halbbild- bzw. Framespeicher 14, einen Fensterspeicher 15, eine MMR-Codier/Decodiereinheit 16, eine Ein/Ausgabe-Steuereinheit 17, eine Schnittstelle-A für das öffentliche Netz bzw. ein Leitungsinterface-A 18, ein Leitungsinterface-B 19, eine Festplatten-Steuereinheit bzw. einen Harddisk-Controller 20 sowie ein Festplattenlaufwerk 21.

Das Leitungsinterface-B 19, das der Datenübertragung und dem Datenempfang über bzw. aus der Leitung dient, empfängt über die Leitung aufeinanderfolgend einer MMR-Codierung unterzogene Daten bzw. Bilddaten, teilt dem Leitungsinterface-A 18 den Empfang dieser MMR-codierten Bilddaten mit und überträgt die Bilddaten zu dem Leitungsinterface-A 18. Im Ansprechen darauf informiert das Leitungsinterface-A 18 die CPU 1 über den Empfang der MMR-codierten Bilddaten mittels einer CPU-Interkommunikation über den Systembus 4 und nimmt die aus dem Leitungsinterface-B 19 übertragenen Bilddaten auf. Nach Abschluß des Empfangs der MMR-codierten Bilddaten über die Leitung und nach der Aufnahme der von dem Leitungsinterface-B 19 übertragenen Bilddaten informiert das Leitungsinterface-A 18 die CPU 1 hierüber. Hierauf überträgt die CPU 1 die empfangenen Bilddaten aus dem Leitungsinterface-A 18 über den Systembus 4 und die Festplatten-Steuereinheit 20 zu dem Festplattenlaufwerk 21 und speichert die empfangenen Bilddaten auf der Festplatte.

Die von der Zeile empfangenen, MMR-codierten und in dem Festplattenlaufwerk 21 gespeicherten Daten werden in folgender Weise decodiert und einem Drucker zugeführt:

Die CPU 1 überträgt die codierten und in dem Festplattenlaufwerk 21 gespeicherten Daten über die Festplatten-Steuereinheit 20 zu dem Fensterspeicher 15. Dann führt die CPU 1 der MMR-Codier/Decodiereinheit 16 mittels CPU-Interkommunikation einen Decodier-Anforderungsbefehl zu, worauf diese aufeinanderfolgend die MMR-codierten Daten in Einheiten zu einem Wort durch parallele DMA-Übertragung aus einem von der CPU 1 angegebenen Bereich des Fensterspeichers 15 empfängt. Die MMR-Codier/Decodiereinheit 16 führt die Decodierung in Aufeinanderfolge durch und sendet die decodierten Bilddaten über den Bilddatenbus 8 durch parallele DMA-Übertragung in Einheiten von einem Wort zu einem von der CPU 1 angegebenen Bereich des Framespeichers 14.

Nach Beendigung der Decodierung der Bilddaten des gesamten von der CPU 1 angegebenen Bereichs des Fensterspeichers 15 und nach der Speicherung der decodierten Bilddaten in dem Framespeicher 14, sendet die MMR-Codier/Decodiereinheit 16 eine Antwort, die der CPU 1 die Beendigung der Decodierung mitteilt. Auf den Empfang dieser Antwort hin führt die CPU 1 der Ein/Ausgabe-Steuereinheit 17 einen Befehl zu, mit dem sie eine Ausgabe zu dem Drucker anfordert, worauf die Ein/Ausgabe-Steuereinheit 17 dem Drucker die decodierten Bilddaten durch Auslesen aus dem von der CPU 1 angegebenen Bereich des Framespeichers 14 über den Bilddatenbus 8 zuführt. Infolgedessen zeichnet der Drucker auf einem Aufzeichnungsmaterial, wie z. B. Papier, ein den empfangenen Bilddaten entsprechendes Bild auf. Im Falle einer Signalausgabe auf der Anzeigeeinheit 10 werden die in dem Fensterspeicher 15 gespeicherten Bilddaten in gleicher Weise decodiert und zu dem Framespeicher 14 übertragen, wobei der Bildanzeige-Prozessor 13 auf den Framespeicher 14 zugreift, um auf der Anzeigeeinheit 10 ein den empfangenen Bilddaten entsprechendes Bild anzuzeigen bzw. darzustellen.

Die über die jeweilige Kommunikationsleitung bzw. das öffentliche Netz empfangenen, MMR-codierten Bilddaten werden dem Drucker oder der Anzeigeeinheit 10 in der vorstehend beschriebenen Weise zugeführt. Nachfolgend wird der Vorgang der Codierung von Bilddaten, die mittels einer Abtasteinrichtung bzw. eines Scanners erzeugt werden, sowie deren Übertragung zu der Kommunikationsleitung näher erläutert.

Die Abtasteinrichtung sendet der Ein/Ausgabe- Steuereinheit 17 ein Startsignal, das den Beginn eines Lesevorgangs anfordert und das die letztere der CPU 1 zuführt. Hierauf befiehlt die CPU 1 der Ein/Ausgabe-Steuereinheit 17, den Lesevorgang der Abtasteinrichtung einzuleiten. Die Ein/Ausgabe-Steuereinheit 17 teilt diesen Befehl der Abtasteinrichtung entsprechend mit und speichert daraufhin über den Bilddatenbus 8 die von der Abtasteinrichtung durch Abtasten eines Vorlagenbilds erhaltenen Bilddaten aufeinanderfolgend in einem von der CPU 1 angegebenen Bereich des Fensterspeichers 15. Nach Beendigung des Lesevorgangs durch die Abtasteinrichtung informiert die Ein/Ausgabe-Steuereinheit 17 die CPU 1 hierüber, worauf die CPU 1 die in dem Fensterspeicher 15 gespeicherten Bilddaten aufeinanderfolgend über den Systembus 4 und die Festplatten-Steuereinheit 20 in das Festplattenlaufwerk 21 überträgt.

Die derart in dem Festplattenlaufwerk 21 gespeicherten Bilddaten werden auf folgende Weise einer MMR-Codierung unterzogen:

Die CPU 1 überträgt die in dem Festplattenlaufwerk 21 gespeicherten Bilddaten zu dem Framespeicher 14. Nach Abschluß dieser Übertragung sendet die CPU 1 der MMR-Codier/Decodiereinheit 16 einen Codier-Anforderungsbefehl, woraufhin diese über den Bilddatenbus 8 aufeinanderfolgend die Bilddaten in Einheiten von einem Wort durch parallele DMA-Übertragung aus dem von der CPU 1 angegebenen Framespeicher 14 bzw. einem Bereich desselben empfängt. Die MMR-Codier/Decodiereinheit 16 unterzieht diese Bilddaten aufeinanderfolgend einer MMR-Codierung und speichert die MMR-codierten Bilddaten über den Systembus 4 in einem von der CPU 1 angegebenen Bereich des Fensterspeichers 15.

Nach Beendigung der MMR-Codierung aller Bilddaten in dem von der CPU 1 angegebenen Bereich des Framespeichers 14, sendet die MMR-Codier/Decodiereinheit 16 der CPU 1 eine Antwort, die den Abschluß der Codierung angibt, worauf die CPU 1 die codierten Bilddaten des Fensterspeichers 15 über den Systembus 4 und die Festplatten-Steuereinheit 20 in dem Festplattenlaufwerk 21 speichert.

Daraufhin überträgt die CPU 1 die auf diese Weise in dem Festplattenlaufwerk 21 gespeicherten codierten Bilddaten über die Festplatten-Steuereinheit 20 und den Systembus 4 zu dem Leitungsinterface-A 18. Gleichzeitig informiert die CPU 1 das Leitungsinterface-A 18 über diese Übertragung, worauf dieses von dem Leitungsinterface-B 19 eine Übertragung anfordert. Auf diese Anforderung hin empfängt das Leitungsinterface-B 19 die zu übertragenden, MMR-codierten Bilddaten von dem Leitungsinterface-A 18 und führt die Übertragung über die Leitung bzw. Kommunikationsleitung durch.

Fig. 2 zeigt die Art und Weise der von der in Fig. 1 gezeigten MMR-Codier/Decodiereinheit 16 durchgeführten MMR-Codierung von in dem Framespeicher gespeicherten Bilddaten, und zwar von jeweils einer Abtastzeile gleichzeitig.

Fig. 3 zeigt ein Blockschaltbild einer Ausführungsform einer Codiereinheit der in Fig. 1 gezeigten Codier/Decodiereinheit 16.

Gemäß Fig. 3 besitzt diese Codiereinheit eine Zentraleinheit bzw. CPU 22, einen Schreib/Lesespeicher bzw. RAM 23, einen Festwertspeicher bzw. ROM 24, einen Adress-Zwischenspeicher 25, Bus-Zuteiler bzw. -Arbiter 26 und 56, Bus-Steuereinheiten 27 und 57, bidirektionale Sender/Empfänger 28 und 58, Tristate-Puffer 29 und 59, Puffer 30 und 50, einen Adressdecoder 31, FIFO-Register 32 und 52, einen Adressbus 33, einen Datenbus 34, ein Ein/Ausgabekanal- Register 36, einen Parallel/Serien- bzw. P/S-Umsetzer 37, einen MMR-Codierer 38, ein NAND-Gatter 39, UND-Gatter 40 und 41, ein ODER-Gatter 42, einen Horizontal- Synchronsignalgenerator 43, einen Vertikal-Synchronsignalgenerator 44, einen Komparator 45, eine 2-Kanal-Direktzugriffs-Steuereinheit bzw. einen 2-Kanal-DMA-Controller bzw. eine Übertragungseinrichtung 46, sowie einen Zeitgebersignalgenerator 48.

Die Arbeitsweise der in Fig. 3 gezeigten Schaltung wird nachfolgend näher erläutert, wobei der Steuerungsablauf der CPU 22 anhand des in Fig. 6 gezeigten Flußdiagramms verdeutlicht wird.

Ein Kanal-Anzeigesignal zeigt das Vorliegen oder das Fehlen eines Befehls an und wird von der in Fig. 1 gezeigten CPU 1 über den Systembus 4 übertragen. Dieses Kanal-Anzeigesignal ist durch eine Ein/Ausgabe-Adresse gegeben, die sich aus einem Befehlscode und einer CPU-Nummer zusammensetzt und das Vorliegen eines Befehls für eine angewählte bzw. die dieser Nummer entsprechende CPU anzeigt. Das Kanal-Anzeigesignal wird über den Puffer 30 dem Komparator 45 zugeführt, der es mit der Nummer der CPU dieser Einheit bzw. Schaltung vergleicht, worauf das FIFO-Register 32 die Nummer derjenigen CPU speichert, die das Kanal-Anzeigesignal hervorgerufen hat, sofern das Signal durch den Vergleich als an diese CPU adressiert eingestuft wird. Gleichzeitig sendet das FIFO-Register 32 der CPU 22 ein Interruptsignal, die daraufhin die Nummer der (sendenden) CPU aus dem FIFO-Register 32 ausliest.

Nach der Bestätigung der CPU-Nummer aktiviert die CPU 22 den DMA-Controller 46 in der Weise, daß dieser an den Adressbus 33 ein Adress-Signal anlegt. Gleichzeitig fordert die CPU 22 von dem Bus-Zuteiler 26 die Belegung des Systembusses 4 an und teilt die Belegung der Bus-Steuereinheit 27 mit, sobald diese erfolgt ist. Die Bus-Steuereinheit 27 tauscht daher Speicher-Steuersignale mit dem Systembus 4 aus. Der Bus-Zuteiler 26 informiert den bidirektionalen Sender/Empfänger 28 und den Tristate-Puffer 29 über diese Busbelegung. Der Tristate-Puffer 29 sendet dem Systembus 4 ein Adress-Signal. Mittels des bidirektionalen Sender/Empfänger 28 wird schließlich ein Befehl aus einem in dem Framespeicher 14 gemäß Fig. 1 befindlichen CPU-Interkommunikationsbereich ausgelesen.

Fig. 4 zeigt den in dem Framespeicher 14 vorgesehenen CPU-Interkommunikationsbereich.

Der aus diesem Bereich ausgelesene Befehl wird über den Systembus 4 und den bidirektionalen Sender/Empfänger 28 in dem RAM 23 gespeichert. Die CPU 22 analysiert den in dem RAM 23 gespeicherten Befehl. Wenn sie dabei einen Codierungs- Anforderungsbefehl erkennt, stellt sie in dem 2-Kanal- DMA-Controller 46 eine an diesen Befehl angehängte bzw. mit diesem übertragene Adresse des Bilddatenbereichs des Framespeichers 14 ein. Ferner stellt die CPU 22 in dem 2-Kanal-DMA-Controller 46 eine an diesen Befehl angehängte Adresse für die MMR-codierten Bilddaten in dem Fensterspeicher 15 ein. Gleichzeitig aktiviert die CPU 22 den Adressdecoder 31 und stellt in dem Horizontal-Synchronsignalgenerator 43 und in dem MMR-Codierer 38 die ebenfalls an den Befehl angehängte Anzahl von Bits pro Abtastzeile mittels eines Adress-Decodiersignals ein.

Nachfolgend wird der Ablauf der Codierung der Bilddaten unter Bezugnahme auf Fig. 5, welche ein Impulsdiagramm der Abläufe während der Codierung zeigt, näher erläutert. Der MMR-Codierer 38 empfängt aus dem Zeitgebersignalgenerator 48 über das UND-Gatter 40 und das ODER-Gatter 42 ein Zeitgabe-Taktsignal und führt, solange das Zeitgabe-Taktsignal anliegt, die Codierung durch und beendet diese, wenn das Zeitgabe-Taktsignal unterbrochen wird.

Daraufhin aktiviert die CPU 22 den Adressdecoder 31 und befiehlt dem Vertikal-Synchronsignalgenerator 44 mittels eines bei der Aktivierung des Adressdecoders 31 erzeugten Adress-Decodiersignals, ein Vertikal-Synchronsignal zu erzeugen. Der Vertikal-Synchronsignalgenerator 44 erzeugt daraufhin ein Vertikal-Synchronsignal, das die Bilddaten- Eingabeperiode eines Halbbilds bzw. Frames angibt, und teilt dem MMR-Codierer 38 und dem NAND-Gatter 39 diese Signalerzeugung mit. In ähnlicher Weise aktiviert die CPU 22 den Adressdecoder 31 und befiehlt dadurch dem Horizontal-Synchronsignalgenerator 43 ein Horizontal-Synchronsignal zu erzeugen, woraufhin dieser ein die Bilddaten- Eingabeperiode einer Abtastzeile angebendes Horizontal-Synchronsignal und den MMR-Codierer 38 und das NAND-Gatter 39 hierüber informiert. In diesem Zustand beendet das Ausgangssignal des NAND-Gatters 39 die Zufuhr des Zeitgabe-Taktsignals von dem Zeitgebersignalgenerator 48 über das UND-Gatter 40 und das ODER-Gatter 42 zu dem MMR-Codierer 38. Folglich beendet der MMR-Codierer 38 den Codiervorgang.

In dem vorstehend beschriebenen Zustand befiehlt die CPU 22 dem DMA-Controller 46, eine Übertragung mit direktem Speicherzugriff bzw. einen DMA-Zyklus zu beginnen. Auf ein DMA-Anforderungssignal des P/S-Umsetzers 37 hin beginnt der DMA-Controller den DMA-Zyklus. Gleichzeitig fordert die CPU 22 von dem Bus-Zuteiler 56 die Belegung des Bilddatenbusses 8 an und informiert die Bus-Steuereinheit 57 über die erfolgreiche Belegung. Daraufhin tauscht die Bus-Steuereinheit 57 mit dem Bilddatenbus 8 Speicher-Steuersignale aus. Der Bus-Zuteiler 56 informiert ferner den bidirektionalen Sender/Empfänger 58 und den Tristate-Puffer 59 über die Busbelegung.

Anschließend überträgt der Tristate-Puffer 59 das zuvor von dem DMA-Controller 46 eingestellte Adress-Signal auf den Bilddatenbus 8. Hierauf liest der DMA-Controller 46 über den Bilddatenbus 8 und den bidirektionalen Sender/Empfänger 58 das die Bilddaten in Einheiten zu einem Wort aus dem Bilddatenbereich des in Fig. 1 gezeigten Framespeichers 14 aus. Die jeweils ein Wort breiten, mittels des DMA-Controllers 46 ausgelesenen Bilddaten werden in dem Ein/Ausgabekanal-Register 36 während des nächsten DMA-Schreibzyklus gespeichert, wobei die in dem Ein/Ausgabekanal-Register 36 befindlichen Bilddaten gleichzeitig zu dem P/S-Umsetzer 37 übertragen werden. Zu diesem Zeitpunkt sendet der P/S-Umsetzer 37 dem UND-Gatter 41 ein Takt-Freigabesignal, durch das dem MMR-Codierer 38 gemäß Fig. 5 über das UND-Gatter 41 und das ODER-Gatter 42 das Zeitgabe-Taktsignal zugeführt wird. Aus dem Ein/Ausgabekanal- Register 36 wird dem P/S-Umsetzer 37 gemäß Fig. 5 ferner ein Serienumsetzungs-Zeitgabeimpuls zugeführt.

Auf diese Weise werden die Daten des Ein/Ausgabekanal-Registers 36 in dem P/S-Umsetzer 37 geladen, und dem P/S-Umsetzer 37 wird gemäß Fig. 5 aus dem Ein/Ausgabekanal-Register 36 ein Umsetzungs-Freigabesignal zugeführt, worauf der P/S-Umsetzer die parallelen Bilddaten in serielle Daten umsetzt und diese gemäß der Darstellung in Fig. 5 dem MMR-Codierer 38 in Form von 16-Bit-Seriendaten zuführt. Nach der Parallel/Serien-Umsetzung eines Wortes desaktiviert der P/S-Umsetzer das am UND-Gatter 40 anliegende Takt-Freigabesignal, wodurch die Zufuhr des Zeitgabe-Taktsignals zu dem MMR-Codierer 38 über das UND-Gatter 41 und das ODER-Gatter 42 unterbrochen wird. Dann wird dem DMA-Controller 46 ein DMA-Anforderungssignal zugeführt, das die DMA-Übertragung der zu codierenden Bilddaten zu dem Ein/Ausgabekanal-Register 30 befiehlt.

Gemäß vorstehender Beschreibung wird die DMA-Übertragung der Bilddaten einer Abtastzeile in Einheiten von einem Wort durchgeführt, während die Parallel/Serien-Umsetzung synchron mit der DMA-Übertragung jedes Wortes durchgeführt wird, wobei die seriell umgesetzten Daten dem MMR-Codierer 38 zugeführt werden. Nach Beendigung der Eingabe der Bilddaten einer Abtastzeile in den MMR-Codierer 38 wird das Horizontal-Synchronsignal beendet, wodurch das Zeitgabe-Taktsignal über das UND-Gatter 40 und das ODER-Gatter 42 dem MMR-Codierer 38 zugeführt wird, welcher daraufhin die auf diese Weise eingegebenen Bilddaten in Übereinstimmung mit einem bekannten MMR-Codierverfahren codiert. Ein MMR-Codierverfahren dieser Art ist in der Patentanmeldung CFO 4573 der Anmelderin ausführlich beschrieben.

Die aus dem MMR-Codierer 38 ausgegebenen, MMR-codierten Daten werden dem FIFO-Register 52 in Übereinstimmung mit von dem MMR-Codierer 38 erzeugten Zeitgabeimpulsen zugeführt. Auf die Eingabe der MMR-codierten Daten in das FIFO-Register 52 hin wird dem DMA-Controller 46 ein DMA-Anforderungssignal zugeführt. Im Vergleich zu dem DMA-Anforderungssignal des P/S-Umsetzers 37 zur Anforderung der Eingabe der zu codierenden Bilddaten, hat das DMA-Anforderungssignal des FIFO-Registers 51 eine höhere bzw. bessere Priorität. Daher beginnt der DMA-Controller 46 gemäß Fig. 5 auf das DMA-Anforderungssignal des FIFO-Registers 52 hin einen DMA-Lesezyklus zum Auslesen der MMR-codierten Daten aus dem FIFO-Register 52, welche anschließend in einem DMA-Schreibzyklus über den bidirektionalen Sender/Empfänger 28 mit Hilfe von Steuersignalen des Bus-Zuteilers 26 und der Bus-Steuereinheit 27 auf ähnliche Weise wie im Falle des Bilddatenbusses 8 dem Systembus 4 zugeführt werden. Die dem Systembus 4 zugeführten Daten werden in einem vorher eingestellten Adress- bzw. Speicherbereich des in Fig. 1 gezeigten Fensterspeichers 15 gespeichert.

Auf die DMA-Übertragung der Bilddaten einer Abtastzeile des Fensterspeichers 15 hin wird der CPU 22 ein Unterbrechungssignal zugeführt, worauf diese verschiedene DMA-Parameter, wie z. B. Adressen usw., für eine zweite Abtastzeile in dem DMA-Controller 46 einstellt und den DMA-Controller 46 reaktiviert. Die durch den Codiervorgang erhaltenen MMR-codierten Daten werden aufeinanderfolgend in dem in Fig. 1 gezeigten Fensterspeicher 15 gespeichert.

Wenn die Bilddaten aller Abtastzeilen durch wiederholtes Codieren der Bilddaten jeder Abtastzeile MMR-codiert sind, schreibt die CPU 22 eine entsprechende Nachricht in das RAM 23 und bewirkt mittels des DMA-Controllers 46 eine dem Inhalt dieser Nachricht entsprechende DMA-Übertragung in den in dem in Fig. 1 gezeigten Framespeicher 14 vorgesehenen CPU-Interkommunikationsbereich.

Weiterhin wird der in Fig. 1 gezeigten CPU 1 über den Systembus 4 ein Kanal-Anzeigesignal bzw. -Anforderungssignal zugeführt. Der MMR-Codiervorgang ist damit beendet.

Obgleich das voranstehende Ausführungsbeispiel anhand einer MMR-Codierung erläutert wurde, ist die Erfindung gleichwohl auch bei anderen Codierverfahren, wie z. B. einer modifizierten Reed-Codierung (MR) oder einer modifizierten Haffman-Codierung (MH), anwendbar.

Gemäß vorstehender Beschreibung werden die zu codierenden Bilddaten dem Codierer mit hoher Geschwindigkeit durch parallele DMA-Übertragung zugeführt und die Parallel/Serien- Umsetzung der Bilddaten sowie die Codiervorgänge werden synchron mit den DMA-Übertragungen durchgeführt, wodurch eine große Flexibilität im Entwurf des Bildverarbeitungssystems und eine Hochgeschwindigkeits-Codierung ermöglicht wird.

Fig. 7 zeigt die Art und Weise der Decodierung der in dem in Fig. 1 gezeigten Fensterspeicher 15 gespeicherten, MMR-codierten Bilddaten und der Speicherung der dadurch erhaltenen Bilddaten jeder Abtastzeile in dem Framespeicher 14.

Fig. 8 zeigt das Blockschaltbild einer Ausführungsform einer Decodiereinheit der in Fig. 1 gezeigten MMR-Codier/Decodiereinheit 16. Gemäß Fig. 8 besitzt diese Decodiereinheit eine CPU 62, einen RAM 63, einen ROM 64, einen Adress-Zwischenspeicher 65, einen Daten-Zwischenspeicher 72, Bus-Zuteiler 66 und 86, Bus-Steuereinheiten 67 und 87, bidirektionale Sender/Empfänger 68 und 88, Tristate-Puffer 70 und 80, einen Puffer 82, einen Adressdecoder 84, FIFO-Register 71 und 81, einen Adressbus 85, einen Datenbus 86, ein Ein/Ausgabekanal-Register 75, einen Serien/Parallel- bzw. S/P-Umsetzer 74, einen MMR-Decodierer 73, ein NAND-Gatter 77, UND-Gatter 76 und 61, ein ODER-Gatter 78, einen Komparator 83, eine 2-Kanal-Direktzugriffs- Steuereinheit bzw. einen 2-Kanal-DMA-Controller 66 sowie einen Zeitgebersignalgenerator 79.

Die Arbeitsweise der in Fig. 8 gezeigten Schaltung wird nachfolgend näher erläutert, wobei der Steuerungsablauf der CPU 62 anhand des in Fig. 10 gezeigten Flußdiagramms verdeutlicht wird.

Ein Kanal-Anzeigesignal bzw. -Anforderungssignal zeigt das Vorliegen oder das Fehlen eines Befehls an und wird von der in Fig. 1 gezeigten CPU 1 über den Systembus 4 übertragen. Dieses Kanal-Anzeigesignal ist eine Ein/Ausgabe-Adresse, die sich aus einem Befehlscode und einer CPU-Nummer zusammensetzt und das Vorliegen eines Befehls für eine angewählte bzw. die dieser Nummer entsprechende CPU anzeigt. Das Kanal-Anzeigesignal wird über den Puffer 82 dem Komparator 83 zugeführt, der es mit der Nummer der CPU dieser Einheit vergleicht, worauf das FIFO-Register 71 die Nummer derjenigen CPU speichert, die das Kanal-Anzeigesignal erzeugt bzw. gesendet hat, sofern das Signal durch den Vergleich als an diese CPU, d. h. die CPU 62, adressiert eingestuft wird. Gleichzeitig sendet das FIFO-Register 71 der CPU 62 ein Interruptsignal, welche daraufhin die Nummer der (sendenden) CPU aus dem FIFO-Register 71 ausliest.

Nach der Bestätigung der CPU-Nummer aktiviert die CPU 62 den DMA-Controller 66 in der Weise, daß dieser an den Adressbus 85 ein Adress-Signal anlegt. Gleichzeitig fordert die CPU 62 von dem Bus-Zuteiler 68 die Belegung des Systembusses 4 an und teilt die Belegung der Bus-Steuereinheit 67 mit, sobald diese erfolgt ist. Die Bus-Steuereinheit 67 tauscht daher Speicher-Steuersignale mit dem Systembus 4 aus. Der Bus-Zuteiler 68 informiert den bidirektionalen Sender/Empfänger 69 und den Tristate-Puffer 70 ebenfalls über diese Busbelegung. Der Tristate-Puffer 69 sendet dem Systembus 4 ein Adress-Signal. Mittels des bidirektionalen Sender/Empfänger 69 wird schließlich der Befehl aus dem in dem Framespeicher 14 gemäß Fig. 1 befindlichen CPU-Interkommunikationsbereich ausgelesen.

Der aus diesem Bereich ausgelesene Befehl wird über den Systembus 4 und den bidirektionalen Sender/Empfänger 69 in dem RAM 63 gespeichert. Die CPU 62 analysiert den in dem RAM 23 gespeicherten Befehl. Wenn sie dabei einen Decodierungs- Anforderungsbefehl erkennt, stellt sie in dem 2-Kanal-DMA-Controller 66 eine an diesen Befehl angehängte bzw. mit diesem übertragene Adresse der MMR-codierten Daten in dem Fensterspeicher 15 ein. Ferner stellt die CPU 62 in dem 2-Kanal-DMA-Controller 66 eine an diesen Befehl angehängte Adresse des Bilddatenbereichs des Framespeichers 14 ein. Gleichzeitig aktiviert die CPU 62 den Adressdecoder 84 und stellt in dem MMR-Decodierer 73 die ebenfalls an den Befehl angehängte Anzahl von Bits pro Abtastzeile mittels eines Adress-Decodiersignals ein.

Der MMR-Decodierer 73 empfängt aus dem Zeitgebersignalgenerator 79 über das UND-Gatter 76 und das ODER-Gatter 78 ein Zeitgabe-Taktsignal und führt, solange das Zeitgabe- Taktsignal anliegt, die Decodierung durch und beendet diese, wenn das Zeitgabe-Taktsignal unterbrochen wird.

Die CPU 62 führt über den Systembus 4 und den bidirektionalen Sender/Empfänger 69 eine DMA-Übertragung der MMR-codierten Daten aus dem Fensterspeicher 15 zu dem FIFO-Register 71 durch, die dessen Tiefe bzw. Speicherkapazität entspricht. Die DMA-Übertragung wird auf ein dem DMA-Controller 66 von dem FIFO-Register 81 zugeführtes DMA-Anforderungssignal hin durchgeführt, wenn das FIFO-Register 81 einen Bereich bzw. Kapazität zum Speichern der MMR-codierten Daten frei hat. Während dieses Vorgangs läuft der Zugriff auf die Bus-Steuereinheit 67, den Bus-Zuteiler 68, den bidirektionalen Sender/Empfänger 69 und den Tristate-Puffer 70 in gleicher Weise wie bei dem vorstehend beschriebenen Befehls-Lesevorgang ab.

Anschließend befiehlt die CPU 62 dem MMR-Decodierer 73, mit der Decodierung zu beginnen.

Nachfolgend wird der tatsächliche Ablauf der Decodierung der MMR-codierten Daten unter Bezugnahme auf das sich auf den Decodiervorgang beziehende Impulsdiagramm der Fig. 9 näher erläutert. Zunächst erzeugt der MMR-Decodierer 73 ein Vertikal-Synchronsignal, das die Bilddaten-Eingabeperiode eines Halbbilds bzw. Frames angibt, sowie ein die Bilddaten-Eingabeperiode einer Abtastzeile angebendes Horizontal-Synchronsignal. In diesem Zustand beendet das Ausgangssignal des NAND-Gatters 77 die Zufuhr des Zeitgabe-Taktsignals, das von dem Zeitgebersignalgenerator 79 über das UND-Gatter 76 und das ODER-Gatter 78 zugeführt wurde, und ein von dem S/P-Umsetzer 74 erzeugtes Takt-Freigabesignal leitet die Zufuhr von Zeitgabe-Taktsignalen aus dem Zeitgebersignalgenerator 79 über das UND-Gatter 61 und das ODER-Gatter 78 zu dem MMR-Decodierer 73 ein.

In diesem Zustand befiehlt die CPU 62 dem 2-Kanal-DMA-Controller 66, einen DMA-Zyklus zu beginnen. Auf ein DMA-Anforderungssignal des FIFO-Registers 81 hin erzeugt der 2-Kanal-DMA-Controller 66 in einem DMA-Zyklus ein Adress-Signal. Gleichzeitig fordert die CPU 62 von dem Bus-Zuteiler 68 die Belegung des Systembusses 4. Anschließend wird auf ähnliche Weise, wie vorstehend beschrieben, auf den Systembus 4 zugegriffen. Die empfangenen, MMR-codierten Daten werden daraufhin von dem MMR-Decodierer 73 in Übereinstimmung mit dem Zeitgabe-Taktsignal decodiert. Der Vorgang der Decodierung der MMR-codierten Daten ist in der Patentanmeldung CFO 4589 der Anmelderin im einzelnen erläutert.

Die gemäß Fig. 9 von dem MMR-Decodierer 73 synchron mit dem Zeitgabe-Taktsignal ausgegebenen, decodierten seriellen Bilddaten werden von dem S/P-Umsetzer 74 in parallele Bilddaten in Einheiten von einem Wort umgesetzt, d. h. in Bilddaten, deren Breite ein Wort beträgt. Nach der Beendigung der Umsetzung eines Wortes, wird das von dem S/P-Umsetzer 74 erzeugte Takt-Freigabesignal beendet, wodurch das dem MMR-Decodierer 73 über das UND-Gatter 61 und das ODER-Gatter 78 zugeführte Zeitgabe-Taktsignal beendet wird, um den Codiervorgang zu unterbrechen. Die ein Wort breiten Daten des S/P-Umsetzers werden durch in Fig. 9 gezeigte, von dem S/P-Umsetzer 74 erzeugte Zeitgabeimpulse zu dem Ein/Ausgabekanal-Register 75 übertragen.

Gleichzeitig sendet der S/P-Umsetzer 74 dem 2-Kanal-DMA-Controller 66 ein DMA-Anforderungssignal, das eine höhere Priorität hat als bzw. Vorrang hat vor dem DMA-Anforderungssignal des FIFO-Registers 81, welches die Übertragung der MMR-codierten Daten zu dem FIFO-Register 81 anfordert. Der 2-Kanal-DMA-Controller 66 beginnt daher einen DMA-Zyklus, liest in einem DMA-Lesezyklus ein Wort breite Bilddaten aus dem Ein/Ausgabekanal-Register 75 aus und fordert von dem Bus-Zuteiler 88 die Belegung des Bilddatenbusses 8 in einem nachfolgenden DMA-Zyklus an. Nach dieser Busbelegung informiert der Bus-Zuteiler 88 die Bus-Steuereinheit 87, den bidirektionalen Sender/Empfänger 89 und den Tristate-Puffer 80 über diese Busbelegung. Die Bus-Steuereinheit 87 tauscht daher mit dem Bilddatenbus 8 Speicher-Steuersignale aus. Der Tristate-Puffer 80 sendet dem Bilddatenbus 8 ein Adress-Signal, während der bidirektionale Sender/Empfänger 89 dem Bilddatenbus 8 aus dem Ein/Ausgabekanal-Register 75 die ein Wort breiten Bilddaten zuführt. Die auf diese Weise gesendeten Bilddaten werden in dem in Fig. 1 gezeigten Framespeicher 14 gespeichert.

Nachdem die einer Abtastzeile entsprechenden MMR-codierten Daten decodiert sind und nachdem die ein Wort breiten, in dem S/P-Umsetzer 74 umgesetzten Bilddaten einer Abtastzeile aus dem Ein/Ausgabekanal-Register 75 ausgelesen sind, sendet der 2-Kanal-DMA-Controller 66 der CPU 62 ein Unterbrechungssignal, worauf diese die DMA-Parameter, wie z. B. eine Speicheradresse usw., für eine weitere Abtastzeile in dem 2-Kanal-DMA-Controller 66 einstellt und diesen aktiviert.

Anschließend werden die MMR-codierten Daten auf ähnliche Weise decodiert. Wenn alle Daten über das FIFO-Register 81 und den Daten-Zwischenspeicher 72 in den MMR-Decodierer 73 übertragen und von diesem decodiert sind und nach der Erfassung eines RTC-Signals, welches das Ende eines Halbbilds des MMR-Decodierers 73 anzeigt, wird der CPU 62 eine entsprechende Information gesendet, die dadurch über das Ende der Decodierung erfährt, in das RAM 63 eine Nachricht einschreibt und mittels des 2-Kanal-DMA-Controllers 66 den Inhalt dieser Nachricht mit einer DMA-Übertragung in den in dem in Fig. 1 gezeigten Framespeicher 14 vorgesehenen CPU-Interkommunikationsbereich überträgt.

Weiterhin wird der in Fig. 1 gezeigten CPU 1 über den Systembus 4 ein Kanal-Anzeigesignal bzw. -Wartesignal zugeführt. Der MMR-Decodiervorgang ist damit beendet.

Obgleich das voranstehende Ausführungsbeispiel anhand der Decodierung von einer MMR-Codierung unterzogenen Daten erläutert wurde, ist ebenso die Decodierung von Daten durchführbar, die einer anderen Codierung unterzogen wurden, wie z. B. einer modifizierten Reed-Codierung (MR) oder einer modifizierten Haffman-Codierung (MH).

Gemäß vorstehender Beschreibung werden die zu decodierenden Bilddaten demnach durch DMA-Übertragung zugeführt, und der Decodierer wird synchron mit den DMA-Übertragungen betrieben, wodurch eine große Flexibilität im Entwurf des Bildverarbeitungssystems und eine Hochgeschwindigkeits-Decodierung ermöglicht wird.

Nachfolgend wird die Funktion des in Fig. 1 gezeigten Fensterspeichers 15 näher beschrieben.

Fig. 11 zeigt anhand eines Blockschaltbilds die prinzipielle Arbeitsweise des Fensterspeichers 15. Die in Fig. 11 gezeigte Schaltung besitzt einen Redundanzunterdrückungs-Codierer 101 zur Codierung von Bilddaten und einen Redundanzunterdrückungs-Decodierer 102 zur Decodierung von codierten Bilddaten, welche zusammen dem in Fig. 1 gezeigten Codierer/Decodierer 16 entsprechen, ein den Leitungsinterfaces A 18 und B 19 der Fig. 1 entsprechendes Leitungsinterface 103 zum Anschluß einer öffentlichen Leitung an das Faksimilegerät, einen Scanner 104 zum Abtasten eines Vorlagenbilds mittels eines Bildsensors wie z. B. einer Ladungskopplungsvorrichtung (CCD), einem Drucker 105 zur Bildaufzeichnung in Übereinstimmung mit Bilddaten, eine Speicherschnittstelle 106, eine Adress-Steuereinheit 108, eine der in Fig. 1 gezeigten CPU 1 entsprechende CPU 109 zur Steuerung der einzelnen Funktionsblöcke des Faksimilegeräts, einen dem in Fig. 1 gezeigten Framespeicher 14 entsprechenden Speicher 110 zur Speicherung von Adressen, Steuerinformationen usw. sowie einen dem in Fig. 1 gezeigten Fensterspeicher 15 entsprechenden Bildspeicher 107 zur Speicherung von Bilddaten. Der Bildspeicher 107 besteht aus einem Halbleiterspeicher mit wahlfreiem Zugriff, steht unter der Steuerung der Adress-Steuereinheit 108 und dient zur Speicherung der durch Codierung mittels des Redundanzunterdrückungs- Codierers 101 erhaltenen Bilddaten, der aus der Abtasteinrichtung 104 ausgelesenen Bilddaten oder der aus der Leitung über das Leitungsinterface 103 empfangenen Bilddaten.

Fig. 12 zeigt ein Blockschaltbild mit dem detaillierten Aufbau der in Fig. 11 gezeigten Adress-Steuereinheit 108. Die in Fig. 12 gezeigte Schaltung besteht im einzelnen aus einer Speicher-Steuereinheit 111, einem Adress-Puffer 112, einem Lesezähler 113, einer Lesestart-Adressiereinheit 114, einem Schreibzähler 115, einer Schreibstart- Adressiereinheit 116, einer Prioritäts-Steuereinheit 117, einer Betriebsart-Empfangseinheit 118, einem Zähltakt-Signalgenerator 119 sowie aus einem Speicherzeitsteuerungs- Signalgenerator 120.

Die nachfolgende Tabelle 1 zeigt ein Beispiel für die von der Prioritäts-Steuereinheit 117 durchgeführten Lese/ Schreibvorgänge.

Tabelle 1 (Beispiel von Schreib/Lesevorgängen)

Nachfolgend wird die Funktion der in Fig. 12 gezeigten Schaltung näher erläutert.

Basierend auf einer in dem Speicher 110 gespeicherten Adress-Steuerinformation stellt die CPU 109 in der Lesestart-Adressiereinheit 114 und in der Schreibstart-Adressiereinheit 116 zunächst eine Lesestart-Adresse bzw. eine Schreibstart-Adresse ein. Auf der Grundlage einer in dem Speicher 110 gespeicherten Betriebsart-Information stellt die CPU 109 darüber hinaus in der Betriebsart-Empfangseinheit 118 die Betriebsart eines Schreib/Lesevorgangs sowie einer Priorität ein, worauf die Betriebsart-Empfangseinheit 118 der Prioritäts-Steuereinheit 117 diese Betriebsart- Information mitteilt.

Wenn aus der Abtasteinrichtung 106 zur Abtastung eines Vorlagenbilds über die Speicherschnittstelle 106 ein Schreibanforderungssignal zugeführt wird, teilt die Speicher- Steuereinheit 111 der Prioritäts-Steuereinheit 117 diese Schreibanforderung mit. Die Prioritäts-Steuereinheit 117 identifiziert aufgrund dieser Information sowie der Betriebsart-Information aus der Betriebsart-Empfangseinheit 118 die entsprechend der Tabelle 1 auszuführende Operation. Wenn sie feststellt, daß ein Schreibvorgang durchzuführen ist, wird diese Feststellung über die Speicher-Steuereinheit 111 zu dem Schreibzähler 115 übertragen. Gleichzeitig sendet die Speicher-Steuereinheit 111 dem Adress-Puffer 112 ein Tor- bzw. Gatesignal zur Ausgabe einer Ausgangsadresse für den Schreibzähler 115. Anschließend wird der Inhalt des Schreibzählers 115 synchron mit einem Taktsignal aus dem Zähltakt-Signalgenerator 119 erneuert und die Ausgangsadresse des Schreibzählers 115 wird dem Bildspeicher 107 über den Adress-Puffer 112 zugeführt. In gleicher Weise befiehlt die Speicher-Steuereinheit 111 dem Speicherzeitsteuerungs-Signalgenerator 120, ein Zeitgabesignal zu erzeugen, welches für den Schreibvorgang des Bildspeichers 107 benötigt wird. Auf diesen Befehl hin sendet der Speicherzeitsteuerungs-Signalgenerator 120 dem Bildspeicher 107 das Zeitgabesignal.

Die einzuschreibenden Bilddaten sind zu diesem Zeitpunkt bereits aus der Speicherschnittstelle 106 zu dem Bildspeicher 107 übertragen, wobei die Speicher-Steuereinheit 111 nach jedem Schreibvorgang der Speicherschnittstelle 106 das nächste Schreibanforderungssignal sowie ein Anforderungssignal für die nächste Datenübertragung, worauf die Speicherschnittstelle 106 der Speicher-Steuereinheit 111 das nächste Schreibanforderungssignal und dem Bildspeicher 107 die nächsten Daten zuführt.

Wenn über die Speicherschnittstelle 106 hingegen ein Leseanforderungssignal für eine Ausgabe an den Drucker 105 zugeführt wird, teilt die Speicher-Steuereinheit 111 der Prioritäts-Steuereinheit 117 diese Anforderung mit, worauf diese aufgrund dieser Information sowie der Betriebsart- Information aus der Betriebsart-Empfangseinheit 118 die entsprechend der Tabelle 1 auszuführende Operation bzw. den auszuführenden Vorgang ermittelt. Wenn sie feststellt, daß ein Lesevorgang durchzuführen ist, wird die entsprechende Information über die Speicher-Steuereinheit 111 zu dem Lesezähler 113 übertragen. Gleichzeitig sendet die Speicher-Steuereinheit 111 dem Adress-Puffer 112 ein Tor- bzw. Gatesignal zur Ausgabe einer Ausgangsadresse für den Lesezähler 113.

Auf diese Weise wird der Inhalt des Lesezählers 113 synchron mit einem Taktsignal aus dem Zähltakt-Signalgenerator 119 erneuert, und die Ausgangsadresse des Lesezählers 113 wird dem Bildspeicher 107 über den Adress-Puffer 112 zugeführt. In gleicher Weise befiehlt die Speicher-Steuereinheit 111 dem Speicherzeitsteuerungs-Signalgenerator 120, ein Zeitgabesignal zu erzeugen, welches für den Lesevorgang des Bildspeichers 107 benötigt wird. Auf diesen Befehl hin sendet der Speicherzeitsteuerungs-Signalgenerator 120 dem Bildspeicher 107 das Zeitgabesignal, auf das hin der Bildspeicher 107 die aus ihm ausgelesenen Bilddaten der Speicherschnittstelle 106 zuführt, während die Speicher-Steuereinheit 111 der Speicherschnittstelle 106 ein Zwischenspeicher- bzw. Latchsignal für die Bilddaten sendet. Nach jedem Lesevorgang befiehlt die Speicher-Steuereinheit 111 der Speicherschnittstelle 106, ein nächstes Leseanforderungssignal zu erzeugen, auf das hin der Speicher-Steuereinheit 111 das nächste Leseanforderungssignal zuführt.

Nachfolgend wird der Ablauf für den Fall näher beschrieben, daß ein Schreib- und ein Leseanforderungssignal im Laufe der vorstehend beschriebenen Schreib- und Lesevorgänge gleichzeitig erzeugt wird.

Es sei angenommen, daß die CPU 109 in Übereinstimmung mit der Betriebsart-Information des Speichers 110 in der Betriebsart-Empfangseinheit 118 bereits eine Betriebsart für eine derartige gleichzeitige Anforderung eingestellt und die Prioritäts-Steuereinheit 117 über diese Betriebsart informiert hat.

Wenn die Abtasteinrichtung 104 das Vorlagenbild im Verlauf der Bildausgabe, die der Drucker 105 übereinstimmend mit den über die Leitung empfangenen und aus dem Bildspeicher 107 ausgelesenen Bilddaten durchführt, abzutasten beginnt, werden der Speicher-Steuereinheit 111 zwei Anforderungen, nämlich zum Schreiben und zum Lesen, von der Speicherschnittstelle 106 gesendet, worauf die Speicher-Steuereinheit 111 die Prioritäts-Steuereinheit 117 über diese Anforderungen informiert.

Die Prioritäts-Steuereinheit 117 entscheidet anhand der Tabelle 1 in Übereinstimmung mit der von der Betriebsart-Empfangseinheit 118 eingestellten Betriebsart, welcher Vorgang die höhere Priorität hat. Wenn eine Betriebsart eingestellt ist, in der die Schreibanforderung eine höhere Priorität hat, wie dies bei den Nummern 5, 18 oder 26 der Tabelle 1 der Fall ist, teilt die Prioritäts-Steuereinheit 117 der Speicher-Steuereinheit 111 mit, daß ein Schreibvorgang durchzuführen ist. Daraufhin unterbricht die Speicher-Steuereinheit 111 durch Anhalten des Lesezählers 113 den Lesevorgang und aktiviert den Schreibzähler 115 sowie den Adress-Puffer 112, um den Schreibvorgang durchzuführen. Die einzelnen Schaltungsblöcke haben in diesem Fall die gleiche Funktion, wie bereits vorstehend erläutert wurde.

Auf diese Weise wird der Lesevorgang des Bildspeichers 107 für die Bilddatenausgabe zu dem Drucker 105 unterbrochen und der Schreibvorgang durch die Abtastung des Vorlagenbilds begonnen. Wenn hingegen eine Betriebsart vorliegt, in der, wie im Falle der Nummern 9, 13 oder 22 der Tabelle 1, die Leseanforderung eine höhere Priorität hat, wird eine später erzeugte Schreibanforderung nicht beachtet und der gegenwärtig ablaufende Lesevorgang fortgesetzt. In diesem Falle wird die Leseanforderung demnach als vorrangig eingestuft, und die Prioritäts-Steuereinheit 117 teilt der Speicher-Steuereinheit 111 mit, daß der Lesevorgang durchzuführen ist. Die übrigen Schaltungsblöcke haben die gleiche Funktion, wie vorstehend beschrieben.

Aufgrund dessen wird für den Fall, daß eine Lese- und Schreibanforderung gleichzeitig erzeugt werden, die Möglichkeit geschaffen, eine gewünschte Anforderung bevorzugt auszuführen, indem der Betriebsart-Empfangseinheit 118 ein bevorzugter Vorgang angezeigt wird.

Die jeweilige Priorität kann entsprechend dem Zweck oder dem Verwendungszustand des jeweiligen Geräts gewählt werden, so daß die Bildverarbeitung übereinstimmend mit dem betreffenden Gerät effizient durchzuführen ist.

Obgleich das vorstehende Ausführungsbeispiel anhand eines Faksimilegeräts beschrieben wurde, ist auch die Anwendung bei verschiedenen anderen Geräten möglich, die einen Bildspeicher aufweisen.

Gemäß vorstehender Beschreibung ist die Priorität für die Anforderung zum Schreiben von Bilddaten in den Bildspeicher und zum Auslesen der Bilddaten aus demselben änderbar gestaltet, um eine hohe Flexibilität in der Bilddatenverarbeitung zu erzielen.

Fig. 13 zeigt ein Blockschaltbild, das eine weitere Ausführungsform der in Fig. 11 gezeigten Adress-Steuereinheit 108 darstellt. Fig. 11 zeigt im einzelnen eine Speicher-Steuereinheit 211, einen Speicherzeitsteuerungs-Signalgenerator 212, eine Wort/Byte-Steuereinheit 213, einen Lese-Bytezähler 214, einen Zwischenspeicher bzw. ein Latch-A 215, einen Lese-Wortzähler 216, ein Latch-B 217, einen Schreib-Bytezähler 218, ein Latch-C 219, einen Schreib-Wortzähler 220, ein Latch-D 221, einen Zähltaktgenerator 222, einen Adress-Puffer-A 223, UND-Gatter 231 bis 234 und ODER-Gatter 235 und 236.

Fig. 14 zeigt ein Beispiel für die Datenanordnung in dem Speicherbereich des Bildspeichers 107.

Nachfolgend wird die Arbeitsweise der in Fig. 13 gezeigten Schaltung näher erläutert.

Zunächst teilt die CPU 109 der Speicher-Steuereinheit 211 übereinstimmend mit der in dem Speicher 110 gespeicherten Betriebsart-Information die Art des Lese- oder Schreibvorgangs mit. Darüber hinaus stellt sie in der Wort/Byte-Steuereinheit 213 eine Wort- oder eine Byte-Betriebsart ein. Die CPU 109 stellt ferner in dem Zwischenspeicher-A 215, dem Zwischenspeicher-B 217, dem Zwischenspeicher-C 219 und Zwischenspeicher- D 221 in Übereinstimmung mit einer in dem Speicher 110 gespeicherten Adress-Information eine Schreibstart- und eine Lesestart-Adresse ein.

Wenn beispielsweise auf einen Vorlagen-Abtastvorgang der Abtasteinrichtung 104 hin über die Speicher-Schnittstelle 106 ein Schreibanforderungssignal zugeführt wird, sendet die Speicher-Steuereinheit 211 den UND-Gattern 233 und 232 ein Startsignal und befiehlt dem Adress-Puffer-A 223, ein Puffer-Gatter bzw. -Tor für die Schreibadresse zu öffnen. Auf das Schreibanforderungssignal hin sendet die Speicher-Steuereinheit 211 ferner der Wort/Byte-Steuereinheit 213 eine Wort/Byte-Information.

Auf diese Information hin sendet die Wort/Byte-Steuereinheit 213 in Übereinstimmung mit der bereits eingestellten Wort/Byte-Betriebsart entweder dem ODER-Gatter 236 (wenn es sich um die Wort-Betriebsart handelt) oder dem UND-Gatter 233 (wenn es sich um die Byte-Betriebsart handelt) die Wort/Byte-Information. Diese Information wird dem Bildspeicher 107 gleichfalls gesendet.

Im Falle eines Schreibvorgangs in der Byte-Betriebsart mit den Signalen bzw. den Bilddaten, die aus der Leitung über das Leitungsinterface 103 empfangen werden, wird dem Schreib-Bytezähler 218 von dem UND-Gatter 233 ein Startsignal zugeführt. Der Zählstand des Schreib-Bytezählers 218 wird aufeinanderfolgend synchron mit den Taktsignalen aus dem Zähltaktgenerator 222 erneuert, wobei ein Übertragssignal des Schreib-Bytezählers 218 über das ODER-Gatter 236 und das UND-Gatter 234 dem Schreib-Wortzähler 220 zugeführt wird, um dessen Zählstand zu erhöhen. Im Falle eines Schreibvorgangs in der Wort-Betriebsart mit den Signalen bzw. den Bilddaten, die aus einem Vorlagen-Abtastvorgang mittels der Abtasteinrichtung 104 erhalten werden, wird hingegen alleine der Zählstand des Schreib-Wortzählers 220 aufeinanderfolgend synchron mit den Taktsignalen aus dem Zähltaktgenerator 222 über das ODER-Gatter 236 und das UND-Gatter 234 erneuert.

Die Ausgangssignale des Schreib-Bytezählers 218 und des Schreib-Wortzählers 220 werden dem Adress-Puffer-A 223 zugeführt. Gleichzeitig befiehlt die Speicher-Steuereinheit 211 dem Speicherzeitsteuerungs-Signalgenerator 220, ein für das Einschreiben in den Speicher erforderliches Zeitgabesignal zu erzeugen, worauf dieser dem Bildspeicher ein entsprechendes Zeitgabesignal sendet.

Zu diesem Zeitpunkt sind die Bilddaten aus der Speicherschnittstelle 106 bereits in den Bildspeicher 107 übertragen, wobei die Speicher-Steuereinheit 211 von der Speicherschnittstelle 106 nach jedem Schreibvorgang ein Schreibanforderungssignal und die nächsten Bilddaten anfordert. Im Ansprechen darauf sendet die Speicherschnittstelle 106 der Speicher-Steuereinheit 211 das nächste Schreibanforderungssignal und dem Bildspeicher 107 die nächsten Bilddaten, womit sie auf die Erzeugung der Schreibadresse hin einen Schreibvorgang ausführt.

Vorstehend wurde die Arbeitsweise im Falle einer Schreibanforderung aus der Speicherschnittstelle 106 näher erläutert, jedoch ist die Arbeitsweise im Falle einer Leseanforderung, wie z. B. für eine Datenzufuhr zu dem Drucker 105, ähnlich. In diesem Fall sendet die Speicher-Steuereinheit 211 den UND-Gattern 231 und 232 ein Startsignal und befiehlt dem Adress-Puffer-A 223, das Puffer-Gatter zur Ausgabe der Leseadresse zu öffnen. Die Speicher-Steuereinheit 211 sendet der Wort/Byte-Steuereinheit 213 eine der Leseanforderung entsprechende Wort/Byte-Information. Auf diese Information hin sendet die Wort/Byte-Steuereinheit 213 in Übereinstimmung mit der bereits eingestellten Wort/Byte-Betriebsart entweder dem ODER-Gatter 235 (im Falle der Wort-Betriebsart) oder dem UND-Gatter 231 (im Falle der Byte-Betriebsart) die Wort/Byte-Information.

Für den Fall eines Lesevorgangs in der Byte-Betriebsart zur Signal- bzw. Bilddatenübertragung zu der Leitung wird dem Lese-Bytezähler 214 von dem UND-Gatter 231 ein Startsignal zugeführt. Der Zählstand des Lese-Bytezählers 214 wird aufeinanderfolgend synchron mit den Taktsignalen aus dem Zähltaktgenerator 222 erneuert, wobei ein Übertragssignal des Lese-Bytezählers 214 oder das ODER-Gatter 235 und das UND-Gatter 232 dem Lese-Wortzähler 216 zugeführt wird, um dessen Zählstand zu erhöhen.

Im Falle eines Lesevorgangs in der Wort-Betriebsart für eine Signal- bzw. Bilddatenzufuhr zu dem Drucker 105 wird hingegen alleine der Zählstand des Lese-Wortzählers 216 aufeinanderfolgend synchron mit den Taktsignalen aus dem Zähltaktgenerator 222 über das ODER-Gatter 235 und das UND-Gatter 232 erneuert. Die Ausgangsadresse des Lese- Wortzählers 216 wird dem Adress-Puffer-A 223 zugeführt. Gleichzeitig befiehlt die Speicher-Steuereinheit 211 dem Speicherzeitsteuerungs-Signalgenerator 220, ein zum Auslesen aus dem Speicher erforderliches Zeitgabesignal zu erzeugen, worauf dieser dem Bildspeicher 107 ein entsprechendes Zeitgabesignal sendet. Der Bildspeicher 107 überträgt daraufhin die in ihm gespeicherten Bilddaten zu der Speicherschnittstelle 106 und die Speicher-Steuereinheit 211 sendet der Speicherschnittstelle 106 ein Zwischenspeicher- bzw. Latchsignal für die ausgelesenen Daten.

Nach jedem Lesevorgang befiehlt die Speicher-Steuereinheit 211 der Speicherschnittstelle 106, das nächste Leseanforderungssignal auszugeben. Im Ansprechen darauf sendet die Speicherschnittstelle 106 der Speicher-Steuereinheit 211 das nächste Leseanforderungssignal, wodurch auf die Erzeugung der vorstehend genannten Leseadresse hin ein Lesevorgang ausgeführt wird.

Fig. 15 zeigt anhand eines Blockschaltbilds eine Ausführungsform des Bildspeichers 107. Die gezeigte Schaltung besteht im einzelnen aus Speicherschaltungen A bis D (225 bis 228), einem Adress-Puffer-B 229, einem Daten-Puffer-A 230, einem Daten-Puffer-B 237, einer Puffer-Steuereinheit 238 sowie aus einem Multiplexer 239.

Nachfolgend wird die Funktion bzw. die Arbeitsweise der in Fig. 15 gezeigten Schaltung näher erläutert.

Ein von der in Fig. 13 gezeigten Adress-Steuereinheit zugeführtes Adress-Signal wird über den Adress-Puffer-B 229 den Speicherschaltungen A bis D (225 bis 228) zugeführt. Ein Teil dieses Adress-Signals wird darüber hinaus dem Multiplexer 239 zugeführt.

Die Wort/Byte-Information der Wort/Byte-Steuereinheit 213 der in Fig. 13 gezeigten Adress-Steuereinheit wird der Puffer- Steuereinheit 238 und dem Multiplexer 239 zugeführt. Der Multiplexer 239 legt auf der Basis des Adress-Signals aus dem Adress-Puffer-B 229 und der Wort/Byte-Information einen Speicherblock (Speicherschaltungen A bis D) zur Durchführung fest. Dann wird mittels der Speicherschaltungen 225 bis 228 ein Zugriff zu dem Speicher (für einen Schreibvorgang) oder aus dem Speicher (für einen Lesevorgang) durchgeführt, wenn von dem Speicherzeitsteuerungs- Signalgenerator 212 der in Fig. 13 gezeigten Adress-Steuereinheit ein Zeitgabesignal empfangen wird.

Die Puffer-Steuereinheit 238 steuert die Puffer-Gatter des Daten-Puffers-A 230 und des Daten-Puffers-B 237 im Ansprechen auf die Wort/Byte-Information aus der Wort/Byte-Steuereinheit 213 der in Fig. 13 gezeigten Adress-Steuereinheit und auf das Lese/Schreibsignal des Speicherzeitsteuerungs-Signalgenerators 212. Im Falle der Byte-Betriebsart wird das Puffer-Gatter des Daten-Puffers-A 230 übereinstimmend mit dem Lese/Schreibvorgang gesteuert, während im Falle der Wort-Betriebsart das Puffer-Gatter des Daten-Puffers-B 237 übereinstimmend mit dem Lese/Schreibvorgang gesteuert wird.

Auf diese Weise wird der Zugriff auf die Speicherschaltungen A bis D (225 bis 228) durchgeführt, und der Datenaustausch mit der Speicherschnittstelle 106 wird über den Daten-Puffer-A 230 und den Daten-Puffer-B 237 durchgeführt.

Gemäß vorstehender Beschreibung ist es demnach möglich, das Einschreiben der Daten in den Bildspeicher oder das Auslesen der Daten aus dem Bildspeicher sehr leicht in Einheiten zu einem Wort (bzw. zwei Byte oder 16 Bit) oder einem Byte durchzuführen, so daß in guter Weise auf die jeweils angeforderte Dateneinheit von der Ausgabeseite oder der Eingabeseite her reagiert werden kann.

Obgleich das vorstehende Ausführungsbeispiel anhand eines Faksimilegeräts beschrieben wurde, ist die Erfindung auch bei verschiedenen anderen Geräten anwendbar, die einen Bildspeicher aufweisen.

Gemäß vorstehender Beschreibung kann im Falle mehrerer Anforderungen für ein Daten-Einschreiben oder -Auslesen in bzw. aus dem Bildspeicher eine Datenverarbeitung in Einheiten zu einem Wort oder zu einem Byte leicht und ohne eine aufwendige Zusatzschaltung erreicht werden.

Claims (9)

1. Bilddaten-Codiergerät mit einer Speichereinrichtung (14) zum Speichern einer Seite von zu codierenden Bilddaten, einer Codiereinrichtung (38) zum Codieren der aus der Speichereinrichtung ausgelesenen Bilddaten und einer Übertragungseinrichtung zum Übertragen der Bilddaten von der Speichereinrichtung zur Codiereinrichtung,
dadurch gekennzeichnet,
daß der Codiereinrichtung (38) ein Steuersignal zugeführt wird, wenn eine mittels intermittierender Übertragung zugeführte Bilddatenmenge einen vorbestimmten Wert erreicht hat, und
daß die Codiereinrichtung (38) auf das Anlegen des Steuersignals hin eine Codierung der bis dahin zugeführten Bilddaten durchführt.

2. Bilddaten-Codiergerät nach Anspruch 1, dadurch gekennzeichnet, daß eine Zwischenspeichereinrichtung (36, 37) zum zeitweiligen Speichern einer vorbestimmten Bilddatenmenge vorgesehen ist.

3. Bilddaten-Codiergerät nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Übertragungseinrichtung (46) vorgesehen ist, um die in der Speichereinrichtung (14) gespeicherten Bilddaten mittels direktem Speicherzugriff zur Zwischenspeichereinrichtung (36, 37) intermittierend zu übertragen.

4. Bilddaten-Codiergerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Codiereinrichtung (38) einen Codiervorgang während eines Zeitintervalls, in dem ein Bezugssignal zugeführt wird, durchführt, und den Codiervorgang bei Beendigung der Zuführung des Bezugssignals unterbricht.

5. Bilddaten-Codiergerät nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Steuereinrichtung (39, 40, 41, 42, 48) eine Einrichtung (48) zum Zuführen des Bezugssignals zur Codiereinrichtung (38) synchron mit der durch die Übertragungseinrichtung erfolgenden DMA-Bilddatenübertragung aufweist.

6. Bilddaten-Codiergerät nach Anspruch 3, dadurch gekennzeichnet, daß die Übertragungseinrichtung (46) derart betreibbar ist, daß nach Codierung der in der Zwischenspeichervorrichtung (36) gespeicherten Bilddaten mittels der Codiereinrichtung (38) die nachfolgenden Bilddaten von der Speichereinrichtung (14) im direkten Speicherzugriff (DMA) übertragen werden.

7. Bilddaten-Codiergerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Codiereinrichtung (38) einen Codiervorgang nach Übertragung der Bilddaten im direkten Speicherzugriff zur Zwischenspeichervorrichtung (36, 37) mittels der Übertragungseinrichtung durchführt.

8. Bilddaten-Codiergerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Übertragungseinrichtung (46) die vorbestimmte Bilddateneinheit parallel im direkten Speicherzugriff (DMA) überträgt.

9. Bilddaten-Codiergerät nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zwischenspeichereinrichtung (36, 37) eine Umsetzeinrichtung (37) zum seriellen Ausgeben der Bilddaten, die parallel im direkten Speicherzugriff (DMA) durch die Übertragungseinrichtung (46) übertragen werden, aufweist.