DE3714482A1 - Verfahren zum passivieren des rueckkanals von feldeffekttransistoren aus amorphem silizium - Google Patents

Verfahren zum passivieren des rueckkanals von feldeffekttransistoren aus amorphem silizium

Info

Publication number
DE3714482A1
DE3714482A1 DE19873714482 DE3714482A DE3714482A1 DE 3714482 A1 DE3714482 A1 DE 3714482A1 DE 19873714482 DE19873714482 DE 19873714482 DE 3714482 A DE3714482 A DE 3714482A DE 3714482 A1 DE3714482 A1 DE 3714482A1
Authority
DE
Germany
Prior art keywords
amorphous silicon
field effect
layer
etching
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19873714482
Other languages
English (en)
Inventor
George Edward Possin
Harold George Parks
William Weidman Piper
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of DE3714482A1 publication Critical patent/DE3714482A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/958—Passivation layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Weting (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren zum Passivieren der Rückkanalbereiche in auf amorphem Silizium aufbauenden Feldeffekttransistoren (FETs), wie sie insbesondere in matrix-adressierbaren Flüssigkristallanzeigen verwendet werden. Insbesondere bezieht sich die Erfindung auf ein Behandlungsverfahren für FET-Vorrichtungen aus amorphem Silizium, das wesentlich verkleinerte Werte des "Ausstroms" bzw. Sperrstroms des Transistors zur Folge hat.
Bekanntlich werden bei matrix-adressierbaren Flüssigkristall­ anzeigen (LCDs) Feldeffekttransistoren an jedem Bildelement (Pixel) verwendet. Für Anzeigezwecke ist jedes Pixel etwa 100 µm im Quadrat. In matrix-adressierbaren Flüssig­ kristallanzeigen wird jedes einzelne Pixelelement durch den Betrieb eines FET ein- und ausgeschaltet. Weiterhin unter­ stützt die wünschenswerte Verarbeitung bei niedrigen Tempe­ raturen die Verwendung von FET-Vorrichtungen, die dotiertes und undotiertes, amorphes Silizium aufweisen. Im Betrieb wird ein gewählter FET oder ein Satz von FETs eingeschaltet, wobei sich Ladung an einer angrenzenden Pixelelektrode sammeln kann, die zusammen mit einer Masse-Elektrode sehr ähnlich wie eine kapazitive Speichervorrichtung arbeitet. Das elektrische Feld zwischen der Pixelelektrode und einer transparenten Masse-Elektrode beeinflußt vorzugsweise das Flüssigkristall­ material, das zwischen diesen Elektroden angeordnet ist, in einer derartigen Weise, daß dessen optische Eigenschaften verändert werden und dadurch eine Anzeigefunktion gebildet wird. Für eine Stabilität der Bildanzeige ist es wünschens­ wert, daß jeder Strom, der im Ausschalt- oder Sperrzustand des FET fließt, minimal ist. Üblicherweise muß der Sperr­ strom kleiner als etwa 50 Picoampere sein. Kleine Sperrströme stellen sicher, daß eine Ladung, die sich auf den Pixel­ elektroden befindet, für eine wünschenswert lange Zeit fortbesteht, ohne sofort wieder aufgefrischt werden zu müssen. Während dieser Zeit können andere Pixels in der Anzeige adressiert werden.
FETs aus amorphem Silizium, die üblicherweise in matrix­ adressierbaren Flüssigkristallanzeigen benutzt werden, verwenden eine Struktur, bei der ein Teil des amorphen Siliziummaterials durch eine Metallkontaktschicht freiliegt.
Die amorphes Silizium aufweisende Schicht enthält auch eine obere Schicht aus dotiertem amorphem Silizium­ material, wobei diese letzte Schicht durch Öffnungen in der Metallkontaktschicht freiliegt. Der Bereich am Boden dieses Kontaktmetallspalts bildet den Kanalbereich der Vorrichtung. Es ist bekannt, die dotierte, amorphe Siliziumschicht zwischen den Metallkontakten durch Ätzverfahren zu beseitigen. Üblicherweise wird eine N+-Schicht aus amorphem Silizium durch Ätzen in einem Trommelplasmaätzer beseitigt, wobei Molybdän-Source- und Drain-Kontaktmetall­ muster als eine Maske verwendet werden. Nach dem Ätzen muß die freiliegende Siliziumoberfläche vor einer Kontamination aus der Umgebung geschützt werden. Die Erfin­ dung ist auf ein Verfahren gerichtet, um einen gewünschten Grad des Schutzes zu erreichen. Wenn dieser Schutz nicht herbeigeführt wird, besteht die Tendenz, daß ein resultieren­ der, positiver Ladungszustand auf der freiliegenden Siliziumoberfläche erzeugt wird. Dies induziert einen Elektronenkanal in dem nahegelegenen Oberflächenbereich. Diese Elektronen sind mobil und erzeugen eine Leitung zwischen Source und Drain, was eine sogenannte Rückkanal­ leckage zur Folge hat. Diese Rückkanalleckage vergrößert die Sperrströme. Da kleine Sperrströme für Anzeige- und Abbildungs-Applikationen gewünscht werden, ist dies ein einschneidendes Problem in Vorrichtungen dieser Art. Zwar werden häufig Siliziumnitrid-Schutzkappen als ein Passivie­ rungsmaterial nach dem Rückkanalätzen verwendet, es wurde jedoch gefunden, daß diese Passivierungsmittel allein viel empfindlicher gegenüber der Erzeugung der Rückkanalleckage sind als die Bearbeitung gemäß der vorliegenden Erfindung.
Es ist eine Aufgabe der Erfindung, eine Passivierung für den Rückkanalbereich in FETs aus amorphem Silizium zu schaffen. Die so ausgebildeten FETs sollen kleine Werte des Rückkanal-Streustromes haben. Die FET-Vorrichtungen sollen bei der Fertigung von matrix-adressierbaren Flüssigkristallanzeigen verwendbar sein. Schließlich soll ein Verfahren zur Fertigung von FET-Vorrichtungen geschaffen werden, das nicht nur ökonomisch ist, sondern auch die üblichen FET-Fertigungsverfahren beibehält.
Das erfindungsgemäße Verfahren zum Passivieren des Rück­ kanalbereiches von FETs aus amorphem Silizium enthält eine Folge von Verarbeitungsschritten, die mit dem Ätzen einer Schicht aus dotiertem amorphem Siliziummaterial am Boden eines Spaltes in einer darüberliegenden Metallschicht beginnt. Dieses erste Ätzen wird durchgeführt, um etwa 10 Nanometer an Material zu beseitigen, das vermutlich eine Schicht aus SiO2 oder MoSix unbekannter Zusammensetzung ist, die sich offenbar leicht während der Sprühabscheidung von der Molybdän-Source und dem Drain-Metall und auch während nachfolgender Bearbeitungsschritte bildet. Als nächstes wird das dotierte, amorphe Siliziummaterial geätzt zusammen mit einem Teil des darunter liegenden amorphen Siliziummaterials. Gemäß einem wesentlichen Merkmal der Erfindung wird der somit ausgebildete Rückkanalbereich einer organischen Base ausgesetzt, bevor eine Passivierungskappe, wie beispielsweise Siliziumnitrid, ausgebildet wird. Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung weist die organische Base eine Monoäthanolaminlösung auf. Weiterhin enthält das erfindungsgemäße Verfahren vorzugsweise den Schritt, daß der FET in destilliertem Wasser gespült und in Luft erwärmt wird, unmittelbar nachdem er der organischen Base ausgesetzt wurde. Es wurde gefunden, daß die Rückkanal-Streuströme von etwa 50 Picoampere auf Stromwerte gesenkt wurden, die üblicherweise kleiner als etwa 1 Picoampere sind.
Die Erfindung wird nun mit weiteren Merkmalen und Vorteilen anhand der Beschreibung und Zeichnung von Ausführungsbei­ spielen näher erläutert.
Fig. 1 ist ein Seitenschnitt und stellt eine Stufe bei der FET-Bearbeitung dar, bevor das amorphe Silizium in dem Kanalbereich weggeätzt wird.
Fig. 2 ist eine ähnliche Ansicht wie Fig. 1 und zeigt die Wirkung der Rückkanalätzung.
Fig. 3 ist eine ähnliche Ansicht wie Fig. 2 und zeigt insbesondere die Bildung einer abschließenden Passivierungsschicht.
Fig. 1 zeigt in einer Schnittansicht einen typischen FET aus amorphem Silizium, wie er in einer matrix-adressierbaren Flüssigkristallanzeige-Vorrichtung verwendet wird. Dabei ist eine Isolierschicht aus Siliziumoxid 12 auf einem Glassubstrat 10 angeordnet. Ein Teil der Pixelelektrode 14 ist ebenfalls sichtbar. Diese Elektrode weist üblicherweise ein transparentes, leitfähiges Material auf, wie beispielsweise Indiumzinnoxid. Weiterhin ist über der Isolierschicht 12 ein leitfähiges Gatemetall 16 angeordnet, das üblicherweise ein Material wie Titan aufweist. Eine Isolierschicht 18 ist zwischen dem Gatematerial 16 und dem amorphen Siliziummaterial 20 angeordnet. Die Isolierschicht 18 weist üblicherweise ein Material wie beispielsweise Siliziumnitrid auf. Ferner zeigt Fig. 1 die Tatsache, daß das amorphe Siliziummaterial 20 auch eine obere Schicht 22 aus dotiertem Siliziummaterial enthält. Üblicherweise wird ein N+-Dotierungsmittel, wie beispielsweise ein phosphoriges Mittel, verwendet. Über dieser Struktur liegend sind Source­ und Drain-Metallisierungsmuster 24 und 26 vorgesehen. Der Kontakt 26 dient auch für eine Verbindung des FET mit der Pixelelektrode 14. Da die Masseelektrode und das Flüssigkristallmaterial zum Verständnis der hier beschriebenen Erfindung nicht notwendig ist und da diese allgemein bekannt sind, sind sie hier nicht näher dargestellt.
Für einen richtigen FET-Betrieb ist es notwendig, den Teil der dotierten Schicht 22 aus amorphem Silizium am Boden des Spaltes 25 zu entfernen. Es wurde jedoch gefunden, daß es vor dem Plasmaätzen der Schichten 22 und Teil der Schicht 20 in einem Trommelplasmaätzer (barrel plasma etcher), um N+-Material von dem Rückkanal zu beseitigen, wünschenswert ist, ein Zerstäubungsätzen (sputter etch) der Wafer (Plättchen) in einer Argonatmosphäre durchzuführen, um etwa 10 Nanometer des Materials (wegen des Maßstabes nicht gezeigt) zu beseitigen. Es wird angenommen, daß dieses Material eine Schicht aus SiO2 oder MoSix unbekannter Zusammensetzung ist, das die Tendenz hat, sich während der Zerstäubungsabscheidung der Molybdän-Source und des Drain-Materials zu bilden. Diese Oberflächenschicht ätzt sehr langsam in Trommelätzern und würde deshalb die Tendenz haben, daß eine ungleichförmige Beseitigung der N+-Schicht entsteht, wenn sie nicht durch Zerstäubungsätzen beseitigt wird. Dieser Zerstäubungsätz- Schritt ist höchst erstrebenswert, um für eine gute Steuerung des nachfolgenden Trommelätzens zu sorgen. Zwar wird das Trommelätzen vorgezogen, es kann aber auch ein planarer Ätzer wünschenswert sein, falls die Maßstabsgleichförmigkeit des Wafers wichtig wird. Nach dem Zerstäubungsätzen wird das Plasmaätzen der Schicht 22 und eines Teiles der Schicht 20 durchgeführt, wie es in Fig. 2 gezeigt ist. Nach diesem Plasmaätzen, das vorzugsweise in einem Trommelätzer durch­ geführt wird, sind die "Aus-Ströme" bzw. Sperrströme der Vorrichtungen sehr klein, was auf keine Elektronenansamm­ lungsschicht im Rückkanalbereich 30 hindeutet. Wenn diese Vorrichtungen jedoch mit einer Kappe versehen sind, wobei plasma-abgeschiedenes, amorphes Siliziumnitrid verwendet wird, steigen die Sperrströme in dramatischer Weise an.
Wenn jedoch, und das ist höchst wichtig für die Erfindung, die Oberfläche einer Monoäthanolaminlösung bei etwa 60°C ausgesetzt, in destilliertem Wasser gespült und an Luft gebrannt wird bei etwa 250°C für 15 Minuten, bevor Kappen angebracht werden, sind die Sperrströme üblicherweise kleiner als 1 Picoampere für einen FET mit einer Kanallänge von 6 µm und einer Breite von 200 µm. Der Sperrstrom muß üblicherweise kleiner als 50 Picoampere für LCD-Anwendungen sein. Somit wird deutlich, daß eine Monoäthanolaminlösung, die eine starke Base ist, wie beispielsweise der kommerziell erhältliche Ätzgrundlöser R 10, als eine Passivierungsbe­ handlung verwendbar ist, die sich an das Rückkanalätzen von FETs aus amorphem Silizium anschließt. Zwar ist eine Monoäthanolaminlösung ein bevorzugtes Material für diese Passivierung, aber organische und anorganische Basen sorgen für eine ähnliche Passivierung.
Es sei darauf hingewiesen, daß die Kontaktmetallmuster 24 und 26 für eine Maskierung für das Plasmaätzen des dotierten amorphen Siliziums und der darunter liegenden Schichten aus amorphem Silizium sorgen. Nach dem Passivierungsschritt, bei dem das amorphe Silizium einer basischen Lösung ausgesetzt wird, wird eine permanente Passivierungskappe 28, wie sie als Beispiel in Fig. 3 gezeigt ist, über dem Substrat ausgebildet. Die Kappe oder die dielektrische Isolierschicht 28 weist vorzugsweise ein Material, wie beispielsweise Siliziumnitrid, auf. Vorzugsweise weist die Kappe 28 Siliziumnitrid auf, das durch chemische Plasmadampfabscheidung bei einer Temperatur von etwa 250°C abgeschieden ist. Es wird ferner darauf hingewiesen, daß das Plasmaätzen des dotierten amorphen Siliziummaterials, wie es zwischen den in den Fig. 1 und 2 dargestellten Schritten erfolgt, die Bildung von dotierten Source- und Drain-Schichten 22 a und 22 b zur Folge hat.
Aus der vorstehenden Beschreibung wird deutlich, daß erfindungsgemäß ein Verfahren zum Passivieren des Rück­ kanalbereiches von Feldeffekttransistoren aus amorphem Silizium geschaffen wird. Das Verfahren enthält das Plasmaätzen zum Beseitigen von N+-dotiertem Silizium aus dem Rückkanal und das Ausführen einer Reihe nasser und trockner chemischer Schritte, bevor Kappen mit einer Niedertemperatur-Siliziumnitrid-Schicht ausgebildet werden, um eine geschützte und stabile Vorrichtung zu erzeugen. Es wurde ferner deutlich gemacht, daß das Passivierungsver­ fahren gemäß der Erfindung mit üblichen FET- und LCD- Anzeigen-Fertigungsverfahren konform geht. Weiterhin hat das erfindungsgemäße Verfahren wesentlich kleinere FET-Rückkanal-Leckströme zur Folge und schafft dementsprechend eine FET-Vorrichtung, die für eine Verwendung in LCD-Vorrichtungen viel besser geeignet ist.

Claims (10)

1. Verfahren zum Passivieren des Rückkanalbereichs von Feldeffekttransistoren aus amorphem Silizium,
gekennzeichnet durch:
Zerstäubungsätzen von dotiertem, amorphem Siliziummaterial an dem Boden eines Spaltes in einer darüber liegenden Metallschicht, wodurch vorhandenes siliziumhaltiges oder Silizid-Material beseitig wird,
Plasmaätzen des dotierten, amorphen Siliziummaterials und eines Teiles einer darunter liegenden Schicht aus amorphem Silizium,
Aussetzen der Oberfläche des amorphen Siliziums gegenüber einer basischen Lösung und
Abscheiden einer dielektrischen Passivierungsschicht über dem Feldeffekttransistor.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Zerstäubungsätzen in einer Argonatmosphäre durch­ geführt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Plasmaätzen in einem Trommelplasmaätzer durchgeführt wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Base eine anorganische Base aufweist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Base eine organische Base aufweist.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die organische Base eine Monoäthanolamin-Lösung aufweist.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß unmittelbar nach dem Aussetzen gegenüber der basischen Lösung der Feldeffekttransistor in destilliertem Wasser gespült und in Luft erwärmt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Erwärmen in Luft bei einer Temperatur von etwa 250°C für etwa 15 Minuten erfolgt.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Passivierungsschicht Siliziumnitrid aufweist, das durch chemisches Plasmadampfabscheiden abgeschieden wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Passivierungsschicht bei einer Temperatur von etwa 150°C abgeschieden wird.
DE19873714482 1986-05-05 1987-04-30 Verfahren zum passivieren des rueckkanals von feldeffekttransistoren aus amorphem silizium Withdrawn DE3714482A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/859,526 US4704783A (en) 1986-05-05 1986-05-05 Method for passivating the back channel of amorphous silicon field effect transistors

Publications (1)

Publication Number Publication Date
DE3714482A1 true DE3714482A1 (de) 1987-11-12

Family

ID=25331127

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19873714482 Withdrawn DE3714482A1 (de) 1986-05-05 1987-04-30 Verfahren zum passivieren des rueckkanals von feldeffekttransistoren aus amorphem silizium

Country Status (7)

Country Link
US (1) US4704783A (de)
JP (1) JPS62291069A (de)
KR (1) KR870011702A (de)
DE (1) DE3714482A1 (de)
FR (1) FR2598257B1 (de)
GB (1) GB2190242B (de)
SE (1) SE8701755L (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19729176C2 (de) * 1996-07-09 2002-04-25 Lg Philips Lcd Co Herstellungsverfahren für eine Flüssigkristallanzeige mit aktiver Matrix und Struktur der mit diesem Herstellungsverfahren hergestellten Flüssigkristallanzeige

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6319876A (ja) * 1986-07-11 1988-01-27 Fuji Xerox Co Ltd 薄膜トランジスタ装置
JPS6331168A (ja) * 1986-07-25 1988-02-09 Hitachi Ltd 薄膜トランジスタの製造方法
FR2631743A1 (fr) * 1988-05-23 1989-11-24 Gen Electric Structure a electrodes non coplanaires pour affichage matriciel a cristaux liquides a transistors en couches minces de silicium amorphe et procede de fabrication
JPH0283941A (ja) * 1988-09-21 1990-03-26 Fuji Xerox Co Ltd 薄膜トランジスタの製造方法
GB2223353A (en) * 1988-09-30 1990-04-04 Philips Electronic Associated Thin-film transistor
US4990460A (en) * 1989-01-27 1991-02-05 Nec Corporation Fabrication method for thin film field effect transistor array suitable for liquid crystal display
US5100816A (en) * 1990-07-20 1992-03-31 Texas Instruments Incorporated Method of forming a field effect transistor on the surface of a substrate
US5633175A (en) * 1991-12-19 1997-05-27 Hitachi, Ltd. Process for stripping photoresist while producing liquid crystal display device
JP2530990B2 (ja) * 1992-10-15 1996-09-04 富士通株式会社 薄膜トランジスタ・マトリクスの製造方法
US5384271A (en) * 1993-10-04 1995-01-24 General Electric Company Method for reduction of off-current in thin film transistors
JP2655126B2 (ja) * 1995-03-31 1997-09-17 日本電気株式会社 薄膜トランジスタの製造方法
JPH09270519A (ja) * 1996-03-31 1997-10-14 Furontetsuku:Kk 薄膜トランジスタの製造方法
US7078342B1 (en) 1996-07-16 2006-07-18 Micron Technology, Inc. Method of forming a gate stack
US7041548B1 (en) * 1996-07-16 2006-05-09 Micron Technology, Inc. Methods of forming a gate stack that is void of silicon clusters within a metallic silicide film thereof
US6613673B2 (en) * 1996-07-16 2003-09-02 Micron Technology, Inc. Technique for elimination of pitting on silicon substrate during gate stack etch
US6281131B1 (en) * 1998-02-27 2001-08-28 Micron Technology, Inc. Methods of forming electrical contacts
US7382421B2 (en) * 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3636232A1 (de) * 1985-08-02 1988-04-28 Gen Electric Duennfilm-feldeffekttransistor und verfahren zu seiner herstellung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3115424A (en) * 1961-04-20 1963-12-24 Int Rectifier Corp Process for the passivation of semiconductors
FR2533072B1 (fr) * 1982-09-14 1986-07-18 Coissard Pierre Procede de fabrication de circuits electroniques a base de transistors en couches minces et de condensateurs
JPS59232456A (ja) * 1983-06-16 1984-12-27 Hitachi Ltd 薄膜回路素子
US4545112A (en) * 1983-08-15 1985-10-08 Alphasil Incorporated Method of manufacturing thin film transistors and transistors made thereby
US4646424A (en) * 1985-08-02 1987-03-03 General Electric Company Deposition and hardening of titanium gate electrode material for use in inverted thin film field effect transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3636232A1 (de) * 1985-08-02 1988-04-28 Gen Electric Duennfilm-feldeffekttransistor und verfahren zu seiner herstellung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19729176C2 (de) * 1996-07-09 2002-04-25 Lg Philips Lcd Co Herstellungsverfahren für eine Flüssigkristallanzeige mit aktiver Matrix und Struktur der mit diesem Herstellungsverfahren hergestellten Flüssigkristallanzeige

Also Published As

Publication number Publication date
FR2598257B1 (fr) 1990-08-24
GB2190242A (en) 1987-11-11
GB2190242B (en) 1990-03-28
JPS62291069A (ja) 1987-12-17
GB8710358D0 (en) 1987-06-03
SE8701755L (sv) 1987-11-06
SE8701755D0 (sv) 1987-04-28
US4704783A (en) 1987-11-10
KR870011702A (ko) 1987-12-26
FR2598257A1 (fr) 1987-11-06

Similar Documents

Publication Publication Date Title
DE3714482A1 (de) Verfahren zum passivieren des rueckkanals von feldeffekttransistoren aus amorphem silizium
DE3783870T2 (de) Transistor-gesteuerter elektrooptischer anzeigeschirm und verfahren zu seiner herstellung.
DE102009044337B4 (de) Arraysubstrat für ein Display sowie Verfahren zum Herstellen desselben
DE19610283B4 (de) Verfahren zum Herstellen einer Flüssigkristallanzeigevorrichtung mit Speicherkondensatoren erhöhter Kapazität und Flüssigkristallvorrichtung
DE19811624B4 (de) Aktives Paneel für eine LCD und Herstellungsverfahren für ein aktives Paneel einer LCD
DE3636221C2 (de) Verfahren zum Herstellen von Dünnfilm-Feldeffekttransistoren
DE68921567T2 (de) Flüssigkristallanzeigetafel mit verminderten Pixeldefekten.
DE69110563T2 (de) Flüssigkristall-Anzeigevorrichtung.
DE19839063B4 (de) Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür
DE69124009T2 (de) Dünnfilmtransistor und Verfahren zur Herstellung
DE19809084C2 (de) Flüssigkristallanzeigevorrichtung und Herstellungsverfahren dafür
DE10150432B4 (de) Arraysubstrat für eine Flüssigkristallanzeige und Verfahren zu dessen Herstellung
DE69021419T2 (de) Halbleiterspeicheranordnung mit einem ferroelektrischen Material.
DE3348083C2 (de)
DE10317627B4 (de) Verfahren zur Herstellung eines Matrixsubstrats für eine Flüssigkristallanzeigevorrichtung
DE69021513T2 (de) Anzeigevorrichtung mit aktiver Matrix.
DE3636220C2 (de) Verfahren zum Formen von Gate-Elektrodenmaterial in einem invertierten Dünnfilm-Feldeffekttransistor
DE4344897B4 (de) Verfahren zur Herstellung von Dünnfilmtransistoren
DE60037707T2 (de) Herstellungsverfahren für dünnfilmtransistoren
DE69433948T2 (de) Lift-off Verfahren für selbstausrichtende Dünnschichttransistoren
DE3832991A1 (de) Zellstruktur fuer matrix-adressierte fluessigkristallanzeigen und verfahren zu deren herstellung
DE102014008239B4 (de) Verfahren zur herstellung eines tft-array-substrats
DE10297732T5 (de) Mehrdomänen-Flüssigkristallanzeige und ein Dünnfilmtransistorsubstrat derselben
DE3636232A1 (de) Duennfilm-feldeffekttransistor und verfahren zu seiner herstellung
DE19825524B4 (de) Dünnfilmtransistor und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
8128 New person/name/address of the agent

Representative=s name: VOIGT, R., DIPL.-ING., PAT.-ANW., 6232 BAD SODEN

8110 Request for examination paragraph 44
8139 Disposal/non-payment of the annual fee