DE3628233A1 - Integrierte schaltung und verfahren zum herstellen der schaltung - Google Patents

Integrierte schaltung und verfahren zum herstellen der schaltung

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Sheng Teng Hsu
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Description

Die Erfindung betrifft eine integrierte Schaltung mit einem ein gemeinsames Gate aufweisenden Paar von MOS-Feldeffekttransistoren (MOSFETs) in einem eine Hauptfläche aufweisenden Halbleiterkörper. Sie betrifft ferner ein Verfahren zum Herstellen einer solchen integrierten Schaltung. Insbesondere betrifft die Erfindung MOS-Feldeffekttransistoren für eine integrierte Schaltung, in der ein solcher Transistor vertikal über einem anderen Transistor liegt und die beiden Transistoren sich ein gemeinsames Gate teilen.
Um der Forderung höherer Integrationsdichte zu folgen, sind in den vergangenen Jahren verschiedene dreidimensionale integrierte Schaltungen vorgeschlagen worden. Versuche zum Herstellen von MOSFETs auf der Oberseite von in einem Siliziumkörper gebildeten MOSFETs machten die Rekristallisation einer auf dem Siliziumkörper gebildeten polykristallinen Siliziumschicht erforderlich. Im allgemeinen gehört zum Rekristallisieren eine Wärmebehandlung von einer Stunde oder mehr bei einer Temperatur von mehr als etwa 950°C. Hierbei kann eine übermäßige Diffusion aus den N⁺- und P⁺- Zonen der im Halbleiterkörper befindlichen MOSFETs die Leistungsfähigkeit der herzustellenden VLSI-Schaltung (VLSI = Very Large Scale Integration; integrierte Schaltung mit sehr hohem Integrationsgrad) beeinträchtigen. Außerdem besitzen bisherige integrierte Schaltungen mit übereinander geschichteten MOSFETs erhebliche unerwünschte parasitäre Kapazitäten, weil das Gate die Source- und Drainzonen überlappt.
Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung mit übereinander geschichteten MOS-Transistoren zu schaffen, die ohne eine zu übermäßiger Diffusion aus hochdotierten N- und P-Zonen führende Langzeit-Hochtemperaturbehandlung herzustellen ist und betreffend eine Source/ Drain- und Gateüberlappung eine verminderte parasitäre Kapazität besitzt. Der Erfindung liegt die weitere Aufgabe zugrunde, ein Verfahren zum Herstellen einer integrierten Schaltung mit übereinander geschichteten MOS-Feldeffekttransistoren zu schaffen, das ohne eine Langzeit-Hochtemperaturbehandlung auskommt und eine gegenseitige Ausrichtung der Source-, Drain- und Gatebereiche im Sinne verminderter parasitärer Kapazitäten ermöglicht.
Für die integrierte Schaltung eingangs genannter Art ist die erfindungsgemäße Lösung gekennzeichnet durch die Merkmale des Hauptanspruchs.
Für das Verfahren zum Herstellen einer integrierten Schaltung ist die erfindungsgemäße Lösung gekennzeichnet durch die im Anspruch 7 angegebenen Schritte.
Demgemäß wird durch die Erfindung eine dreidimensionale Struktur geschaffen, die ein Paar übereinander geschichteter MOSFETs mit einem einzigen gemeinsamen Gate enthält. Das MOSFET-Paar nimmt in einem integrierten Schaltungschip denselben Raum ein wie ein einziger bisher bekannter MOSFET. Die Struktur enthält ein einziges Gate und ein Paar Kanäle für zwei MOSFETs, die aufeinander ausgerichtet sind und im wesentlichen dieselbe Länge besitzen, so daß eventuell von einer Source/Drain- und Gate-Überlappung herrührende parasitäre Kapazitäten vermindert sind. Verbesserungen und weitere Ausgestaltungen der Erfindung werden in den Unteransprüchen angegeben.
Anhand der schematischen Zeichnung von Ausführungsbeispielen werden Einzelheiten der Erfindung erläutert. Es zeigen:
Fig. 1 bis 4 ein erstes Ausführungsbeispiel einer integrierten Schaltung in verschiedenen, beim Herstellen aufeinanderfolgenden Querschnitten;
Fig. 5 und 6 Querschnitte entsprechend Fig. 3 und 4 für ein zweites Ausführungsbeispiel; und
Fig. 7 bis 10 ein drittes Ausführungsbeispiel mit im Herstellungsgang aufeinanderfolgenden Querschnitten einer Schaltungsanordnung.
In der nachfolgenden Beschreibung und in den Fig. 1 bis 10 werden bestimmte Materialien und Zonen als P- oder N-leitend angegeben. Es handelt sich hierbei lediglich um eine beispielhafte Erläuterung, und es ist klar, daß Anordnungen mit umgekehrtem bzw. ausgetauschtem Leitungstyp in allen wesentlichen Aspekten gleichwertig sind.
In Fig. 1 bis 4 wird ein Teil einer integrierten Schaltungsanordnung 10 in aufeinanderfolgenden Herstellungsstufen im Schnitt im Prinzip dargestellt. Die Schaltungsanordnung 10 enthält einen Halbleiterkörper 12 aus einem Material eines ersten Leitungstyps, z. B. mit P--Leitung. Der Halbleiterkörper 12 besitzt eine ebene Hauptfläche 14. Eine relativ dünne Isolierschicht 16, z. B. aus Siliziumoxid, wird nach Fig. 1 auf die ebene Hauptfläche 14 aufgebracht. Auf dieser wird ein Gate 20 mit einer durch den Buchstaben L in Fig. 1 bezeichneten Länge erzeugt. Das Gate 20 kann aus irgendeinem Metall, Metallsilizid oder aus dotiertem Silizium bestehen. Eine zweite Isolierschicht 22, z. B. aus Siliziumoxid, wird so angeordnet, daß sie alle freiliegenden Oberflächen des Gates 20 bedeckt. Im Halbleiterkörper 12 hergestellte hochdotierte erste und zweite Zonen 26 und 28 bilden die Source- und Drainzonen eines unteren MOSFET. Durch die ersten und zweiten Zonen 26, 28 wird ein erster Kanal 30 mit einer in Fig. 1 mit L 1 gekennzeichneten Länge begrenzt. Die ersten und zweiten Zonen 26, 28 können irgendeinen übereinstimmenden Leitungstyp besitzen; im vorliegenden Ausführungsbeispiel wird der zweite Leitungstyp vorgesehen, so daß die Zonen N⁺-dotiert werden. Die ersten und zweiten Zonen 26, 28 können mit jeder geeigneten, bekannten selbstausrichtenden Technik hergestellt werden, die dazu führt, daß die Länge L 1 des Kanals 30 praktisch ebenso groß wie die Länge L des Gates 20 wird. Die verschiedenen Komponenten der integrierten Schaltung werden elektrisch gegeneinander isoliert, indem ein Isolieroxid 32 (Feldoxid) in üblicher Weise gebildet wird.
Die speziellen Materialien und Verfahrenstechniken zum Herstellen der Schaltungsanordnung 10 nach Fig. 1 sind Stand der Technik, es kann also jedes gebräuchliche Verfahren passender Art eingesetzt werden. Die Schaltungsanordnung 10 nach Fig. 1 stellt die Ausgangsstruktur dar, mit der die erfindungsgemäßen Merkmale kombiniert werden.
Nach Fig. 2 wird in der Oxidschicht 16 über einem Teil der ersten hochdotierten Zone 26 eine die Hauptfläche 14 freilegende Öffnung 40 gebildet. Ausgehend von dem freigelegten Silizium innerhalb der Öffnung 40 wird dann eine aus einkristallinem Silizium bestehende Epitaxialschicht 42 aufgewachsen. Solche Epitaxialschichten können unter Verwendung der ELO-Technik (ELO = Epitaxial Lateral Overgrowth, vergleiche US-PS 45 49 926) hergestellt werden. Grundsätzlich besteht die ELO-Technik in einem wiederholten Zwei-Phasen- Niederschlags/Ätz-Zyklus, bei dem einkristallines Silizium von einer innerhalb einer Öffnung einer Maske freigelegten einkristallinen Oberfläche aufgewachsen wird. Im vorliegenden Fall wächst die Epitaxialschicht 42 über die Isolierschicht 16, um die aktiven Bereiche der ersten und zweiten hochdotierten Zonen 26, 28 des unteren MOSFETs zu bedecken und wenigstens leicht zu überlappen. Die Siliziumschicht 42 sollte bis zu einer Dicke von etwa 500 nm aufgewachsen werden.
Nach dem ELO-Verfahren kann eine ausgezeichnete Kristallqualität erhalten werden, jedoch entsteht eine hohe Defektdichte an der Grenze zwischen je zwei überwachsenen Schichten aus einkristallinem Silizium. Daher sollte bei der Auswahl der Positionen benachbarter Öffnungen 40 Sorge getragen werden, daß sich zwei Abschnitte der überwachsenen Siliziumschicht 42 nicht in der Nähe des Gates 20 begegnen. Nach dem Aufwachsen wird die Siliziumschicht 42 in üblicher Weise geätzt, um ihre Peripherie 43 nach Fig. 3 zu begrenzen.
Auf der Siliziumschicht 42 wird eine Fotolackschicht erzeugt und begrenzt. Durch das Begrenzen werden Öffnungen 48 so gebildet, daß Fotolackteile 50 und 52 direkt über der Öffnung 40 und über dem Gate 20 gemäß Fig. 3 stehen bleiben. Die Schaltungsanordnung 10 wird dann einer Niederenergie- Bor-Implantation (vgl. Fig. 3) ausgesetzt, um dritte und vierte hochdotierte Zonen 54 und 56 zu bilden. Das Niveau der Implantationsenergie sollte so gewählt werden, daß ein Eindringen der Bor-Ionen in das Gate 20 und in die ersten und zweiten hochdotierten Zonen 26, 28 ausgeschlossen ist.
Es wird darauf hingewiesen, daß eine fünfte hochdotierte Zone 58 mit demselben Leitungstyp und demselben Dotierniveau wie die erste hochdotierte Zone 26 in der Siliziumschicht 42 direkt oberhalb der Öffnung 40 erhalten bleibt (vgl. Fig. 2 bis 4). Diese fünfte hochdotierte Zone 58 wurde während des epitaxialen Aufwachsens der Siliziumschicht 42 gebildet und erhielt automatisch denselben Leitungstyp und dasselbe Dotierniveau wie der durch die hochdotierte Zone 26 bewirkte Keim. Durch Abschirmen dieser fünften Zone 58 mit dem Fotolackteil 50 beim Implantieren der dritten hochdotierten Zone 54 ergibt sich also ein PN-Übergang 60 im wesentlichen senkrecht zur Hauptfläche 14. Diese Geometrie ermöglicht ein nachfolgendes elektrisches Kurzschließen des PN-Übergangs durch Bilden eines (unten beschriebenen) Metall-Leiters in ohmschem Kontakt sowohl mit der dritten als auch mit der fünften Zone 54 bzw. 58.
Diese gegenseitige Zuordnung führt auch zu einem ausgezeichneten elektrischen Kontakt der ersten und dritten Zonen 26 und 54, die die Drainzonen des oberen und unteren MOSFETs bilden. Die Öffnungen 48 werden so gebildet, daß das Fotolackteil 52 einen zweiten Kanal 80 mit einer durch L 2 gekennzeichneten Länge (vgl. Fig. 4) begrenzt. Diese Länge L 2 sollte im wesentlichen gleich oder leicht größer als die Länge L 1 des ersten Kanals 30 sein. Außerdem soll der zweite Kanal 80 über dem Gate 20 so zentriert werden, daß der erste und zweite Kanal 30, 80 und das Gate 20 nach Fig. 4 aufeinander ausgerichtet sind.
Auf der Siliziumschicht 42 und dem umgebenden Isolieroxid 42 wird eine Schicht 70 aus Siliziumoxid oder Borphosphorsilikatglas (BPSG) gebildet. In der Schicht 70 werden in bekannter Weise Kontaktöffnungen 72 erzeugt. Dann werden in üblicher Weise Metallkontakte 74 und 76 in ohmschem Kontakt mit der dritten und vierten Zone 54, 56 hergestellt (vgl. Fig. 4). Bemerkenswert am Ausführungsbeispiel ist die Anordnung des Metallkontakts 74, derart, daß der PN- Übergang 60 kurzgeschlossen wird. Sollte dieser Übergang als solcher gebraucht werden, kann der Metallkontakt 74 alternativ so verlegt werden, daß der PN-Übergang 60 nicht kurzgeschlossen wird, oder - in einer weiteren Alternative - kann das Fotolackteil 50 weggelassen werden, so daß bei der Bor-Implantation ein im wesentlichen parallel zur Hauptfläche 14 liegender PN-Übergang entsteht.
Der elektrische Anschluß des Gates 20 und der ersten und zweiten hochdotierten Zonen 26, 28 kann an seitlichen Verlängerungen der Zonen bzw. des Gates 20 außerhalb der Peripherie 43 der Schicht 42 erfolgen. Verfahren zum Herstellen solcher elektrischer Anschlüsse sind bekannt und werden daher nicht beschrieben.
Ein zweites Ausführungsbeispiel 100 der Schaltungsanordnung 10 wird anhand der Fig. 5 und 6 erläutert. Mit der Anordnung 10 übereinstimmende Bauteile werden ebenso wie in den Fig. 1 bis 4 bezeichnet und nicht nochmals gesondert beschrieben. Im zweiten Ausführungsbeispiel werden die ersten und dritten hochdotierten Zonen 26 und 54 nicht durch eine fünfte hochdotierte Zone 58 miteinander verbunden.
Das Verfahren zum Herstellen der Schaltungsanordnung 100 ist bis auf die nachfolgenden Schritte ganz ähnlich wie dasjenige zum Herstellen der Schaltungsanordnung 10. Beim Begrenzen der Peripherie 43 der Siliziumschicht 42 nach Fig. 5 wird der direkt über der Öffnung 40 befindliche Teil der Schicht 42 ebenfalls bis zur Hauptfläche 14 herunter abgetragen. Ebenso wie in der Anordnung 10 wird dann auf der Siliziumschicht 42 eine Fotolackschicht gebildet. In der Fotolackschicht werden Öffnungen 48 so begrenzt, daß Fotolackteile 50 und 52 direkt über der Öffnung 40 und dem Gate 20 stehenbleiben. Das Fotolackteil 50 wird in diesem Fall jedoch etwas breiter als die Öffnung 40 gemacht und soll die Öffnung an allen Rändern überlappen. Anschließend werden die dritten und vierten hochdotierten Zonen 54, 56 durch Implantation, ähnlich wie anhand der Schaltungsanordnung 10 beschrieben, hergestellt.
Nach dem Abtragen der Fotolackteile 50 und 52, wird eine Schicht 70 aus Siliziumoxid oder BPSG über der Siliziumschicht 42 und dem umgebenden Isolieroxid 32 erzeugt. Es wird darauf hingewiesen, daß die Schicht 70 die Öffnung 40 ausfüllt und dadurch die dritte hochdotierte Zone 54 gegenüber der ersten hochdotierten Zone 26 isoliert. Die Metallkontakte 74 und 76 werden wie oben beschrieben hergestellt.
Ein drittes Ausführungsbeispiel 110 der integrierten Schaltung wird anhand der Fig. 7 bis 10 erläutert. Einzelheiten der Struktur mit ähnlichen Bezugszeichen wie bei der Schaltungsanordnung 10 werden nicht erneut beschrieben.
Nach Fig. 7 wird auf einer Schaltungsanordnung 10 zunächst eine aus polykristallinem Silizium, kurz "Polysilizium", bestehende Schicht 112 gebildet. Auf die Polysiliziumschicht 112 wird eine erste Glasschicht 114 aus hochdotiertem Glas, das irgendeinen Leitungstyp haben kann, aber im Ausführungsbeispiel P⁺-dotiert sein soll, aufgebracht. Auf der ersten Glasschicht 114 wird eine planierende, zweite Glasschicht 116 aus einem passenden Material, z. B. aus einem aufzuschleuderndem Glas, erzeugt. Die planierende Glasschicht 116 soll eine im wesentlichen ebene äußere Hauptfläche 118 erhalten. Außerdem soll das für die planierende Glasschicht 116 ausgewählte Material mit ähnlicher Geschwindigkeit wie das Material der ersten Glasschicht 114 zu ätzen sein; dagegen soll die Ätzgeschwindigkeit der Polysiliziumschicht 112 so klein wie möglich sein. Die Anordnung 110 wird dann einer anisotropen Plasmaätzung so lange ausgesetzt, bis die Mesa-Oberflächen 124 der Polysiliziumschicht 112 nach Fig. 8 freigelegt werden. Die dotierte, erste Glasschicht 114 wird leicht überätzt, so daß Schichten 126 aus dotiertem Glas in den unteren Bereichen der umgebenden Mesa-Oberfläche 124 stehen bleiben. Die Polysiliziumschicht 112 wird dann in üblicher Weise geätzt, um unerwünschtes Material abzutragen und dadurch seine Peripherie 130 nach Fig. 9 zu begrenzen. Ähnlich wie bei der Struktur von Anordnung 10 soll sich die Polysiliziumschicht 112 über die aus Oxid bestehende erste Isolierschicht 16 erstrecken, um das Gate 20 zu bedecken und die Aktivbereiche der ersten und zweiten hochdotierten Zonen 26, 28 des unteren MOSFETs wenigstens teilweise zu überlappen.
Eine Schicht 132 aus BSPG oder aus einem ähnlichen wiederfließbaren Glas wird auf der Anordnung 110 in bekannter Weise gebildet. Die Anordnung wird dann etwa 30 Minuten lang auf etwa 850°C erhitzt, um die Schicht 132 in üblicher Weise zum Fließen zu bringen. Hierdurch wird erreicht, daß Verunreinigungen bzw. Dotierstoffe aus den dotierten Glasschichten 126 in die Polysiliziumschicht 112 diffundieren, so daß dritte und vierte hochdotierte Zonen 140, 142 mit dem Leitungstyp der hochdotierten Glasschicht 114 entstehen.
Nach Fig. 10 werden die dritte und vierte hochdotierte Zone 140, 142 automatisch in Bezug auf das Gate 20 selbst ausgerichtet und unter Bildung des eine Länge L 2 besitzenden zweiten Kanals 144 auf Abstand gesetzt. Ebenso wie in der Anordnung 10 wird die Länge L 2 in der Anordnung 110 im wesentlichen gleich oder leicht größer als die Länge L 1 des ersten Kanals 30 gewählt. Auf diese Weise wird der zweite Kanal 144 über dem Gate 20 zentriert, und der erste und zweite Kanal 30, 144 und das Gate 20 entstehen in einer Fluchtlinie. Schließlich werden in der Glasschicht 132 Öffnungen gebildet und darin Metallkontakte 74, 76 ähnlich wie in der Anordnung 10 erzeugt.
Bei der Herstellung des oberen MOSFETs in der Polysiliziumschicht 112 wird nicht die hohe Qualität wie bei Verwendung einer einkristallinen Siliziumschicht erhalten, die Anordnung 110 nach dem dritten Ausführungsbeispiel ist aber in vielen Anwendungen brauchbar, z. B. in einem statischen RAM (RAM = Random Access Memory, Signalspeicher mit jederzeit möglichem, beliebigem Zugriff zu jeder Speicherzelle) oder in einer im P-Kanal-MOSFET keine hohe Verstärkung erfordernden CMOS-Schaltung. Auf Wunsch kann jedoch die Leistungsfähigkeit der Schaltungsanordnung 110 durch Rekristallisation der Polysiliziumschicht 112 erhöht werden. Das Rekristallisieren kann nach jedem bekannten Kurzzeit-Verfahren z. B. durch Laser-Rekristallisation oder Puls-Wärmebehandlung, erreicht werden, vorausgesetzt daß die Temperatur und die Dauer des Verfahrens keine übermäßige Diffusion der hochdotierten ersten und zweiten Zonen 26, 28 in den Halbleiterkörper 12 hinein hervorrufen.
Zum Vervollständigen der integrierten Schaltung kann ein passendes Verfahren aus dem Stande der Technik eingesetzt werden. Hierzu würden das Metallisieren zum Verbinden verschiedener Teile der integrierten Schaltung und Passivierschritte gehören.

Claims (15)

1. Integrierte Schaltung (10, 100, 110) mit einem ein gemeinsames Gate (20) aufweisenden Paar von MOS-Feldeffekttransistoren (MOSFETs) in einem eine Hauptfläche (14) aufweisenden Halbleiterkörper (12), gekennzeichnet durch folgende Merkmale:
  • a) hochdotierte erste (26) und zweite (28) Zonen eines Leitungstyps, die sich von der ebenen Hauptfläche (14) aus mit Abstand voneinander zum Begrenzen eines zwischen ihnen liegenden ersten Kanals (30) einer Länge L 1 in den Halbleiterkörper (12) hinein erstrecken;
  • b) eine Siliziumoxidschicht (16) auf der ebenen Hauptfläche (14) über den ersten und zweiten Zonen (26, 28) und dem Kanal;
  • c) eine Siliziumschicht (42, 112) auf der Siliziumoxidschicht (16) über den ersten und zweiten Zonen (26, 28) und dem Kanal (30);
  • d) sich in der Siliziumschicht (42, 112) zu der Siliziumoxidschicht (16) erstreckende, hochdotierte dritte (54, 140) und vierte (56, 142) Zonen eines Leitungstyps mit einem einen dem ersten Kanal (30) im wesentlichen gegenüberliegenden zweiten Kanal (80) definierenden Abstand voneinander, wobei die Länge L 2 des zweiten Kanals (80) wenigstens gleich der Länge L 1 des ersten Kanals (30) ist; und
  • e) ein von dem Halbleiterkörper (12) und von der Siliziumschicht (42, 112) elektrisch isoliertes, auf den ersten und zweiten Kanal (30, 80) ausgerichtetes, gemeinsames Gate (20) zwischen dem ersten und zweiten Kanal (30, 80) mit einer im wesentlichen mit der Länge L 1 des ersten Kanals (30) übereinstimmenden oder etwas geringeren Länge L.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und dritten hochdotierten Zonen (26, 54) über eine Öffnung (40) der Siliziumoxidschicht (16) miteinander in elektrischer Verbindung stehen (Fig. 4).
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die dritten und vierten hochdotierten Zonen 54, 140; 56, 142) den entgegengesetzten Leitungstyp wie die ersten und zweiten hochdotierten Zonen (26, 28) besitzen.
4. Schaltung nach Anspruch 3, gekennzeichnet durch eine denselben Leitungstyp wie die erste hochdotierte Zone (26) aufweisende fünfte hochdotierte Zone (58) in elektrischer Verbindung mit der ersten hochdotierten Zone und mit einem PN-Übergang (60) zur dritten hochdotierten Zone (54) (Fig. 4).
5. Schaltung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Siliziumschicht (42) eine Epitaxialschicht ist.
6. Schaltung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Siliziumschicht (112) aus polykristallinem Silizium besteht.
7. Verfahren (10, 100, 110) zum Herstellen einer integrierten Schaltung gemäß einem oder mehreren der Ansprüche 1 bis 6, ausgehend von einem eine Hauptfläche (14) aufweisenden Halbleiterkörper (12), gekennzeichnet durch folgende Schritte:
  • a) Bilden einer ersten Siliziumoxidschicht (16) auf der ebenen Hauptfläche (14);
  • b) Bilden eines Gates (20) auf der ersten Siliziumoxidschicht (16) mit einer Länge (L), einem Paar von Seitenwänden und einer der ebenen Hauptfläche (14) gegenüberliegenden Oberseite;
  • c) Bilden von sich von der Hauptfläche (14) aus in den Halbleiterkörper hineinerstreckenden hochdotierten ersten und zweiten Zonen (26, 28) eines Leitungstyps mit einem einen zwischen ihnen liegenden ersten Kanal (30) definierenden Abstand voneinander, wobei der erste Kanal (30) mit einer im wesentlichen mit der Länge L des Gates (20) übereinstimmenden Länge L 1 hergestellt und speziell auf das Gate (20) ausgerichtet wird;
  • d) Bilden einer zweiten Siliziumoxidschicht (22) auf dem Paar von Seitenwänden und auf der Oberseite des Gates (20);
  • e) Bilden einer die ersten und zweiten hochdotierten Zonen (26, 28) und das Gate (20) im wesentlichen bedeckenden Siliziumschicht (42, 112) auf den ersten und zweiten Siliziumoxidschichten (16, 22); und
  • f) Bilden von sich in der Siliziumschicht (42, 112) bis zu den ersten und zweiten Siliziumoxidschichten (16, 22) erstreckenden hochdotierten dritten und vierten Zonen (54, 56; 140, 142) eines Leitungstyps mit einem einen zwischen ihnen liegenden zweiten Kanal (80) definierenden Abstand voneinander, wobei der zweite Kanal (80) mit im wesentlichen gleicher oder größerer Länge L 2 als der erste Kanal (30) hergestellt und diesem im wesentlichen gegenüber angeordnet wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß zu Schritt e) folgende Schritte gehören:
  • (e 1) Freilegen eines Teils der ersten hochdotierten Zone (26) durch Bilden einer ersten Öffnung (40) in der ersten Siliziumoxidschicht (16); und
  • (e 2) epitaxiales Aufwachsen von Silizium auf dem freigelegten Teil der ersten hochdotierten Zone (26) zum Herstellen einer einkristallinen Siliziumschicht (42) (Fig. 2).
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß im Anschluß an das Aufwachsen der epitaxialen, einkristallinen Siliziumschicht (42) in dieser eine sich bis zu der ebenen Hauptfläche (14) des Halbleiterkörpers (12) erstreckende zweite Öffnung gebildet wird und dadurch die in der Siliziumschicht (42) befindliche dritte hochdotierte Zone (54) gegenüber der im Halbleiterkörper (12) befindlichen ersten hochdotierten Zone (26) elektrisch isoliert wird (Fig. 6).
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß in der zweiten Öffnung der Siliziumschicht (42) eine Isolierschicht (70) gebildet wird.
11. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß beim Herstellen der hochdotierten dritten und vierten Zonen (54, 56) folgende zusätzliche Schritte ausgeführt werden:
  • (f 1) Bilden einer Fotolackschicht (50, 52) auf der Siliziumschicht (42);
  • (f 2) Bilden je einer Öffnung (48) in der Fotolackschicht direkt gegenüber den für die dritte und vierte Zone (54, 56) vorgesehenen Bereichen;
  • (f 3) Implantieren von Dotierstoffen zum Erzeugen eines Leitungstyps in den für die dritte und vierte Zone (54, 56) vorgesehenen Bereichen durch die Öffnungen (48) der Fotolackschicht (Fig. 3).
12. Verfahren nach Anspruch 8 und 11, dadurch gekennzeichnet, daß mit Schritt e 2) eine hochdotierte fünfte Zone (58) in der Siliziumschicht (42) angrenzend an die erste Öffnung (40) mit demselben Leitungstyp wie in der ersten hochdotierten Zone (26) erzeugt wird und daß mit Schritt f 3) die dritten und vierten hochdotierten Zonen (54, 56) durch Implantieren von Dotierstoffen des anderen Leitungstyps erzeugt werden, wobei die dritte hochdotierte Zone (54) zwischen der fünften hochdotierten Zone (58) und dem zweiten Kanal (80) gebildet wird (Fig. 4).
13. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß mit Schritt e) ein das Gate (20) bedeckender Teil der Siliziumschicht (112) bei deren Herstellung als ein im Bezug auf die dritten und vierten hochdotierten Zonen (140, 142) eine Mesa darstellender Abschnitt ausgebildet wird, und daß mit Schritt f) folgende Schritte ausgeführt werden:
  • (f 4) Bilden einer ersten hochdotierten Glasschicht (114) eines Leitungstyps auf der Siliziumschicht (112);
  • (f 5) Bilden einer planierenden zweiten Glasschicht (116) auf der ersten Glasschicht (114) mit im wesentlichen ebener äußerer Hauptfläche (118);
  • (f 6) Abtragen der ersten und zweiten Glasschichten (114, 116) außer in den die dritten und vierten Zonen (140, 142) der Siliziumschicht (112) bedeckenden Abschnitten (124) der ersten Glasschicht (114);
  • (f 7) Eindiffundieren von Dotierstoffen in die dritten und vierten Zonen (140, 142) durch Erhitzen der die dritten und vierten hochdotierten Zonen (140, 142) bedeckenden Abschnitte (124) sowie der dritten und vierten Zonen selbst (Fig. 7 bis 10).
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die planierende zweite Glasschicht (116) durch Aufbringen von Schleuderglas erzeugt wird.
15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet, daß die ersten und zweiten Glasschichten (114, 116) beim Abtragen nach Schritt f 6) anisotrop geätzt werden.
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