DE3521863A1

DE3521863A1 - Frequenzsynthesizer mit frequenzmodulierbarem ausgangssignal

Info

Publication number: DE3521863A1
Application number: DE19853521863
Authority: DE
Inventors: Charles R. Liberty Lake Wash. Kogler; Brian M. Spokane Wash. Miller
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1984-06-24
Filing date: 1985-06-19
Publication date: 1986-01-02
Also published as: JPS6110321A; GB2160726B; US4602225A; JPH0773210B2; DE3521863C2; GB8515956D0; GB2160726A

Description

ο c ο ί ρ c Hewlett-Packard Company

Int. Az.: Case 1867 - 3 -

13.Juni 1985

FREQUENZSYNTHESIZER MIT FREQUENZMODULIERBAREM AUSGANGSSIGNAL

Die Erfindung betrifft einen Frequenzsynthesizer mit frequenzmodulierbarem Ausgangssignal gemäß dem Oberbegriff von Patentanspruch 1.

Bei Frequenzsynthesizern ist es oftmals wünschenswert, die Frequenz des Ausgangssignales in Abhängigkeit von einer externen Spannung so zu steuern, daß sich der Synthesizer wie ein spannungsgesteuerter Oszillator verhält. Eine derartige Steuerungsmöglichkeit gestattet es einem Benutzer beispielsweise, Wobbeimessungen durchzuführen oder auch die Frequenz des Ausgangssignal mit sehr geringen Änderungsgeschwindigkeiten zu modulieren, zum Beispiel mit Gleichspannungssignalen (DC). Die letztgenannte Art der Frequenzmodulation wird im folgenden mit DCFM bezeichnet.

Es sind Frequenzsynthesizer bekannt, welche eine oder mehrere Phasenregel sch! ei fen (PLL) zur Rauschunterdrückung und zur Verbesserung der Signal quälitat enthalten. Um bei derartigen Synthesizern DCFM zu ermöglichen, wird die einen abstimmbaren Oszillator enthaltende Phasenregelschleife aufgetrennt , so daß dem Abstimmeingang des Oszillators externe Modulationssignale zur Frequenzmodulation des Ausgangssignales des Synthesizers zugeführt werden können. Beim Auftrennen der ursprünglich eingerasteten Phasenregelschleife kann sich jedoch die Frequenz des Oszillatorsignales sprunghaft ändern, so daß als Folge davon sich auch die Frequenz des Ausgangssignales des Synthesizers in unerwünschter Weise verschiebt. Zum Vermeiden dieser Frequenzverschiebung werden häufig zusätzliche Schaltungen vorgesehen, die dafür sorgen sollen, daß die Frequenzdrift des Oszillators!gnales beim Auftrennen der Phasenregelschleife möglichst klein gehalten wird. Abgesehen davon, daß auf diese Weise die Frequenzverschiebung des Ausgangssignales des Synthesizers nicht vollständig beseitigt wird, sind die

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erforderlichen Schaltungen kompliziert und aufwendig, so daß der Synthesizer entsprechend teuer in der Herstellung würde.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, einen Frequenzsynthesizer gemäß dem Oberbegriff von Patentanspruch 1 zu schaffen, welcher einfacher aufgebaut ist und bei welchem unerwünschte Frequenzverschiebungen des Ausgangssignales im wesentlichen vermieden werden.

Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale von Anspruch 1 gelöst.

Bei der Erfindung wird somit im Unterschied zu bekannten Synthesizern die Frequenzänderung des Oszillatorsignales beim Auftrennen der Phasenregelschleife bewußt in Kauf genommen und es wird aus dem Vergleich der verschobenen Oszillatorfrequenz mit der Oszillatorfrequenz bei eingerasteter Phasenregelschleife ein Fehlersignal abgeleitet, welches an einer anderen Stelle des Synthesizers zur Korrektur der Frequenz des Ausgangssignales verwendet wird.

Schaltungstechnisch einfache Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.

Gemäß einem Ausführungsbeispiel der Erfindung enthält der Synthesizer eine auftrennbare Phasenregelschleife (PLL) und einen von einem Mikroprozessor gesteuerten Zähler, der in einer von drei Betriebsweisen betrieben werden kann. Wenn ein Bediener die DCFM-Betriebsweise einstellt, wird die den abstimmbaren Oszillator (VCO) enthaltende Phasenregelschleife geöffnet, so daß dem Abstimmeingang des Oszillators ein externes frequenzmodulierendes Steuersignal zugeführt werden kann. Die Frequenz des Oszillatorsignales bei geöffneter Phasenregelschleife wird durch den Zähler bestimmt. Aus der tatsächlichen Frequenz des Oszillators und aus der gewünschten Frequenz kann der Fehler in der Frequenz des Ausgangssignales des Synthesizers berechnet werden und

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Int. Az.: Case 1867 - 5 -

ein Fehlersignal zum Korrigieren der Frequenzänderung des Ausgangssignales abgeleitet werden. Der Korrekturvorgang dauert bei einem Ausführungsbeispiel etwa 250 Millisekunden und wird von dem Gerät selbsttätig vorgenommen, sobald der Bediener die DCFM-Betriebsweise einstellt.

Der Zähler sowie die zugehörigen Schaltungen werden zusätzlich dazu verwendet, die Einstellgenauigkeit der internen Niederfrequenz des Synthesizers zu verbessern, die tatsächliche Ausgangsfrequenz des Synthesizers in der DCFM-Betriebsweise kontinuierlich anzuzeigen, und eine etwaige Frequenzdrift des Ausgangssignales des abstimmbaren Oszillators in der DCFM-Betriebsweise zu korrigieren, nachdem die ursprüngliche Frequenzverschiebung beim Auftrennen der Phasenregelschleife korrigiert wurde.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert.

Figur 1 zeigt ein Blockdiagramm eines bevorzugten Ausführungsbeispiels

der Erfindung.

Figur 2 zeigt ein Blockdiagramm der Zählerschaltung gemäß Figur 1. Figur 3 zeigt ein Blockdiagramm der Mikroprozessor-Steuerungslogik für die Zählerschaltung im bevorzugten Ausführungsbeispiel gemäß Figur 1.

Figur 1 zeigt ein Blockdiagramm eines bevorzugten Ausführungsbeispieles der vorliegenden Erfindung. Ein Frequenzsynthesizer enthält eine Frequenzerzeugungseinrichtung 1 mit einer Frequenzmischeinrichtung (nicht dargestellt), welche in Abhängigkeit von einem Eingangssignal F-|_n und von einem Bezugssignal F_ref ein über einen gewünschten Frequenzbereich kontinuierlich einstellbares Ausgangssignal F_out liefert. Das Eingangssignal F-J_n wird in einer eingerasteten Phasenregelschleife (PLL) 2 synthetisiert, welche gemäß der in US PS 3 928 813 beschriebenen Vorrichtung aufgebaut ist. Das Bezugssignal F_ref wird von einer Phasenregelschleife (PLL) 3 erzeugt, indem ein FM-Bezugssignal F^m mit den Ausgangssignalen einer Vielzahl von Oszillatoren mit hoher Güte (nicht dargestellt) gemischt wird. Die Zeitbasis für den Frequenzsyn-

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Int. Az.: Case 1867 - 6 -

thesizer wird durch einen quarzgesteuerten Oszillator 4 bei einer Frequenz von 45 MHz erzeugt.

D.ie Phasenregelschleife (PLL) 5 zum Erzeugen des FM-Bezugssignales umfaßt einen abstimmbaren Oszillator 6, beispielsweise einen span-ηungsgesteuerten Oszillator (VCO), eine Frequenzteilerschaltung 7 und einen Phasendetektor 8. Da es einfacher ist, eine Frequenzmodulation (FM) mit einem Signal mit fester Frequenz durchzuführen als mit einem über einen bestimmten Bereich veränderlichen Signal, wird das Ausgangssignal FpM von PLL 5 auf der Leitung 9 bei einer Frequenz von 135 MHz verriegelt. Außerdem liefert ein Signal im Bereich von 50 MHz bis 150 MHz den besten Kompromiß zwischen Rauschen und FM-Verhalten. Die Phase des Ausgangssignales der Frequenzteilerschaltung 7 wird von einem Phasendetektor 8 mit der Phase eines Bezugssignales verglichen, welches abgeleitet wird vom Ausgangssignal des Zeitbasisgenerators 4, um ein Fehlersignal zu erzeugen, welches die Phasenregelschleife bei der gewünschten Frequenz verriegelt. Das Fehlersignal wird dem spannungsgesteuerten Oszillator (VCO) 6 über einen Schalter 10 zugeführt.

In der DCFM-Betriebsweise, d. h. in der Betriebsweise, bei welcher die Ausgangsfrequenz des Synthesizers durch ein externes Signal moduliert werden soll, wird der Schalter 10 unter Steuerung durch einen Mikroprozessor geöffnet, so daß die Zuführung des Fehlersignales zu dem spannungsgesteuerten Oszillator 6 unterbrochen und somit die PLL 5 aufgetrennt wird. Wenn die Phasenregelschleife aufgetrennt wird, wird die Spannungsquelle 11 über den Schalter 10 mit dem spannungsgesteuerten Oszillator 6 verbunden, um den spannungsgesteuerten Oszillator bei einer Frequenz von annähernd 135 MHz zu halten und die Abstimmleitung 13 für den Oszillator für das Anlegen eines externen Signales durch einen Bediener zugänglich zu machen. Wenn der Phasenregelkreis 5 geöffnet wird, kann sich die Ausgangsfrequenz des spannungsgesteuerten Oszillators 6 um bis zu 200 kHz von der im phasenverriegelten Zustand herrschenden Frequenz von 135 MHz verschieben. Die von der Spannungsquelle 11 gelieferte Steuerspannung für den Oszillator 6 wird in der

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Int. Az.: Case 1867 - 7 -

Summierschaltung 12 zu externen oder internen FM- oder Phasenmodulationssignalen addiert und das Summensignal wird dann dem Oszillator 6 zugeführt.

Wenn die DCFM-Betriebsweise gewählt wird und daraufhin die Phasenregel schleife aufgetrennt wird, zählt eine auf die Signale auf den Leitungen 15, 16 und 17 ansprechende Zähler- und Steuerschaltung 14 die Frequenz der PLL 5. Nachdem die Frequenzverschiebung relativ zu der Frequenz im verriegelten Zustand von 135 MHz berechnet worden ist, wird der Phasenregelschleife 2 auf der Leitung 18 ein Kompensationssignal zugeführt, um die Auswirkungen der Frequenzverschiebung des Ausgangssignales des Oszillators 6 auf das Ausgangssignal F_out des Synthesizers auf der Leitung 19 zu kompensieren. Beim Verlassen der DCFM-Betri ebswei se-ifirjd-das Kompensationssignal automatisch entfernt und die PLL 5 wird wieder phasenverriegelt. Zusätzlich zur Korrektur der Frequenzverschiebung beim Auftrennen der PLL 5 kann der Zählerund Steuerschaltkreis 14 auch dazu verwendet werden, eine etwaige Frequenzabweichung des spanηungsgesteuerten Oszillators 6 bei aufgetrennter Phasenregel sch! ei f e zu korn gi eren.

Gemäß Figur 2 wird ein Zähler mit drei einstellbaren Betriebsarten dazu verwendet, die Frequenz eines internen Niederfrequenzmodulationsoszillators (nicht dargestellt) und die Frequenz des in Figur 1 dargestellten spannungsgesteuerten Oszillators 6 zu zählen, wenn er in der DCFM-Betriebsart ist. Der Zähler hat vier Eingangssignale: (1) ein TTL-Signal mit einer Frequenz von 250 kHz, welches von der Zeitbasis abgeleitet wird und dem Zähler von dem in Figur 1 gezeigten Phasendetektor 8 über die Leitung 16 zugeführt wird; (2) das Ausgangssignal der Frequenzteilungsschaltung 7 (vgl. Fig. 1) auf der Leitung 15 : wenn die PLL 5 eingerastet ist, sind dies 125 kHz entsprechend einem Teilungsverhältnis von 1080 ; in der DCFM-Betriebsweise sind dies ungefähr 125 kHz (TTL); (3) ein im Niederfrequenzmodulationsteil (AUDIO MODULATION SECTION, nicht dargestellt) erzeugtes TTL-Signal auf der Leitung 21, sowie (4) ein von der Zeitbasis abgeleitetes 45 MHz-Signal (TTL) auf der Leitung 17. Zusätzlich gibt es vier Steuersignale: 1) COUNT SELECT auf der Leitung 22, 2) GATE SELECT auf der Leitung 24,

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Int. Az.: Case 1867 - 8 -

3) COUNT ENABLE auf der Leitung 23, und 4) DATA OUT CLOCK auf der Leitung 25.

Der Zähler kann in einer der folgenden drei Betriebsarten arbeiten: (1) Die Ausgangsfrequenz des spannungsgesteuerten Oszillators 6 (Figur ~"'. I)' erhält man, indem das. 125 kHz-Signal auf der Leitung 15 in dem Teilerblock 30 durch 12 500 geteilt wird, um ein Torsteuerungs-Taktsignal von ungefähr 10 Hz auf der Leitung 26 zu erzeugen. Das 45 MHz-Signal auf der Leitung 17 wird dann durch die Zählkette 35 während einer Periode des Torsteuerungs-Taktsignales gezählt.

(2) Niederfrequenzsignale mit Frequenzen größer als 10 kHz werden direkt gezählt. Das Torsteuerungs-Taktsignal auf der Leitung 26 wird erzeugt, indem das von der Zeitbasis abgeleitete 250 kHz-Signal auf der Leitung 16 in dem Teilerblock 30 durch 25 000 geteilt wird, um ein Torsteuerungs-Taktsignal von 10 Hz zu liefern. Das Niederfrequenzsignal (TTL) wird dann durch die Zählkette 35 während einer Periode des Torsteuerungs-Taktsignales gezählt. (3) Niederfrequenzsignale mit Frequenzen kleiner als 10 kHz werden in einer reziproken Zähl weise gezählt, um schnellere Ansprechzeiten des Zählers zu ermöglichen. Das Torsteuerungs-Taktsignal auf der Leitung 26 wird durch das Signal GATE SELECT auf der Leitung 24 gesperrt , und das Niederfrequenzsignal (TTL) auf der Leitung 21 wird zur Torsteuerung für die Zählkette 35 verwendet. Das 45 MHz-Signal auf der Leitung 17 wird dann während einer Periode des Niederfrequenzsignales auf der Leitung 21 gezählt.

Wenn der Zähler benutzt wird, erzeugt er einen Meßwert und schaltet sich dann selbsttätig ab. Wenn der Zähler nicht erforderlich ist, verbleibt er im Ruhezustand und das 10 Hz-Torsteuerungssignal und die 45 MHz-Zählung werden ausgewählt. Das Signal COUNT ENABLE auf der Leitung blendet das Taktsignal für das Flip-Flop 36 ein, so daß ein Meßwert erzeugt werden kann. Wenn der Q-Ausgang des Flip-Flop 36 den logischen Zustand "HIGH" hat, nimmt der D-Eingang des Flip-Flop 38 ebenfalls den Zustand "HIGH" an. Der Multiplexer 37 multi pi ext das Niederfrequenzsignal auf der Leitung 21 oder das Torsteuerungssignal auf der Leitung

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26 auf die Eingangsleitung 27 der Torschaltung. Das Torsteuerungssignal auf der Leitung 27 wird dem Takteingang des Flip-Flop 38 zugeführt, welches positive Flanken des Torsteuerungssignal es feststellt. Die Q- und Q- Ausgänge des Flip-Flop 38 werden einer Zustandsmaschine 40 zugeführt. Die Zustandsmaschine 40 arbeitet asynchron und hat vier Zustände.

Zustand D: Binärcode 10; das Flip-Flop 38 stellt eine ansteigende Flanke des Torsteuerungssignal es auf der Leitung 27 fest. Die Zählung beginnt nach Freigeben des NAND-Gatters 42 durch das CHAusgangssignal der Zustandsmaschine 40 auf der Leitung 28. Anschließend wird das Flip-Flop 38 gelöscht, so daß die nächste positive Flanke des Torsteuerungssignal es festgestellt werden kann. Das Flip-Flop 38 wird gelöscht, indem das If-Ausgangssignal auf der Leitung 28 einen monostabilen Multivibrator 45 triggert, der einen Puls von 5 MikroSekunden Dauer auf der Leitung 29 erzeugt, der das Flip-Flop 38 löscht.

Zustand A: Binärcode 00; der Zustand A wird vom Zustand D aus erreicht, wenn die Zustandsmaschine 40 feststellt, daß das Flip-Flop 38 gelöscht worden ist. Das NAND-Gatter 42 ist noch freigegeben und es wird weitergezählt.

Zustand B: Binärcode 01; eine ansteigende Flanke des Torsteuerungssignal es ist durch das Flip-Flop 38 festgestellt worden. Das Zählen wird durch Sperren des NAND-Gatters 42 gestoppt. Der Q-Ausgang der Zustandsmaschine 40 triggert den monostabilen Multivibrator 47, welcher auf der Leitung 46 einen Impuls von 5 Mikrosekunden Dauer erzeugt, der die Datenspeicher (Latch) 50 mit dem Inhalt der Zählkette 35 lädt. Die abfallende Flanke des Q-Ausganges des monostabilen Multivibrators 47 triggert den monostabilen Multivibrator 49, der ebenfalls einen Impuls von 5 Mikrosekunden Dauer erzeugt. Der Q-Ausgang des monostabilen Multivibrators 49 auf der Leitung 48 löscht die Zählkette 35,und der ΊΓ-Ausgang löscht das Flip-Flop 38.

Zustand C: Binärcode 11; der Zustand C wird von dem Zustand B aus erreicht, wenn das Flip-Flop 38 gelöscht worden ist. Das NAND-Gatter 42

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bleibt gesperrt und der Zähler bleibt im Zustand C bis eine ansteigende Flanke durch das Flip-Flop 38 festgestellt worden ist, welche die Zustandsmaschine 40 auf den Zustand D zurücksetzt. .

Wenn die Zählkette 35 gelöscht wird, wird auch das Flip-Flop 36 gelöscht. Nach dem Löschen des Flip-Flop 36 können die gespeicherten Daten auf der Leitung 51 (DATA BACK) auftreten. Bevor das Flip-Flop 36 gelöscht wird, erscheint ein Ladeimpuls auf der Leitung (DATA BACK) 51, welcher die Beendigung einer Frequenzmessung anzeigt. Der Q-Ausgang des Flip-Flop 36 auf der Leitung 39 wird mit dem zweiten Bit der Zustandsmaschine 40 an dem NAND-Gatter 43 summiert, um sicherzustellen, daß die Zustandsmaschine 40 beim Anschalten der Stromversorgung oder bei irgendeiner anderen möglichen Übergangsbedingung im Zustand C in den Ruhezustand kommt..Wenn das zweite Bit der Zustandsmaschine 40 Null ist, wird der D-Eingang des Flip-Flop 38 auf den Pegel "HIGH" gesetzt und der Zähler wird weiterlaufen bis der Zustand B erreicht ist. Der Zustand C folgt automatisch auf den Zustand B , selbst wenn al 1 e' Eingangssi gnal e entfernt si nd.

Der Multiplexer 41 mul tipi ext das 45 MHz-Signal auf der Leitung 17 und das TTL-Niederfrequenzsignal auf der Leitung 21 auf die Leitung 44, weiche von dort zu der Zählkette geleitet wird. Wenn der Zähler untätig 1st, wird das 45 MHz-Signal zum leichteren Ausfiltern der auf den Versorgungsleitungen anliegenden Signale gewählt. Da das NAND-Gatter 42 gesperrt ist, wenn der Zähler untätig 1st, wird durch die Zählkette 35 kein Rauschen erzeugt.

Gemäß Figur 3 umfaßt die Steuerschaltung für den Zähler einen Mikro

prozessor 60 mit zugehörigen Eingangs- und Ausgangs-Datenspeichern 62 bzw. 64 und Unterbrechungsschaltungen (Interrupt hardware) 66. Der Mikroprozessor 60 steuert den Betrieb des Zählers 70 in allen drei erwähnten Betriebsarten. Der Mikroprozessor 60 steuert den Zähler 70 durch vier Steuersignale: GATE SELECT auf der Leitung 24, COUNT SELECT auf der Leitung 22, COUNT ENABLE auf der Leitung 23 und DATA OUT CLOCK auf der Leitung 25. Der in den Datenspeichern gespeicherte 24-Bit-Zählwert (vergleiche Figur 2) wird von dem Zähler in serieller Form auf der Leitung 51 (DATA BACK) ausgegeben.

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Int. Az.: Case 1867 - 11 -

Wenn der Zähler nicht genutzt wird, befindet er sich stets in der reziproken DCFM-Betriebsweise. Für die nachstehend aufgeführten Signale gelten die folgenden Anfangsbedingungen (logische Zustände), bevor der Zähler 70 von dem Mikroprozessor 60 benutzt wird.:

CNT INT DIS (auf Leitung 68) = 0 CNT RDY INT (auf Leitung 69) = 1 GATE SELECT (auf Leitung 24) = 1 COUNT SELECT (auf Leitung 22) =1

Das Signal CNT INT DIS auf der Leitung 68 wird auf 1 gesetzt, so daß das Flip- Flop 67 das Signal CNT RDY auf der Leitung 69 von 1 auf 0 setzt, wenn der nächste Übergang von 0 auf 1 des Signales CNT DATA BACK auf der Leitung 51 auftritt. Der Zähler 70 wird auf die erforderliche Betriebsweise eingestellt, indem die Bits für die Signale GATE SELECT und COUNT SELECT folgendermaßen gesetzt werden:

GATE SELECT COUNT SELECT Betriebsart

1 0 (D

0 1 (2)

1 1 (3)

Das Signal COUNT ENABLE auf der Leitung 23 wird auf 0 gesetzt und dann auf 1, wodurch das Flip-Flop 36 (vgl.Figur 2) eingeblendet wird und der eigentliche Zähl Vorgang gestartet wird. Wenn der Zähler 70 die Zählung beendet hat (ungefähr nach 200 Millisekunden), geht das Signal CNT DATA BACK auf der Leitung 51 von 1 auf 0, wodurch das Flip-Flop 67 getaktet wird, so daß infolgedessen das Signal CNT RDY INT auf der Leitung 69 von 1 auf 0 geht. Der Übergang des Signales CNT RDY INT zeigt dem Mikroprozessor 60 an, daß der Zähler 70 das Zählen beendet hat, entweder durch Unterbrechen des Mikroprozessors (wenn der Zähler 70 verwendet wird, um die DCFM-Anzeige auf den neuesten Stand zu bringen) oder durch Sendeaufforderung der CNT RDY INT Leitung 69 durch den Mikroprozessor (wenn der Zähler verwendet wird zum Zählen der Niederfrequenz oder zur DCFM-F requenzkorrektur).

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Int. Az.; Case 1867 - 12 -

Das Signal CNT INT DIS auf der Leitung 68 wird nun von 1 auf 0 gesetzt, so daß Infolgedessen das Signal CNT RDY INT auf der Leitung 69 von 0 auf 1 geht, wodurch Irgendwelche laufende Unterbrechungen entfernt werden, die der Mikroprozessor 60 gerade bedient, und die EIngangsspeicher 64 gesetzt werden. Das höchstwertigste Bit des in den Datenspeichern 50 gespeicherten 24 B1t-Zählwertes (vergleiche Figur 2) steht nun auf der Leitung 51 für den Mikroprozessor zur Verfugung. Die verbleibenden 23 Bits werden dem Mikroprozessor durch 23mal1ges Iterleren der folgenden Befehlsfolge zugänglich gemacht:

Setze das Signal DATA OUT CLOCK (auf Leitung 25) auf 0

Setze das Signal DATA OUT CLOCK (auf Leitung 25) auf 1 Lies das Signal DATA BACK auf Leitung 51

Wenn der Mikroprozessor die Steuerung des Zählers beendet hat, setzt er Ihn In die reziproke DCFM-Betriebsweise, Indem er sowohl das Signal GATE SELECT auf der Leitung 24 und das Signal COUNT SELECT auf der Leitung 22 auf 1 setzt. Der Mikroprozessor verarbeitet nun den binären 24-B1t-Zäh1wert in den verschiedenen Betriebsarten gemäß den folgenden Formeln:

Betriebsart Formel

(D (24-Bit-Wert) * 10 = Niederfrequenz In Hz

(2) 45000000/(24-B1t-Wert) = Niederfrequenz in Hz

(3) (45000000 * 13500000)/(24-Bit-Wert) = FM-Frequenz

der Phasenregelschleife in Hz (FM PLL 5 gemäß Figur 1).

Claims

O C 9 1 P R '■ί \ Hewlett-Packard Company όΌΔ' ϋ D Int. Az.: Case 1867 - 1 - 13.Juni 1985 PATENTANSPRÜCHE

1. Frequenzsynthesizer mit frequenzmoduTierbarem Ausgangssignal mit fölgenden Bestandtei1 en:

- einer Phasenregelschleife (5) mit einem abstimmbaren Oszillator (6) zum Erzeugen eines Oszillatorsignales, dessen Frequenz in Abhängigkeit von einem dem Oszillator auf einer Abstimmleitung zuführbaren Abstimmsignal einstellbar ist, wobei die Phasenregelschleife derart aufgebaut ist, daß bei eingerasteter Phasenregelschleife das Oszillatorsignal eine vorbestimmte Frequenz hat, und die Phasenregelschleife zum Zuführen eines frequenzmodulierenden Signales auftrennbar ist, und

- einer Signal erzeugungsschal tung (.1) zum Erzeugen des Ausgangssignales des Synthesizers in Abhängigkeit von dem Oszillators!gnal,

gekennzeichnet durch

- eine Vorspannungseinrichtung (11) zum Erzeugen eines dem Oszillator (6) zuführbaren Vorspannungssignales,

- eine Schaltereinrichtung (10) zum Auftrennen der Phasenregelschleife (5) und zum Verbinden der Abstimmleitung mit der Vorspannungsei nrichtung derart, daß dem Oszillator zum Erzeugen einer Frequenzmodulation des Ausgangssignales des Synthesizers auf der Abstimmleitung frequenzmodulierende Gleichspannungssignale zugeführt werden können,

- eine Zählerschaltung (14) zum Bestimmen der Frequenz des Oszillatorsignales nach dem Auftrennen der Phasenregelschleife und vor der Zuführung frequenzmodulierender Signale, - eine Vergleicherschaltung (14) zum Vergleichen der Frequenz des Oszillatorsignales nach dem Auftrennen der Phasenregelschleife mit der vorbestimmten Frequenz bei eingerasteter Phasenregelschleife und zum Erzeugen eines dem Unterschied zwischen diesen beiden Frequenzen entsprechenden Fehlersignales und

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Int. Az.: Case 1867 - 2 -

- eine Korrekturschaltung (2) zum Erzeugen eines Korrektursignales in Abhängigkeit von dem Fehlersignal zum derartigen Steuern der Signal erzeugungsschal tung (1) , daß der Einfluß von durch das Auftrennen der Phasenregelschleife hervorgerufenen Frequenzabweichungen des Oszillatorsignales auf die Frequenz des Ausgangssignales des Synthesizers kompensiert wird.

2. Frequenzsynthesizer nach Anspruch 1,
dadurch gekennzeichnet ,

daß die Korrekturschaltung eine Phasenregelschleife (2) umfaßt, welche mit der Signal erzeugungsschaltung (1) verbunden ist zum Zuführen eines bezüglich seiner Frequenz von dem Fehlersignal abhängigen Korrektursignales, und

daß die Signal erzeugungsschaltung das Ausgangssignal des Synthesizers in Abhängigkeit von der Frequenz des Oszillatorsignales und von der Frequenz des Korrektursignales erzeugt.

3. Frequenzsynthesizer nach Anspruch 1 oder 2, dadurch gekennzeichnet ,

daß die von der Vorspannungseinrichtung (11) erzeugten Vorspannungssignale einen derartigen Wert haben, daß die Frequenz des OsziIlatorsignal es nach dem Auftrennen der Phasenregelschleife (5) und vor dem Zuführen modulierender Signale im wesentlichen der vorbestimmten Frequenz des Oszillatorsignales bei eingerasteter Phasenregelschleife (5) entspricht.

4. Frequenzsynthesizer nach einem der vorhergehenden Ansprüche, gekennzeichnet durch

eine Schaltung (12) zum Summieren der Vorspannungssignale mit den modulierenden Signalen vor ihrer Zuführung zu dem abstimmbaren Oszillator (6).