JPH0773210B2

JPH0773210B2 - 信号発生器

Info

Publication number: JPH0773210B2
Application number: JP60137631A
Authority: JP
Inventors: ブライアン・エム・ミラー; チヤールズ・アール・コグラー
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1984-06-24
Filing date: 1985-06-24
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: GB8515956D0; GB2160726B; DE3521863A1; US4602225A; DE3521863C2; GB2160726A; JPS6110321A

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明は信号発生器に関し特に、直流に至るまでの低い
レートで周波数変調可能な信号発生器に関する。

〔従来の技術〕

電圧制御発振器（VCO）のような機能を有する信号発生
器、すなわちオペレータが制御可能な入力電圧に関係す
る信号を出力する信号発生器を備えることが望ましいこ
とが屡々ある。この能力によりオペレータが所望する周
波数での測定ができるばかりでなく、直流（DC）に至る
までの非常に低い周波数で出力信号を周波数変調（FM）
することができる（このためDCFMという）。

DCFMの能力があれば一定の周波数範囲にわたって出力信
号を変えられる。

従来から、このような信号発生器は一つ以上の位相ロッ
クグループ（PLL）を使用した周波数合成器を備えてい
る。PLLは実際上は二つの信号間の位相差を一定に保つ
制御装置である。一つの信号の位相が他に対して異なっ
ていてもPLLでその差異を除去することがきる。PLLのこ
の性質はノイズを抑制し信号を浄化するのに使用され
る。しかしながら、この性質はループの帯域幅内のPLL
出力のFMを抑制する傾向もある。DCFMができるようにす
るにはとにかくループを修正しなければならない。一つ
の技法は特許願第60−33408号に開示されているよう
に、PLLループ内にパルス除去および追加回路を設け且
つ、補償用積分器を使用する方法である。

第二の技法はDCFMの能力を付与するのにPLLを開き即
ち、ロックを解除し、発振器の同調線路をオペレータが
利用できるようにする。この技法の長所は簡単であると
いうことであるが、主な短所はループのロックを解除し
たとき出力に周波数のオフセットが生ずることである。
一般的に、この手法はPLLが開いたとき周波数オフセッ
トを最小にするように回路のハードウェアを最適化する
ことである。これは費用がかかるとともに製造が困難で
ある。

〔発明の目的〕

本発明は、簡単な構成でオフセットの小さな信号を発生
する信号発生器を提供することを目的とする。

〔発明の概要〕

本発明は開いたPLLでの周波数オフセットを比較的大き
くし、周波数合成器内の他の点での周波数オフセットを
補正することにより従来の問題点を解決している。

本発明はロック解除され得るPLLとマイロプロセッサ
（例えば、モトローラ社製68000）で制御されるモード
カウンタとを含む。オペレータが外部のDCFM動作を選択
すると、FM PLLはロック解除され、電圧制御発振器（V
CO）同調線が外部制御に利用できるようになる。カウン
タを利用することにより、ロック解除されたループの正
確な周波数が求められる。希望する周波数とVCOの実際
の周波数とは既知であるから、合成器の出力信号の周波
数誤差を計数することができる。次に誤差信号は出力周
波数の周波数変化を補正するように供給される。補正プ
ロセスは約250ミリ秒かかり、オペレータが外部DCFMモ
ードを要求すればいつでも自動的に行われる。

カウンタとその関連のハードウェアとソフトウェアとは
いくつかの追加機能にも使用される。すなわち、内部オ
ーディオ周波数設定値の精度を高めること、DCFMモード
のときの合成器の実際の出力周波数を連続的に表示する
こと、およびPLLがロック解除されたときの初期周波数
変化を補正した後のDCFMモード動作中に生じたVCO周波
数ドリフトを補正することである。

〔実施例〕

第１図は本発明の信号発生器の実施例を示すブロック図
である。周波数合成器は周波数混合手段（図示せず）を
利用し入力信号Finと基準信号Frefとに応答して出力信
号Foutを発生する信号発生回路１を備えており、出力信
号Foutは希望する周波数範囲に亘り連続的に可変であ
る。入力信号Finは、実公昭60−10128号に開示されたフ
ラクショナルＮ技法を用いてPLL2により合成出力され
る。基準信号FrefはPLL3によりFM基準信号F_FMと複数の
高Ｑ発振器（図示せず）の出力信号とを周波数混合する
ことにより得られる。周波数合成器のタイムベースは水
晶制御発振器４により45MHzの周波数で発生される。

FM基準信号を出力するPLL5は電圧制御発振器（VCO）の
ような同調可能な発振器６、Ｎ分周ブロック７および位
相検出器８を備えている。

固定周波数信号をFMすることは一定の出力範囲に亘り変
化する信号をFMするより容易であるから、PLL5の出力す
なわち線路９上のF_FM基準信号は135MHzでロックされ
る。更に50MHzから150MHzまでの範囲の信号は雑音とFM
性のとのトレードオフ（塩梅）に関して最良である。Ｎ
分周ブロック７を経由するVCO6の出力信号の位相は、位
相検出器８によってタイムベース４から得られる基準信
号の位相と比較される。位相検出器８は、前記両信号の
位相差に比例する誤差信号を発生する。前記誤差信号は
スイッチ10を介してVCO6に供給され、これによりPLLル
ープは所望の周波数にロックする。

DCFMモードでは、スイッチ10は、マイクロプロセッサの
制御を介して、VCO6への誤差信号を中断しPLL5のロック
を解除する。ループがロッタを解除されると、直流源11
はスイッチ10を介してVCO6に結合されて、VCO6を135MHz
に近似する周波数に保持し、VCOの同調線路13がオペレ
ータの制御に利用できるようになる。ループがロックを
解除されると、VCO6の出力周波数がその正常の位相ロッ
ク周波数135MHzから最大200kHzオフセットする。直流源
11から供給されるVCO6の制御電圧はVCO6に加えられる前
に加算ブロック12で外部または内部のFM信号または位相
変調（FM）信号と加算される。

DCFMモードに入ると、カウンタ機能を有する制御回路14
は線路15、16、および17の信号に応答して、ループがロ
ック解除された後のFM PLL5の周波数の計数を行う。13
5MHzからの周波数オフセットを計算してから、線路18を
介して補償信号がフラクショナルＮ PLL2に供給され
る。これにより、VCOの周波数オフセットによって生じ
た合成器出遅信号Foutのずれは補償される。DCFMモード
から抜け出ると、補償信号は自動的に除かれ、FM PLL5
は位相ロックモードに戻る。初期周波数オフセットを補
正する他に制御回路14はロックしていないVCO6の周波数
ドリフトを補正するのに利用される。

第２図は、第１図における制御回路14の詳細ブロック図
である。第１図と同一部分には同一符号を付している。

第２図において、DCFMモードにあるとき、内部の可聴周
波数変調発振器（図示せず）および第１図に示したVCO6
の周波数を計数するために３モードカウンタが使用され
ている。カウンタには４つの入力信号がある。

（１）線路16を介して位相検出器８（第１図参照）から
入力される250kHzの信号（TLL）、（２）線路15を介し
て1/1080分周ブロック７から供給され、PLL5（第１図参
照）がロックされた場合には125kHzとなり又、DCFMモー
ドのときは約125kHz（TTL）になる信号、（３）可聴周
波数（オーディオ）変調部（図示せず）で線路21上に発
生するTTL信号、および（４）タイムベースからの線路1
7を介して供給される45MHz（TTL）信号。さらに、４つ
の制御信号がある。

（１）線路22上のCOUNT SELECT信号、（２）線路24上
のGATE SELECT信号、（３）線路23上のCOUNT ENABLE
し号、および（４）線路25上のDATA OUT CLOCK信号で
ある。

カウンタには周波数を計数する方式の違いにより二種類
のカウンタがあります。

第一のカウンタはロックで定まる一定期間内の入力周波
数を測定する直接計数カウンタであり、第二のカウンタ
は入力周期（Ｔ）（または入力周期の定数倍）内のクロ
ック数を測定して、その逆数（Ｆ＝1/T）として周波数
（Ｆ）を算出する「レシプロカル（Reciprocal:逆数）
カウンタ」である。

一般に低周波入力を同一精度で計数する場合には直接計
数カウンタよりレシプロカルカウンタの方が高速です。

カウンタ70は、直接計数カウンタとして動作する直接モ
ード、あるいはレシプロカルカウンタとして動作するレ
シプロカルモードのいずれをも選択できます。そして、
どの入力を上記のどのモードで計数しているかにより、
カウンタ70は次の３つの動作モードのいずれかで動作し
ます。即ち、（１）DCFMにおけるPLL5の出力をレシプロ
カルモードで計数するレシプロカルDCFMモード、（２）
オーディオ信号源の低周波出力をレシプロカルモードで
計数するレプロカルオーディオモード、（３）オーディ
オ信号源の高周波出力を直接計数モードで計数する直接
オーディオモードで、以下に詳しく述べる。

（１） VCO6（第１図）の出力周波数は線路15の125kHz
信号を分周ブロック30により更に1/12,500に分周して線
路26上に約10Hzのゲートクロックを発生させる。線路17
上の45MHzの信号は計数チェーン35によりゲートクロッ
クの１周期に亘り計数される。

（２） 10kHzを越える可聴周波数は直接カウントされ
る。線路26のゲートクロックは線路16上の250kHzのタイ
ムベースから得られた信号を分周器ブロック30で更に1/
25,000に分周して10Hzのゲートクロックを発注するよう
にして得られる。次に可聴周波数信号（TTL）が計数チ
ェーン35によりゲートクロックの周期に亘り計数され
る。

（３） 10kHz未満のオーディオ周波数はレシプロカル
モードでカウントされたカウンタの応答時間が短縮され
る。線路26上のゲートロックは線路24のGATE SELECT信
号により禁止され、線路21上のTTL可聴周波数信号は計
数チェーン35を開閉するのに使用される。線路17上の45
MHzの信号は線路21お可聴周波数信号の周期に亘り計数
される。

カウンタが要求されたときは、カウンタは１回だけ計算
結果を出し、次いで停止する。カウンタが要求されない
ときは、アイドルモードになり10Hzのゲートクロックと
45MHzの計数とが選択される。線路23上のCONT ENABLE
信号はフリップフロップ36のクロックをストローブして
読み取られるようにする。フリップフロップ36のＱ出力
端子が高レベルになると、ゲートクロック緑検出フリッ
プフロップ38のＤ入力が高レベルとなる。マルチプレク
サ37は、線路21の可聴周波数信号または線路26のゲート
クロックをゲート入力線路27上に多重化する。線路27の
ゲート信号はゲート信号の正の縁を検出するフリップフ
ロップ38のクロック入力端子CKと結合している。フリッ
プフロップ38のＱおよびの出力端子はステートマシン
40と結合している。ステートマシン40は非同期で且つ４
つの状態を備えている。

状態D:二進コード10;フリップフロップ38は線路27のゲ
ート信号の立上り縁を検出する。NANDゲート42を線路28
上のステートマシン40の出力で使用可能にして計数を
はじめる。ゲート信号の次の正の縁が検出できるように
縁検出器フリップフロップ38をクリアする。ワンショッ
トマルチバイブレータ45は、線路28を介してステートマ
シン40の出力端子から出力される信号によってトリガ
され、線路29上に５マイクロ秒のパルスを発生する。前
記パルスによって、フリップフロップ38はクリアされ
る。

状態A:二進コード00;ステートマシン40が、縁検出器フ
リップフロップ38がクリアされたことを検出したとき状
態Ｄから状態Ａに入る。NANDゲート42はなお使用可能で
カウントは続行される。

状態B:二進コード01;ゲートクロックの立上りは縁検出
器フリップフロップ38で検出されている。無効化NANDゲ
ート42でカウントを停止させる。ステートマシン40のＱ
出力はデータラッチ50に計数チェーン35の内容をロード
する５マイクロ秒のパルスを、線路46上に発生するワン
ショットマルチバイブレータ47をトリガする。ワンショ
ットマルチバイブレータ47のＱ出力の立下がり縁は、や
はり５マイクロ秒のパルスを発生するワンショットマル
チバイブレータ49をトリガする。線路48上のワンショッ
トマルチバイブレータ49の出力は計数チェーン35をクリ
アし、出力は縁検出器フリップフロップ38をトリガす
る。

状態C:二進コード11;状態Ｃには縁検出器フリップフロ
ップ38がクリアされとき状態Ｂから入るNANDゲート42は
非能動（デスエーブル）状態のままでありカウンタは縁
検出器フリップフロップ38がステートマシン40を状態Ｄ
にリセットする立上り縁を検出するまで状態Ｃのままに
なっている。

計数チェーン35がクリアされると、フリップフロップ36
もクリアされる。フリップフロップ36あクリアされる
と、ラッチされたデータがDATA BACK線51に現われるこ
とができるようになる。フリップフロップ36がクリアさ
れる前に、ロードパルスがDATA BACK線51上に現わる、
周波数測定が完了したことを示す。線路39上のフリップ
フロップ36のＱ出力はNANDゲート43でステートマシン40
の二番目のビットとアンドを取られ、パワーアップ時あ
るいは他のトランジエント時、ステートマシン40が確実
に状態Ｃに止まるようにする。ステートマシンの二番目
のビットが０である場合には、縁検出器フリップフロッ
プ38のＤ入力が高くなり、カウンタは状態Ｂになるまで
動作しつづける。状態Ｃは全入力が除かれても自動的に
状態Ｂに移行する。

マルチプレクサ41は線路17上の45MHzと線路21上のTTL可
聴周波数信号を線路44上に多重化して計数チェーン35に
伝えるようにする。カウンタが遊んでいるとき、すなわ
ちアイドリング状態にあるとき、45MHzは電源線の瀘波
を容易にするため選択される。NANDゲート42はカウンタ
が遊びモードのときは使用不能になっているから、計数
チェーン35から雑音が発生することはない。

第３図は本発明に使用する制御回路の制御部のブロック
図である。第１図、第２図と同一部分には同一符号を付
す。

制御部は、入力ラッチ62および出力ラッチ64とを有する
マイクロプロセッサ60と割込ハードウェア66から構成さ
れている。マイクロプロセッサ60は３つの動作モードす
なわち直接オーディオ、レシプロカルオーディオ、およ
びレシプロカルDCFMのすべてにおいてカウンタ70の動作
を制御する。マイクロプロセッサ60は４つの制御信号す
なわち線路24上のGATE SELECT信号、線路22上のCOUNT
SELECT信号、線路23上のCOUNT ENABLE信号および線
路25上のDATA OUT CLOCK信号を入力することによりカ
ウンタ70を制御する。データラッチ50（第２図に示す）
に記憶されている24ビットの計数値はカウンタにより直
列でDATA BACK線路51に出力される。

カウンタ70は使用されていない（遊び状態）ときは常に
相互DCFMモードのままになっている。カウンタ70がマイ
クロプロセッサ60により使用されるには何時も次の初期
状態になっていると仮定する。

CNT INT DIS信号（線路68上に生じる）＝０ CNT RDY INT信号（線路69上に生じる）＝１ GATE SELECT信号（線路24上に生じる）＝１ COUNT SELECT信号（線路22上に生じる）＝１線路68上のCNT INT DIS信号が１にセットされ、これ
によってフリップフロップ67がセットされる。するとDA
TA BACK線51上のCNT DATA BACK信号の０から１への
遷移に次いで線路69上のCNT RDY INT信号の１から０
へのリセットが行える。

カウンタ70はGATE SELECT信号およびCUONT SELECT信
号のビットを次のようにセットすると所望のモードにな
る。

線路23上のCOUNT ENABLE信号は０にセットされ次に１
にセットされて、これはフリップフロップ36（第２図に
示す）をストローブし実際の計数プロセスを開始させ
る。カウンタ70が計数を終了すると（約200ミリ秒
後）、線路51上のCNT DATA BACK信号が０から１にな
り、フリップフロップ67を刻時して線路69上のCNT RDY
INT信号を１から０にする。CNT RDY INT信号が遷移
すると、該INT信号により（カウンタ70がDCFM装置の更
新に使用されるときのように）マイクロプロセッサ60に
割込みをかけるか、あるいは（カウンタ70が可聴周波数
の計数またはDCFM周波数の補正に使用されるときのよう
に）線路69上に乗せたCNT RDY INTをポーリングさせ
ることによりマイクロプロセッサ60にカウンタ70が計数
を終了したことを知らせる。

線路68上のCNT INT DIS信号は今度は１から０になっ
て線路69上のCNT RDY INT信号を０から１にし、これ
によりマイクロプロセッサ60が処理しうる保留割込みが
除かれ、入力ラッチ64がセットされる。データラッチ50
（第２図参照）に記憶されている24ビットの最上位ビッ
トは今度は線路51上でマイクロプロセッサ60に利用でき
る。残りの23ビットは次のシーケンスを23回繰返すこと
によりマイクロプロセッサ60に利用できるようになる。

DATA OUTクロック信号（線路25上に生じる）を０にセ
ット DATA OUTクロック信号（線路25上に生じる）を１にセ
ット DATA BACK信号線路51の読み取りマイクロプロセッサ60がカウンタ70と共に実行し終る
と、線路24上のGATE SELECT信号と線路22上のCOUNT S
ELECT信号とを１にセットすることによりカウンタ70を
レシプロカルDCFMモードにセットする。マイクロプロセ
ッサは今度は次のように24ビットの２進計数値を使用す
る。

（モード）（公式）直接オーディオ 24ビット計数値×10 ＝可聴周波数（Hz）レシプロカルオーディオ 45000000 ／（24ビット計数）＝可聴周波数（Hz）レシプロカルDCFM 45000000×13500000 ／（24ビット計数）＝PLL5の FMループ周波数（Hz）〔発明の効果〕本発明の信号発生器によれば、簡単な構成で、周波数オ
フセットの小さなFM信号を発生させることができる。

【図面の簡単な説明】

第１図面は、本発明の信号発生器のブロック図。第２図面、第３図面は各々、本発明に使用する制御回路
のカウンタ部、制御部を示すブロック図。 1:信号発生回路、２、３、5:PLL、 7:分周ブロック３ 4:水晶制御発振器、 14:制御回路。

Claims

【特許請求の範囲】

【請求項１】入力信号の周波数と基準信号の周波数とに
関連する周波数を有する合成出力信号を発生する信号発
生手段と、前記入力信号を出力する信号源手段と、前記
基準信号の周波数を決定する信号を出力するVCO手段を
備えたPLL手段と、前記PLL手段のロックの解除をなし、
前記VCO手段に所望のVCO制御信号を供給するスイッチ手
段と、前記PLL手段と前記信号源手段とに接続され、前
記VCO手段の出力信号に関する制御入力信号を受信し、
前記解除に伴う前記制御入力信号の周波数の変化を検出
し、該変化に応じた信号を前記信号源手段に入力して、
前記入力信号の周波数を変化させるための制御手段とか
ら成る信号発生器。