JPS6110321A - 信号発生器 - Google Patents
信号発生器Info
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- JPS6110321A JPS6110321A JP60137631A JP13763185A JPS6110321A JP S6110321 A JPS6110321 A JP S6110321A JP 60137631 A JP60137631 A JP 60137631A JP 13763185 A JP13763185 A JP 13763185A JP S6110321 A JPS6110321 A JP S6110321A
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- COVKSLBAQCJQMS-UHFFFAOYSA-N 1-chloro-4-[(4-chlorophenoxy)methoxy]benzene Chemical compound C1=CC(Cl)=CC=C1OCOC1=CC=C(Cl)C=C1 COVKSLBAQCJQMS-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は信号発生器に関し特に、直流に至るまでの低い
レートで周波数変調可能な信号発生器に関する。
レートで周波数変調可能な信号発生器に関する。
電圧制御発振器１’ｃｏ）のような機能を有する信号発
生器、すなわちオペレータが制御可能な入力電圧に関係
する信号を出力する信号発生器を備えることが望ましい
ことが屡々ある。この能力によりオペレータが所望する
周波数での測定ができるばかりでなく、直流（ＤＣ）に
至るまでの非常に低い周波数で出力信号を周波数変調（
ＦＭ）することができる（このためＤＣＦＭという）。
生器、すなわちオペレータが制御可能な入力電圧に関係
する信号を出力する信号発生器を備えることが望ましい
ことが屡々ある。この能力によりオペレータが所望する
周波数での測定ができるばかりでなく、直流（ＤＣ）に
至るまでの非常に低い周波数で出力信号を周波数変調（
ＦＭ）することができる（このためＤＣＦＭという）。
ＤＣＦ’Ｍ の能力があれば一定の周波数範囲にわたっ
て出力信号を変えられる。
て出力信号を変えられる。
従来から、このような信号発生器は一つ以上の位相ロッ
クループ（ＰＬＬ ）を使用した周波数合成器を備えて
いる。ＰＬＬは実際上は二つの信号間の位相差を一定に
保つ制御装置である。一つの信号の位相が他に対して異
なっていてもＰＬＬでその差異を除去することができる
。ＰＬＬのこの性質はノイズを抑制し信号を浄化するの
に使用される。しかしながら、この性質はループの帯域
幅内のＰＬＬ出力のＦＭを抑制する傾向もある。ＤＣＦ
Ｍができるようにするにはとにかくループを修正しなけ
ればならない。一つの技法は特許願第６０−３３４０８
号 に開示されているように、ＰＬＬループ内にパルス
除去および追加回路を設は且つ、補償用積分器を使用す
る方法である。
クループ（ＰＬＬ ）を使用した周波数合成器を備えて
いる。ＰＬＬは実際上は二つの信号間の位相差を一定に
保つ制御装置である。一つの信号の位相が他に対して異
なっていてもＰＬＬでその差異を除去することができる
。ＰＬＬのこの性質はノイズを抑制し信号を浄化するの
に使用される。しかしながら、この性質はループの帯域
幅内のＰＬＬ出力のＦＭを抑制する傾向もある。ＤＣＦ
Ｍができるようにするにはとにかくループを修正しなけ
ればならない。一つの技法は特許願第６０−３３４０８
号 に開示されているように、ＰＬＬループ内にパルス
除去および追加回路を設は且つ、補償用積分器を使用す
る方法である。
第二の技法はＤＣＦＭの能力な付与するのＫ ＰＬＬな
開き即ち、ロックを解除し、発振器の同調線路を、オペ
レータが利用できるようＫする。この技法の長所は簡単
であるということであるが、主な短所はループのロック
を解除したとき出力に周波数のオフセットが生ずること
である。一般的に、この手法はＰＬＬが開いたとき周波
数オフセットｖ最小にするように回路の・・−ドウエア
を最適化することである。これは費用がかかるとともに
製造が困難である。
開き即ち、ロックを解除し、発振器の同調線路を、オペ
レータが利用できるようＫする。この技法の長所は簡単
であるということであるが、主な短所はループのロック
を解除したとき出力に周波数のオフセットが生ずること
である。一般的に、この手法はＰＬＬが開いたとき周波
数オフセットｖ最小にするように回路の・・−ドウエア
を最適化することである。これは費用がかかるとともに
製造が困難である。
本発明は、簡単な構成でオフセットの小さな信号を発生
する信号発生器を提供することを目的とする。
する信号発生器を提供することを目的とする。
本発明は開いたＰＬＬでの周波数オフセットを比較的大
きくし、周波数合成器内の他の点での周波数オフセット
を匡正することＫより従来の問題点を解決している。
きくし、周波数合成器内の他の点での周波数オフセット
を匡正することＫより従来の問題点を解決している。
本発明はロック解除され得るＰＬＬとマイクロプロセッ
サ（例えば、モトローラ社製６８０００ ）で制御され
るモードカウンタとを含む。オペレータが外部のＤｅｌ
’Ｍ動作を選択すると、Ｆ’ＭＰＬＬはロック解除され
、電圧制御発振器（ＶＣＯ）同調線が外部制御に利用で
きるようＫなる。カウンタな利用することにより、ロッ
ク解除されたループの正確な周波数が求められる。希望
する周波数とＶＣＯの実際の周波数とは既知であるから
、合成器の出力信号の周波数誤差を計算することができ
る。次に誤差信号は出力周波数の周波数変化を匡正する
ように供給される。匡正プロセスは約２５０ミリ秒かか
り、オペレータが外部ＤＣＦＭモードを要求すればいつ
でも自動的に行われる。
サ（例えば、モトローラ社製６８０００ ）で制御され
るモードカウンタとを含む。オペレータが外部のＤｅｌ
’Ｍ動作を選択すると、Ｆ’ＭＰＬＬはロック解除され
、電圧制御発振器（ＶＣＯ）同調線が外部制御に利用で
きるようＫなる。カウンタな利用することにより、ロッ
ク解除されたループの正確な周波数が求められる。希望
する周波数とＶＣＯの実際の周波数とは既知であるから
、合成器の出力信号の周波数誤差を計算することができ
る。次に誤差信号は出力周波数の周波数変化を匡正する
ように供給される。匡正プロセスは約２５０ミリ秒かか
り、オペレータが外部ＤＣＦＭモードを要求すればいつ
でも自動的に行われる。
カウンタとその関連のハードウェアとソフトウェアとは
いくつかの追加機能にも使用される。すなわち、内部オ
ーデオ周波数設定値の精度を高めること、ＤＣＦ’Ｍモ
ードのときの合成器の実際の出力周波数を連続的に表示
すること、およびＰＬＬがロック解除されたとき周波数
変化をはじめに匡正してからＤＣＦＭモード動作の間の
ｖＣＯ周波数ドリフトを匡正することである。
いくつかの追加機能にも使用される。すなわち、内部オ
ーデオ周波数設定値の精度を高めること、ＤＣＦ’Ｍモ
ードのときの合成器の実際の出力周波数を連続的に表示
すること、およびＰＬＬがロック解除されたとき周波数
変化をはじめに匡正してからＤＣＦＭモード動作の間の
ｖＣＯ周波数ドリフトを匡正することである。
第１図は本発明の信号発生器の実施例を示すブロック図
である。周波数合成器は周波数混合手段（図示せずンを
利用し入力信号Ｆ１ｎと基準信号Ｆｒｅ（とに応答して
出力信号Ｆ’ｏｕｔを発生する信号発生回路ｌを備えて
おり、出力信号Ｆｏｕｔは希望する周波数範囲に亘り連
続的に可変である。入力信号Ｆｉｎは、実公昭６０−１
０１２８号に開示されたクラクシ１ナルＮ技法を用いて
ＰＬＬ２により合成出力される。基準信号Ｆ’ｒｅｆは
ＰＬＬ３によりＦ’Ｍ基準信号Ｅ’ｙｗと複数の高Ｑ発
振器（図示せずンの出力信号とを周波数混合することに
より得られる。周波数合成器のタイムベースは水晶制御
発振器４により４５ＭＨｚの周波数で発生される。
である。周波数合成器は周波数混合手段（図示せずンを
利用し入力信号Ｆ１ｎと基準信号Ｆｒｅ（とに応答して
出力信号Ｆ’ｏｕｔを発生する信号発生回路ｌを備えて
おり、出力信号Ｆｏｕｔは希望する周波数範囲に亘り連
続的に可変である。入力信号Ｆｉｎは、実公昭６０−１
０１２８号に開示されたクラクシ１ナルＮ技法を用いて
ＰＬＬ２により合成出力される。基準信号Ｆ’ｒｅｆは
ＰＬＬ３によりＦ’Ｍ基準信号Ｅ’ｙｗと複数の高Ｑ発
振器（図示せずンの出力信号とを周波数混合することに
より得られる。周波数合成器のタイムベースは水晶制御
発振器４により４５ＭＨｚの周波数で発生される。
ＦＭ基準信号を出力するＰＬＬ５は電圧制御発振器（１
／Ｃｏ）のような同調可能な発振器６、Ｎ分局ブロック
７および位相検出器８を備えている。
／Ｃｏ）のような同調可能な発振器６、Ｎ分局ブロック
７および位相検出器８を備えている。
固定周波数信号なＦ’Ｍすることは一定の出力範囲に亘
り変化する信号をＦＭするより容易であるから、ＰＬＬ
５の出力すなわち線路９上のＦｒＴｈＬ基準信号は１３
５ＭＨｚでロックされる。更に５０ＭＨｚｂ）ら１５０
ＭＨｚ までの範囲の信号は雑音とＦＭ性能とに関して
最良である。Ｎ分周ブロック７を経由するＶＣＯ６の出
力信号の位相は、位相検出器８によってタイムペース４
から得られる基準信号の位相と比較される。位相検出器
８は、前記両信号の位相差に比例する誤差信号を発生す
る。前記誤差信号はスイッチｌＯを介してＶＣＯ６に供
給され、これによりＰＬＬループは所望の周波数にロッ
クする。
り変化する信号をＦＭするより容易であるから、ＰＬＬ
５の出力すなわち線路９上のＦｒＴｈＬ基準信号は１３
５ＭＨｚでロックされる。更に５０ＭＨｚｂ）ら１５０
ＭＨｚ までの範囲の信号は雑音とＦＭ性能とに関して
最良である。Ｎ分周ブロック７を経由するＶＣＯ６の出
力信号の位相は、位相検出器８によってタイムペース４
から得られる基準信号の位相と比較される。位相検出器
８は、前記両信号の位相差に比例する誤差信号を発生す
る。前記誤差信号はスイッチｌＯを介してＶＣＯ６に供
給され、これによりＰＬＬループは所望の周波数にロッ
クする。
ＤＣＦＭ モードでは、スイッチ１０は、マイクロプロ
セッサの制御を介して、ＶＣＯ６への誤差信号を中断し
ＰＬＬ５のロックを解除する。ループがロックを解除さ
れると、直流源１１はスイッチｌＯを介してＶＣＯ６に
結合されて、ＶＣＯ６を１３５ＭＨ２に近似する周波数
に保持し、ＶＣＯの同調線路１３がオペレータの制御に
利用できるようになる。ループがロックを解除されると
、 ＶＣＯ６の出力周波数がその正常の位相ロック周波
数１３５−ＭＨ２から最大２００ｋＨｚオフセツトする
。直流源１１から供給されるＶＣＯ６の制御電圧はＶＣ
Ｏ６に加えられる前に加算ブロック１２で外部または内
部のＦＭ信号または位相変調（ＰＭ）信号と加算される
。
セッサの制御を介して、ＶＣＯ６への誤差信号を中断し
ＰＬＬ５のロックを解除する。ループがロックを解除さ
れると、直流源１１はスイッチｌＯを介してＶＣＯ６に
結合されて、ＶＣＯ６を１３５ＭＨ２に近似する周波数
に保持し、ＶＣＯの同調線路１３がオペレータの制御に
利用できるようになる。ループがロックを解除されると
、 ＶＣＯ６の出力周波数がその正常の位相ロック周波
数１３５−ＭＨ２から最大２００ｋＨｚオフセツトする
。直流源１１から供給されるＶＣＯ６の制御電圧はＶＣ
Ｏ６に加えられる前に加算ブロック１２で外部または内
部のＦＭ信号または位相変調（ＰＭ）信号と加算される
。
ＤＣＦＭ モードに入ると、カウンタ機能を有する制御
回路１４は線路１５．１６．および１７の信号に応答し
て、ループがロック解除された後のＦ’ＭＰＬＬ５０周
波数の計数を行なう。１３５ＭＨ２からの周波数オフセ
ットを計算してから、線路１８を介して補償信号がフラ
クショナルＮ ＰＬＬ２ Ｋ供給される。これにより、
ｖＣＯの周波数オフセットによって生じた合成器出力信
号Ｆｏｕｔは匡正される。ＤＣＥ’Ｍモードから抜は出
ると、補償信号は自動的に除かれ、Ｆ’Ｍ ＰＬＬ ５
は位相ロックモードに戻る。Ｗ期周波数オフセットを匡
正する他に制御回路１４はロックしていないＶＣＯ６の
周波数ドリフトを匡正するのに利用される。
回路１４は線路１５．１６．および１７の信号に応答し
て、ループがロック解除された後のＦ’ＭＰＬＬ５０周
波数の計数を行なう。１３５ＭＨ２からの周波数オフセ
ットを計算してから、線路１８を介して補償信号がフラ
クショナルＮ ＰＬＬ２ Ｋ供給される。これにより、
ｖＣＯの周波数オフセットによって生じた合成器出力信
号Ｆｏｕｔは匡正される。ＤＣＥ’Ｍモードから抜は出
ると、補償信号は自動的に除かれ、Ｆ’Ｍ ＰＬＬ ５
は位相ロックモードに戻る。Ｗ期周波数オフセットを匡
正する他に制御回路１４はロックしていないＶＣＯ６の
周波数ドリフトを匡正するのに利用される。
第２図は、第１図における制御回路■４の詳細ブロック
図である。第１図と同一部分には同一符号な付している
。
図である。第１図と同一部分には同一符号な付している
。
第２図において、ＤＣＦ’Ｍモードにあるとき、内部の
可聴周波数変調発振器（図示せず）および第１図に示し
たＶＣＯ６の周波数な計数するために３モードカウンタ
が使用されている。カウンタには４つの入力信号がある
。
可聴周波数変調発振器（図示せず）および第１図に示し
たＶＣＯ６の周波数な計数するために３モードカウンタ
が使用されている。カウンタには４つの入力信号がある
。
（１）線路１６を介して位相検出器８（第１図参照）か
ら入力される２５０ｋＨｚの信号（ＴＬＬ ）、（２１
線路１５を介してｌ／１０８０分周ブロック７から供給
され、ＰＬＬ５（第１図参照）がロックされた場合には
１２５ｋＨｚ となり又％ＤＣＦ’Ｍ モードのとき
は約１２５ｋＨｚ（ＴＴＬ） になる信号、（３）可聴
周波数（オーディオ）変調部（図示せず）で線路２１上
に発生するＴ Ｔ Ｌ信号、および（４）タイムベース
からの線路１７を介して供給される４５ＭＨｚ（ＴＴＬ
）信号。さらに、４つの制御信号がある。
ら入力される２５０ｋＨｚの信号（ＴＬＬ ）、（２１
線路１５を介してｌ／１０８０分周ブロック７から供給
され、ＰＬＬ５（第１図参照）がロックされた場合には
１２５ｋＨｚ となり又％ＤＣＦ’Ｍ モードのとき
は約１２５ｋＨｚ（ＴＴＬ） になる信号、（３）可聴
周波数（オーディオ）変調部（図示せず）で線路２１上
に発生するＴ Ｔ Ｌ信号、および（４）タイムベース
からの線路１７を介して供給される４５ＭＨｚ（ＴＴＬ
）信号。さらに、４つの制御信号がある。
ＩＩ）線路２２上のＣ０ＵＮＴ Ｓ’ＥＩＪＣ’ｒ信号
、（２）線路２４号のＧＡＴＥ ５ＥＬＥＣ’ｒ信号
、 （３１線路２３ 上のＣ０ＵＮＴ ＥＮＡＢＬＥ
信！、および（４）線路２５上のＤＡＴＡ ＯＵＴ Ｃ
ＬＯＣＫ信号テアル。
、（２）線路２４号のＧＡＴＥ ５ＥＬＥＣ’ｒ信号
、 （３１線路２３ 上のＣ０ＵＮＴ ＥＮＡＢＬＥ
信！、および（４）線路２５上のＤＡＴＡ ＯＵＴ Ｃ
ＬＯＣＫ信号テアル。
カウンタは次の３つのモードのいずれかで動作する。
１１１ ＶＣＯ６（第１図）の出力周波数は線路１５の
１２５ｋＨｚ信号を分局ブロック３０により更に１／１
２，５００に分割して線路２６上に約ＩＱＨ２のゲート
クロツタを発生するようＫして得られる。線路１７上の
４５ＭＨｚの信号は計数チェーン３５によりゲートクロ
ックの１周期に亘り計数される。
１２５ｋＨｚ信号を分局ブロック３０により更に１／１
２，５００に分割して線路２６上に約ＩＱＨ２のゲート
クロツタを発生するようＫして得られる。線路１７上の
４５ＭＨｚの信号は計数チェーン３５によりゲートクロ
ックの１周期に亘り計数される。
（２） ｌ ＯｋＨｚを越える可聴周波数は直接カウン
トされる。線路２６のゲートクロックは線路１６上の２
５０ｋＨｚのタイムペースから得られた信号を分局器ブ
ロック３０で更に１／２５，０００に分周して［）Ｈｚ
のゲートクロックを発生するようにして得られる。次に
可聴周波数信号（ＴＴＬ）が計数チェーン３５によりゲ
ートクロックの周期に成り計数される。
トされる。線路２６のゲートクロックは線路１６上の２
５０ｋＨｚのタイムペースから得られた信号を分局器ブ
ロック３０で更に１／２５，０００に分周して［）Ｈｚ
のゲートクロックを発生するようにして得られる。次に
可聴周波数信号（ＴＴＬ）が計数チェーン３５によりゲ
ートクロックの周期に成り計数される。
（３１１０ｋＨｚ未満のオーデオ周波数は相互（ｒｅｃ
ｉｐｒｏｃａモードでカウントされカウンタの応答時間
をより速くする。線路２６上のゲート口ツタは線路２４
のＧＡ’Ｌ”ｇ ＳεＬＥＣＴ信号により禁止され、線
路２Ｉ上のＴＴＬ可聴周波数信号は計数チェーン３５を
開閉するのに使用される。線路１７上の４５ＭＨｚの信
号は線路２１の可聴周波数信号の周期ＶＣ成り計数され
る。
ｉｐｒｏｃａモードでカウントされカウンタの応答時間
をより速くする。線路２６上のゲート口ツタは線路２４
のＧＡ’Ｌ”ｇ ＳεＬＥＣＴ信号により禁止され、線
路２Ｉ上のＴＴＬ可聴周波数信号は計数チェーン３５を
開閉するのに使用される。線路１７上の４５ＭＨｚの信
号は線路２１の可聴周波数信号の周期ＶＣ成り計数され
る。
カウンタが要求されたときは、カウンタは一つだけ読み
を取り、次いで自身を遮断する。カウンタが要求されな
いときは、アイドルモードになり１０Ｈｚのゲートクロ
ックと４５ＭＨｚの計数とが選択すれる。線路２３ 上
１７） Ｃ０ＵＮ’Ｉ’ ＥＮＡＢＬＥ信号ハフリッ
プフロップ３６のクロックをストローブして読み取られ
るようにする。フリップフロップ３６のＱ出力端子が高
レベルになると、ゲートクロクク縁検出フリップフロッ
プ３８のＤ入力が高レベルとなる。マルチプレクサ３７
は、線路２１の可聴周波数信号または線路２６のゲート
クロックをゲート入力線路２７上に多重化する。線路２
７のｘ＞ｙ−ト信号はゲート信号の正の縁を検出する７
すツブフロップ３８のクロック入力端子ＣＫと結合して
いる。７リツプ７０ツブ３８のＱおよび−の出力端子は
ステートマシン４０と結合している。
を取り、次いで自身を遮断する。カウンタが要求されな
いときは、アイドルモードになり１０Ｈｚのゲートクロ
ックと４５ＭＨｚの計数とが選択すれる。線路２３ 上
１７） Ｃ０ＵＮ’Ｉ’ ＥＮＡＢＬＥ信号ハフリッ
プフロップ３６のクロックをストローブして読み取られ
るようにする。フリップフロップ３６のＱ出力端子が高
レベルになると、ゲートクロクク縁検出フリップフロッ
プ３８のＤ入力が高レベルとなる。マルチプレクサ３７
は、線路２１の可聴周波数信号または線路２６のゲート
クロックをゲート入力線路２７上に多重化する。線路２
７のｘ＞ｙ−ト信号はゲート信号の正の縁を検出する７
すツブフロップ３８のクロック入力端子ＣＫと結合して
いる。７リツプ７０ツブ３８のＱおよび−の出力端子は
ステートマシン４０と結合している。
ステートマシン４０は非同期で且つ４つの状態を備えて
いる。
いる。
状態Ｄ：二進コードｌＯニアリップ７０ツブ３８は線路
２７のゲート信号の立上り縁を検出する。
２７のゲート信号の立上り縁を検出する。
ＮＡＮＤゲート４２を線路２８上のステートマシン４０
のζ出力で使用可能にして計数をはじめる。
のζ出力で使用可能にして計数をはじめる。
ゲート信号の次の正の縁が検出できるように縁検出器フ
リップ７０ツブ３８をクリアする。ワンシ１ットマルチ
バイブレーク４５は、線路２８を介してステートマシン
４０のζ出力端子から出力される信号によってトリガさ
れ、線路２９上に５マイクロ秒のパルスを発生する。前
記ノ（ルスによって、フリップフロップ３８はクリアさ
れる。
リップ７０ツブ３８をクリアする。ワンシ１ットマルチ
バイブレーク４５は、線路２８を介してステートマシン
４０のζ出力端子から出力される信号によってトリガさ
れ、線路２９上に５マイクロ秒のパルスを発生する。前
記ノ（ルスによって、フリップフロップ３８はクリアさ
れる。
状態人＝二進コードＯＯニステートマシン４０が、縁検
出器フリップフロップ３８がクリアされたことを検出し
たとき状ＮＤから状態人に入る。
出器フリップフロップ３８がクリアされたことを検出し
たとき状ＮＤから状態人に入る。
ＮＡＮＤゲート４２はなお使用可能でカウントは続行さ
れる。
れる。
状態Ｂ：二進コード０１：ゲートクロツクの立上り縁は
線検出器フリップフロップ３８で検出されている。無効
化ＮＡＮＤゲート４２でカウントを停止させる。ステー
トマシン４０のζ出力はデータラッチ５０に計数チェー
ン３５の内容をロードする５マイクロ秒のパルスを、線
路４６上に発生するワンシヲットマルチバイブレータ４
７をトリガする。ワンシ曹ットマルチバイブレータ４７
のコ出力の立下がり縁は、やはり５マイクロ秒のバνス
を発生するワンシ曹ットマルチバイブレータ４９をトリ
ガする。線路４８上のワンシ１ットマνチバイプレータ
４９の出力は計数チェーン３５ケクリアし、ζ出力は縁
検出器フリップフロップ３８をトリガする。
線検出器フリップフロップ３８で検出されている。無効
化ＮＡＮＤゲート４２でカウントを停止させる。ステー
トマシン４０のζ出力はデータラッチ５０に計数チェー
ン３５の内容をロードする５マイクロ秒のパルスを、線
路４６上に発生するワンシヲットマルチバイブレータ４
７をトリガする。ワンシ曹ットマルチバイブレータ４７
のコ出力の立下がり縁は、やはり５マイクロ秒のバνス
を発生するワンシ曹ットマルチバイブレータ４９をトリ
ガする。線路４８上のワンシ１ットマνチバイプレータ
４９の出力は計数チェーン３５ケクリアし、ζ出力は縁
検出器フリップフロップ３８をトリガする。
状態Ｃ：二進コード１１：状態Ｃには縁検出器クリップ
フロップ３８がクリアされたとぎ状態Ｂから入る。Ｎ入
ＮＤゲート４２は非能動（デスエーブル）状態のままで
ありカウンタは縁検出器フリップフロッグ３８がステー
トマシン４０を状１１１Ｄにリセットする立上り縁を検
出するまで状態Ｃのまま罠なっている。
フロップ３８がクリアされたとぎ状態Ｂから入る。Ｎ入
ＮＤゲート４２は非能動（デスエーブル）状態のままで
ありカウンタは縁検出器フリップフロッグ３８がステー
トマシン４０を状１１１Ｄにリセットする立上り縁を検
出するまで状態Ｃのまま罠なっている。
計数チェーン３５がクリアされると、フリップフロッグ
３６もクリアされる。フリップフロッグ３６がクリアさ
れると、ラッチされたデータがＤＡＴＡＢＡＣＫ線５１
に現われることができるようになる。フリップフロッグ
３６がクリアされる前゛に、ロードパ、ｖｘがＤＡＴＡ
ＢＡＣＫ線５１線上１ｃ現すれ、周波数測定が完Ｔし
たことを示す。線路３９上の７リツプフロツプ３６のζ
出力はＮＡＮＤゲート４３でステートマシン４０の二番
目のビットとアンドを取られ、パワーアップ時あるいは
他のトランジェント時、ステートマシン４０が確爽に状
態Ｃに止まるようにする。ステートマシンの二番目のビ
ットが０である場合には、縁検出器フリップフロップ３
８のＤ入力が高くなり、カウンタは状態Ｂになるまで動
作しつづける。状態Ｃは入手がすべて除かれても自動的
に状態ＢＥ追随する。
３６もクリアされる。フリップフロッグ３６がクリアさ
れると、ラッチされたデータがＤＡＴＡＢＡＣＫ線５１
に現われることができるようになる。フリップフロッグ
３６がクリアされる前゛に、ロードパ、ｖｘがＤＡＴＡ
ＢＡＣＫ線５１線上１ｃ現すれ、周波数測定が完Ｔし
たことを示す。線路３９上の７リツプフロツプ３６のζ
出力はＮＡＮＤゲート４３でステートマシン４０の二番
目のビットとアンドを取られ、パワーアップ時あるいは
他のトランジェント時、ステートマシン４０が確爽に状
態Ｃに止まるようにする。ステートマシンの二番目のビ
ットが０である場合には、縁検出器フリップフロップ３
８のＤ入力が高くなり、カウンタは状態Ｂになるまで動
作しつづける。状態Ｃは入手がすべて除かれても自動的
に状態ＢＥ追随する。
マルチプレク？４１は線路１７上の４５鳩口と線路２１
上の°ｒＴＬ可聴周波数信号を線路４４上に多重化して
計数チェーン３５に伝えるようにする。カウンタが遊ん
でいるとき、すなわちアイドリンク状態にあるとき、４
５ＭＨｚは電源線の濾波を容易にするため選択される。
上の°ｒＴＬ可聴周波数信号を線路４４上に多重化して
計数チェーン３５に伝えるようにする。カウンタが遊ん
でいるとき、すなわちアイドリンク状態にあるとき、４
５ＭＨｚは電源線の濾波を容易にするため選択される。
ＮＡＮＤゲート４２はカラ／りが遊びモードのときは使
用不能になっているから、計数チェーン３５から雑音が
発生することはない。
用不能になっているから、計数チェーン３５から雑音が
発生することはない。
第３図は本発明に使用する制御回路の制御部のブロック
図である。第１図、第２図と同一部分には同一符号を付
す。
図である。第１図、第２図と同一部分には同一符号を付
す。
制御部は、入カラタチ６２および出力ラッチ６４とな有
するマイクロプロセッサ６０と割込ハードウェア６６か
ら構成されている。マイクロプロセッサ６０は３つの動
作モードすなわち直接オーデオ、相互オーデオ、および
相互ＤＣＦ’Ｍのすべてにおいてカウンタ７０の動作を
制御する。マイクロプロセッサ６０は４つの制御信号す
なわち線路２４上ノＧ人ＴＥ Ｓ［、ｇｃＴ信号、線路
２２ 上１７） Ｃ０ＵＮ’Ｉ’５ＥＬＥＣＴ信号、線
路２３上のＣ０ＵＮ’ｒ ＥＮＡＢＬＥ信号および線路
２５ 上ノＤＡ’ｒＡ ＯＵＴ ＣＬＯＣＫ信号’に入
力することによりカウンタ７０を制御する。データラッ
チ５０（第２図に示す）に記憶されている２４ビツトの
計数値はカウンタにより直列の形テＤＡ’ｒＡ ＢＡＣ
Ｋ ＋ｉ！Ｈ！ ５１ Ｋ 出力される。
するマイクロプロセッサ６０と割込ハードウェア６６か
ら構成されている。マイクロプロセッサ６０は３つの動
作モードすなわち直接オーデオ、相互オーデオ、および
相互ＤＣＦ’Ｍのすべてにおいてカウンタ７０の動作を
制御する。マイクロプロセッサ６０は４つの制御信号す
なわち線路２４上ノＧ人ＴＥ Ｓ［、ｇｃＴ信号、線路
２２ 上１７） Ｃ０ＵＮ’Ｉ’５ＥＬＥＣＴ信号、線
路２３上のＣ０ＵＮ’ｒ ＥＮＡＢＬＥ信号および線路
２５ 上ノＤＡ’ｒＡ ＯＵＴ ＣＬＯＣＫ信号’に入
力することによりカウンタ７０を制御する。データラッ
チ５０（第２図に示す）に記憶されている２４ビツトの
計数値はカウンタにより直列の形テＤＡ’ｒＡ ＢＡＣ
Ｋ ＋ｉ！Ｈ！ ５１ Ｋ 出力される。
カウンタ７０は使用されていない（遊び状態）ときは常
に相互ＤＣＦＭモードのままになっている。
に相互ＤＣＦＭモードのままになっている。
カウンタ７０がマイクロプロセッサ６０により使用され
る前には何時も次の初期状態になりでいると仮定する。
る前には何時も次の初期状態になりでいると仮定する。
ＣＮＴ ＩＮＴ ｆ）Ｉｓ 信号（線路６８上に生じ
る）＝ＯＣＮ’ｒ ＲＤＹ ＩＮ’ｒ 信号（線路
６９上に生ｔニル） ＝ １ＧＡＴＥ ５ＥＬＩＩＥＣ
Ｔ 信号（ＭＡ路２４上に生じる）：１ＣＯＵＮＴ
５ＥＬＥＣ’ｒ信号（線路２２上に生じル）＝１線％
６８ 上１７） ＣＮ’［’ ＩＮ’ｒ Ｄｉｓ信号ハ
ｌ Ｋ セットされる。これによって、線路６９上のＣ
Ｎ’ｒ ＲＤＹＩＮ’ｔ”ｍ号ヲＤＡ’ｒＡ ＢＡＣＫ
線５１上）ＣＮＴ ＤＡ’ｒＡＢＡＣＫ信号のＯから１
への遷移の次にｌからＯヘリセットするために２０ツブ
フロツプ６７はセットされる。カウンタ７０はＧ人’ｒ
Ｅ ５ＢＬＥＣＴ信号およびＣ０ＵＮ’［’ Ｓ［ＥＬ
ｅＣ’ｒ信号のビットを次のよプにセットすると所望の
モードになる。
る）＝ＯＣＮ’ｒ ＲＤＹ ＩＮ’ｒ 信号（線路
６９上に生ｔニル） ＝ １ＧＡＴＥ ５ＥＬＩＩＥＣ
Ｔ 信号（ＭＡ路２４上に生じる）：１ＣＯＵＮＴ
５ＥＬＥＣ’ｒ信号（線路２２上に生じル）＝１線％
６８ 上１７） ＣＮ’［’ ＩＮ’ｒ Ｄｉｓ信号ハ
ｌ Ｋ セットされる。これによって、線路６９上のＣ
Ｎ’ｒ ＲＤＹＩＮ’ｔ”ｍ号ヲＤＡ’ｒＡ ＢＡＣＫ
線５１上）ＣＮＴ ＤＡ’ｒＡＢＡＣＫ信号のＯから１
への遷移の次にｌからＯヘリセットするために２０ツブ
フロツプ６７はセットされる。カウンタ７０はＧ人’ｒ
Ｅ ５ＢＬＥＣＴ信号およびＣ０ＵＮ’［’ Ｓ［ＥＬ
ｅＣ’ｒ信号のビットを次のよプにセットすると所望の
モードになる。
ＧＡＴＥ ５ＥＩＪＣＴ信号 Ｃ０ＴＪＮＴ ５Ｉ
ｅＬＩＣＴ ｍ号 モ − ド１
０ ｆｉｌオーディオ０
！ 相互オーディオ１
１ ［ｆｆ１．ＤＣＰＭ線路２
３上１７） Ｃ０ＵＮ’ｒ ＥＮＡＢＬＥ信号ハＯＩＩ
Ｃセットされ次に１にセットされて、これはフリップフ
ロップ３６（第２図に示す）をストローブし実際の計数
プロセスを開始させる。カウンタ７０が計数を終了する
と（約２００ミＩＪ秒後）、線路Ｓｌ上ｆ）ＣＮＴＤ入
’ｒＡ ＢＡＣＫ信号がＯカラＩ Ｋ７ｊ ｌ）、フリ
ップフロップ６７を計時して線路６９上のＣＮＴＲＤＹ
ＩＮＴ信号を１から０にする。ＣＮＴ ＲＤＹＩＮ７
［’信号が遷移すると、マイクロプロセッサを（カウン
タ７０がＤＣＦＭ表示装置を更新するため使用されると
きのように）中断するか、あるいは（カウンタを可聴周
波数の計数またはＤＣＦＭ周波数の匡正に使用するとき
のように） 線路６９上のＣＮＴ ＲＤＹ ＩＮＴ信号
をマイクロプロセッサポーリングすることによりマイク
ロプロセッサ６０にカウンタ７０が計数を終了したこと
な知らせる。
ｅＬＩＣＴ ｍ号 モ − ド１
０ ｆｉｌオーディオ０
！ 相互オーディオ１
１ ［ｆｆ１．ＤＣＰＭ線路２
３上１７） Ｃ０ＵＮ’ｒ ＥＮＡＢＬＥ信号ハＯＩＩ
Ｃセットされ次に１にセットされて、これはフリップフ
ロップ３６（第２図に示す）をストローブし実際の計数
プロセスを開始させる。カウンタ７０が計数を終了する
と（約２００ミＩＪ秒後）、線路Ｓｌ上ｆ）ＣＮＴＤ入
’ｒＡ ＢＡＣＫ信号がＯカラＩ Ｋ７ｊ ｌ）、フリ
ップフロップ６７を計時して線路６９上のＣＮＴＲＤＹ
ＩＮＴ信号を１から０にする。ＣＮＴ ＲＤＹＩＮ７
［’信号が遷移すると、マイクロプロセッサを（カウン
タ７０がＤＣＦＭ表示装置を更新するため使用されると
きのように）中断するか、あるいは（カウンタを可聴周
波数の計数またはＤＣＦＭ周波数の匡正に使用するとき
のように） 線路６９上のＣＮＴ ＲＤＹ ＩＮＴ信号
をマイクロプロセッサポーリングすることによりマイク
ロプロセッサ６０にカウンタ７０が計数を終了したこと
な知らせる。
線路６８上１７）ＣＮＴ ＩＮ’ｒ Ｄｉｓ信号は今度
は１からＯになって線路６９上のＣＮ’ｒ ＲＤＹ Ｉ
Ｎ’ｒ信号を０から１ＶＣ１，、、これ罠よりマイクロ
プロセラｆ６０が担当している保留割込みが除かれ、入
力ラッチ６４がセットされる。データラッチ５０（第２
図参照゛）に記憶されている２４ビツトの蟻上位ビット
は今度は線路５１上でマイクロプロセッサ６０に利用で
きる。残りの２３ビツトは次のシーケンスを２３回繰返
すことによりマイクロプロセッサ６０に利用できるよう
Ｋなる。
は１からＯになって線路６９上のＣＮ’ｒ ＲＤＹ Ｉ
Ｎ’ｒ信号を０から１ＶＣ１，、、これ罠よりマイクロ
プロセラｆ６０が担当している保留割込みが除かれ、入
力ラッチ６４がセットされる。データラッチ５０（第２
図参照゛）に記憶されている２４ビツトの蟻上位ビット
は今度は線路５１上でマイクロプロセッサ６０に利用で
きる。残りの２３ビツトは次のシーケンスを２３回繰返
すことによりマイクロプロセッサ６０に利用できるよう
Ｋなる。
ＤＡ’ｒＡ ＯＵＴクロック信号（線路２５上に生じる
）をＯにセット ＤＡＴＡ ＯＵＴクロック信号（線路２５上に生じる）
を１ｍセット ４）Ｈ［’Ａ ＢＡＣＫ信号線路５１の読み取りマイク
ロプロセッサ６０がカウンタ７０と共に実行シ終ルト、
線路２４上１７） ＧＡ’［’ＥＳＣＬＥＣ’ｒ信号ト
線路２２ 上）Ｃ０ＵＮ’ｒ’ ５ＥＬＥＣ’ｒ信号と
をＩＫ上セツトることによりカウンタ７０を相互ＤＣＦ
Ｍモードにセットする。マイクロプロセッサは今度は次
のように２４ビツトの２進計数値を使用すも（モード）
（公 式） 直接オーディオ ２４ビット計数値Ｘｌ０＝＝可聴周
波数（Ｈ２） 相互オーディオ ４５００００００／（２４ビツト計
数値）＝可聴周波数（Ｈ２） 相互オーディオ ４５００００００ Ｘ １３５００
０００／（２４ビツト計数値）二ＰＬＬ５のＰＭルー プ周波数（Ｈ２） 〔発明の効果〕 本発明の信号発生器によれば、簡単な構成でオフセット
の小さな信号を発生させ得る。
）をＯにセット ＤＡＴＡ ＯＵＴクロック信号（線路２５上に生じる）
を１ｍセット ４）Ｈ［’Ａ ＢＡＣＫ信号線路５１の読み取りマイク
ロプロセッサ６０がカウンタ７０と共に実行シ終ルト、
線路２４上１７） ＧＡ’［’ＥＳＣＬＥＣ’ｒ信号ト
線路２２ 上）Ｃ０ＵＮ’ｒ’ ５ＥＬＥＣ’ｒ信号と
をＩＫ上セツトることによりカウンタ７０を相互ＤＣＦ
Ｍモードにセットする。マイクロプロセッサは今度は次
のように２４ビツトの２進計数値を使用すも（モード）
（公 式） 直接オーディオ ２４ビット計数値Ｘｌ０＝＝可聴周
波数（Ｈ２） 相互オーディオ ４５００００００／（２４ビツト計
数値）＝可聴周波数（Ｈ２） 相互オーディオ ４５００００００ Ｘ １３５００
０００／（２４ビツト計数値）二ＰＬＬ５のＰＭルー プ周波数（Ｈ２） 〔発明の効果〕 本発明の信号発生器によれば、簡単な構成でオフセット
の小さな信号を発生させ得る。
第１図は、本発明の信号発生器のブロック図。
第２図、第３図は各々１本発明に使用する制御回路のカ
ウンタ部、制御部を示すブロック図。 −二信号発生回路、 ２．３．５：ＰＬＬ。 ７二分局ブロック、 ４：水晶制御発振器、 １４：制御回路。 出願人 横河叱エーレット−パッヵード株式会社代理人
弁理士 長 谷 川 次 男ＩＧ ３
ウンタ部、制御部を示すブロック図。 −二信号発生回路、 ２．３．５：ＰＬＬ。 ７二分局ブロック、 ４：水晶制御発振器、 １４：制御回路。 出願人 横河叱エーレット−パッヵード株式会社代理人
弁理士 長 谷 川 次 男ＩＧ ３
Claims (1)
- 第１入力信号と基準信号とに関連する信号を出力する信
号発生手段と、前記第１入力信号を出力する信号源手段
と、内部にＶＣＯ手段を有し、前記基準信号を出力する
ＰＬＬ手段と、前記ＰＬＬ手段のロックを解除し、前記
ＶＣＯ手段に所望のバイアス信号を供給するバイアス手
段と、前記ＶＣＯ手段の出力周波数に関連する信号に基
づいて前記信号源手段の出力信号周波数を制御する制御
手段とから成る信号発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/625,994 US4602225A (en) | 1984-06-24 | 1984-06-24 | Apparatus for frequency correction in a frequency synthesizer |
| US625994 | 1984-06-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110321A true JPS6110321A (ja) | 1986-01-17 |
| JPH0773210B2 JPH0773210B2 (ja) | 1995-08-02 |
Family
ID=24508510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137631A Expired - Lifetime JPH0773210B2 (ja) | 1984-06-24 | 1985-06-24 | 信号発生器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4602225A (ja) |
| JP (1) | JPH0773210B2 (ja) |
| DE (1) | DE3521863A1 (ja) |
| GB (1) | GB2160726B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239618A (ja) * | 1990-09-05 | 1991-10-25 | Toyota Motor Corp | 電子制御サスペンション装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654859A (en) * | 1986-04-09 | 1987-03-31 | Racal Data Communications Inc. | Frequency synthesizer for frequency hopping communication system |
| US4839603A (en) * | 1987-09-24 | 1989-06-13 | Unisys Corporation | Multiple-loop microwave frequency synthesizer using two phase lockloops |
| JPH01126023A (ja) * | 1987-11-11 | 1989-05-18 | Hitachi Ltd | 送受同時通信無線機 |
| US5387945A (en) * | 1988-07-13 | 1995-02-07 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video streams upon a background video data stream |
| US5070310A (en) * | 1990-08-31 | 1991-12-03 | Motorola, Inc. | Multiple latched accumulator fractional N synthesis |
| US5230088A (en) * | 1991-10-24 | 1993-07-20 | Symbol Technologies, Inc. | Radio transceiver and related method of frequency control |
| US5301366A (en) * | 1992-04-07 | 1994-04-05 | Rockwell International Corporation | High performance frequency tuning with low cost synthesizer |
| JPH084235B2 (ja) * | 1993-03-31 | 1996-01-17 | 日本電気株式会社 | 周波数制御装置 |
| WO1996014590A1 (de) * | 1994-11-08 | 1996-05-17 | Tagix Ag | Verfahren zum erzeugen einer frequenzrampe für eine laufzeitmessung von rf-signalen |
| US5619154A (en) * | 1995-10-10 | 1997-04-08 | David Sarnoff Research Center, Inc. | Numerical voltage controlled oscillator |
| US5630222A (en) * | 1995-12-04 | 1997-05-13 | Motorola Inc. | Method and apparatus for generating multiple signals at multiple frequencies |
| US5740411A (en) * | 1996-11-26 | 1998-04-14 | Texas Instruments Incorporated | Controllably switched phase locked loop circuits, systems, and methods |
| JP3088323B2 (ja) * | 1997-02-18 | 2000-09-18 | 埼玉日本電気株式会社 | Ｔｄｍａ方式無線機とシンセサイザ出力レベル調整回路 |
| US6115586A (en) * | 1997-05-30 | 2000-09-05 | Integrated Circuit Systems, Inc. | Multiple loop radio frequency synthesizer |
| US7127010B1 (en) * | 1999-07-29 | 2006-10-24 | Bose Corporation | Oscillator controlling |
| US6384772B1 (en) * | 2000-05-02 | 2002-05-07 | Anritsu Company | Wideband phase locking of low offset frequency sources |
| DE50102224D1 (de) * | 2001-12-07 | 2004-06-09 | Aastra Technologies Ltd | Modulator unter Verwendung eines Phasenregelkreises und Verfahren dazu |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371321U (ja) * | 1976-11-17 | 1978-06-15 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3928813A (en) * | 1974-09-26 | 1975-12-23 | Hewlett Packard Co | Device for synthesizing frequencies which are rational multiples of a fundamental frequency |
| US4105948A (en) * | 1977-04-18 | 1978-08-08 | Rca Corporation | Frequency synthesizer with rapidly changeable frequency |
| US4105946A (en) * | 1977-07-06 | 1978-08-08 | Sansui Electric Co., Ltd. | Frequency synthesizer with phase locked loop and counter |
| US4320357A (en) * | 1978-11-13 | 1982-03-16 | Wulfsberg Paul G | VHF-FM Frequency synthesizer |
| DE2932049A1 (de) * | 1979-08-07 | 1981-02-12 | Rohde & Schwarz | Frequenz- und phasengeregelter hochfrequenzoszillator |
-
1984
- 1984-06-24 US US06/625,994 patent/US4602225A/en not_active Expired - Lifetime
-
1985
- 1985-06-19 DE DE19853521863 patent/DE3521863A1/de active Granted
- 1985-06-24 JP JP60137631A patent/JPH0773210B2/ja not_active Expired - Lifetime
- 1985-06-24 GB GB08515956A patent/GB2160726B/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371321U (ja) * | 1976-11-17 | 1978-06-15 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239618A (ja) * | 1990-09-05 | 1991-10-25 | Toyota Motor Corp | 電子制御サスペンション装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2160726B (en) | 1987-09-16 |
| US4602225A (en) | 1986-07-22 |
| JPH0773210B2 (ja) | 1995-08-02 |
| DE3521863C2 (ja) | 1988-11-17 |
| GB8515956D0 (en) | 1985-07-24 |
| GB2160726A (en) | 1985-12-24 |
| DE3521863A1 (de) | 1986-01-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |