DE3408535A1 - Halbleitereinrichtung vom mos-typ und herstellungsverfahren dafuer - Google Patents

Halbleitereinrichtung vom mos-typ und herstellungsverfahren dafuer

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DE3408535A1 DE19843408535 DE3408535A DE3408535A1 DE 3408535 A1 DE3408535 A1 DE 3408535A1 DE 19843408535 DE19843408535 DE 19843408535 DE 3408535 A DE3408535 A DE 3408535A DE 3408535 A1 DE3408535 A1 DE 3408535A1
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Description

  • BESCHREIBUNG
  • Die Erfindung betrifft eine Metalloxid-Halbleitereinrichtung (Halbleitereinrichtung vom MOS-Typ) und ein Herstellungsverfahren dafür. Insbesondere betrifft die Erfindung eine Halbleitereinrichtung vom MOS-Typ und ein Herstellungsverfahren dafür, bei der die Sperrschichtkapazität zwischen einem aktiven Bereich und einem Substrat reduziert werden kann.
  • Bei der Herstellung von einer integrierten Halbleiterschaltung vom MOS-Typ sind die Bildung eines Feld-Oxid-Films durch einen selektiven Oxidationsprozess, Bildung eines Source-Bereichs, eines Drain-Bereichs und eines Gate-Bereichs unter Verwendung einer Selbstjustier-Nethode mit polykristallinem Silizium und ähnliches wohlbekannt und haben breite Verwendung gefunden.
  • Eine nach solch einer konventionellen Technik hergestellte Struktur eines n-Kanal-MOS-Transistors (n-MOST) ist als Querschnitt in Fig. 1 gezeigt. Unter Bezug auf Fig. 1 soll im folgenden das Herstellungsverfahren und die Struktur der oben beschriebenen Halbleitereinrichtung vom MOS-Typ kurz beschrieben werden. Zuerst wird ein Feld-Oxid-Film 2 mit einem wohlbekannten selektiven Oxidationsprozess auf einem Siliziumsubstrat 1 vom p-Typ mit hohem spezifischem Widerstand, beispielsweise 10 - 30 acm, gebildet. Auf einem Kanalbereich 4 wird ein Cate-Oxid-Film 3 gebildet. Dann wird, um die Schwellspannung eines n-MOST zu steuern, Bor (B) in den Kanalbereich 4 ionen-implantiert. Danach wird eine Schicht 5 Polysilizium auf der Kanalregion 4 gebildet, die als Gate dienen soll.
  • Phosphor (P) oder Arsen (As) wird in zwei Bereiche ionen-implantiert. Zwischen diese werden Gate-Regionen eingefügt, so daß ein Quellenbereich 6 vom n-Typ und ein Drain-Bereich 7 gebildet werden. Danach wird eine schützende Oberflächenschicht 8 auf solch einer Struktur niedergeschlagen, und dann wird der schützende Oberflächenfilm 8, wo notwendig, geöffnet. Schließlich wird noch eine Gate-Verbindung 9, Source-Verbindung 10 und eine Drain-Verbindung 11 auf ihren jeweiligen Bereichen vorgesehen mittels einer wohlbekannten Technik, womit ein konventionelles n-MOST vollständig ist.
  • Jedoch hat solch eine konventionelle Einrichtung einige Nachteile. Einer dieser Nachteile ist, daß eine elektrische Kapazität, das heißt, eine parasitäre Sperrschichtkapazität in einer p-n-Sperrschicht, die notwendigerweise zwischen dem Substrat 1 und dem Source-Bereich 6 und dem Drain-Bereich 7 gebildet ist, geschaffen wird, und infolgedessen die Schaltgeschwindigkeit des Metalloxid-Halbleitertransistors herabgesetzt wird. Außerdem bewirkt eine solche Sperrschicht die Bildung eines parasitären Transistors, und deshalb wird ein Verfahren zur entsprechenden Steuerung kompliziert. Der zweite Nachteil ist eine Erniedrigung einer Durchschlagsspannung zwischen einem Source-Bereich und einem Drain-Bereich. Immer wenn eine Gegenspannung an eine Drain-Sperrschicht 13 angelegt wird, dehnt sich eine von dem Drain-Bereich verursachte Verarmungsschicht merklich aus, insbesondere in den unteren Teil des nicht-Kanal-dotierten Substrats 1, das heißt, in einen Bereich mit niedriger Verunreinigungs-Konzentration.
  • Die Durchschlagsspannung des Drain-Bereichs ist bestimmt als die Spannung zwischen dem Source-Bereich und dem Drain-Bereich, wenn die Begrenzungen der Verarmungsschicht den Source-Bereich erreichen. Heutzutage ist es jedoch durch den Fortschritt bei der Fein-Verarbeitungstechnik möglich, die Gate-Länge, das heißt, die Breite der Polysiliziumschicht 5 zu reduzieren, und infolgedessen werden die Breiten des Source-Bereichs 6 und des Drain-Bereichs 7, die durch ein Selbstjustierverfahren gebildet wurden, kleiner. Aus diesem Grund wird die Source-Drain-Spannung, die notwendig ist, damit die Begrenzungen der Verarmungsschicht den Source-Bereich erreichen, klein, und infolgedessen wird die Durchschlagsspannung zwischen dem Source- und Drain-Bereich notwendigerweise reduziert. Obwohl das Steigern der in das Substrat 1 zu implantierenden Verunreinigungs-Konzentration eine von einfachen und effektiven Lösungsmöglichkeiten zum Beheben eines solchen Phänomens ist, ist eine solche Steigerung der Konzentration nicht erwünscht. Der Grund dafür ist, daß solch eine Steigerung manchmal andere elektrische Eigenschaften eines solchen n-MOST negativ beeinflußt.
  • Die Silizium-auf-.Saphir-Technik (SOS), Silizium-auf-Isolator-Technik (SOI) und ähnliches wurden als Technik vorgeschlagen, um die oben beschriebenen Nachteile'infolge solch einer konventionellen Struktur eines n-MOST im wesentlichen zu überwinden. Es ist jedoch schwierig, ein solches SOS-Verfahren praktisch und in großem Umfang zu benutzen, da Saphir als Substrat teuer ist und die technische Schwierigkeit beim epitaktischen Ziehen einer Siliziumschicht auf einem Saphirsubstrat bewirkt, daß eine epitaktisch gezogene Schicht keine guten kristallinen Eigenschaften hat. Andererseits, bei dem SOI-Verfahren, werden ein Silizium-Oxid-Film, ein Silizium-Nitrit-Film, ein Quarzplättchen und ähnliches als isolierendes Substrat benutzt und, wie gut bekannt ist, ein amorphes oder polykristallines Silizium wird darauf deponiert. Solches Silizium wird in den Ein-Kristall-Zustand gebracht, in dem es einem Laserstrahl ausgesetzt wird oder durch Erwärmen mit einer Wärmequelle oder durch irgendeine andere Einrichtung, die als aktive Region der Einrichtung benutzt werden kann.
  • Jedoch hat gegenwärtig eine Ein-Kristall-Technik an sich viele noch zu lösende technische Probleme, und es ist deshalb schwierig, einen perfekten Ein-Kristall von großer Fläche zu erhalten. Außerdem ist es unmöglich, die Richtung einer Kri- stallachse eines zu bildenden Signalkristalls zu steuern. Aus diesem Grund wurde das SOI-Verfahren in der Praxis nicht angewandt.
  • Es ist Aufgabe der Erfindung, eine Halbleitereinrichtung vom MOS-Typ zu schaffen mit einer kleinen Sperrschicht-Kapazität zwischen einem aktiven Bereich und einem Substrat.
  • Außerdem soll eine Halbleitereinrichtung vom MOS-Typ mit einer hohen Durchschlagsspannung zwischen einem Source-Bereich und einem Drain-Bereich geschaffen werden.
  • Weiter soll eine Halbleitereinrichtung vom MOS-Typ geschaffen werden, bei der die Erzeugung eines parasitären Transistors einen vernachlässigbaren Effekt hat.
  • Weiter soll ein Herstellungsverfahren für eine Halbleitereinrichtung vom MOS-Typ geschaffen werden, das eine sehr effiziente Halbleitereinrichtung vom MOS-Typ liefert, die die oben beschriebenen Aufgaben erfüllt.
  • Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung vom MOS-Typ mit einem isolierenden Film in wenigstens einer der Grenzflächen zwischen Source- und Drain-Regionen und einem Substrat. Der isolierende Film wird auf dem Substrat im voraus aufgebracht, und der Source-Bereich und Drain-Bereich werden darauf gebildet. Der isolierende Film ist nicht in Sperrschicht-Flächen zwischen dem Source-Bereich und dem Drain-Bereich und einem Kanalbereich vorhanden. Bei einer bevorzugten Ausführungsform wird der isolierende Film kontinuierlich mit einem anderen isolierenden Film verbunden, der das Äußere des Source-Bereichs und des Drain-Bereichs umgibt, und der Source-Bereich und der Drain-Bereich weist einen polykristallinen Halbleiter auf. Die Einrichtung weist weiter einen Gate-isolierenden Film auf dem Kanalbereich und eine Gate-Elektrode zum Anlegen eines elektrischen Feldes an den Kanalbereich durch den Gate-isolierenden Film auf. Eine Source-Elektrode und eine Drain-Elektrode sind auf dem Source-Bereich und dem Drain-Bereich jeweils angeordnet.
  • Ein Vorteil der Halbleitereinrichtung vom MOS-Typ nach der vorliegenden Erfindung ist, daß eine Sperrschicht-Kapazität zwischen einem aktiven Bereich und einem Substrat klein ist.
  • Ein anderer Vorteil der vorliegenden Erfindung ist, daß eine Durchschlagsspannung zwischen einem Source-Bereich und einem Drain-Bereich hoch ist.
  • Ein weiterer Vorteil der vorliegenden Erfindung ist, daß der Effekt auf die Bildung eines parasitären Transistors vernachlässigbar ist.
  • Der Vorteil eines Herstellungsverfahrens für eine Halbleitereinrichtung vom MOS-Typ gemäß der vorliegenden Erfindung ist, daß eine Halbleitereinrichtung vom MOS-Typ mit hohem Wirkungsgrad mit den oben beschriebenen Vorteilen erhalten werden kann.
  • Weitere Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Figuren. Von den Figuren zeigen: Fig. 1 einen Querschnitt eines konventionellen n-MOST; Fig. 2A - 2E Prozesse, die ein Beispiel eines Herstellungsverfahrens eines MOST zeigen, der eine Ausführungsform gemäß der vorliegenden Erfindung ist, wobei Querschnitte des MOST bei den Hauptherstellungsschritten gezeigt sind; Fig. 3 einen Aufriß eines gemäß dem in Fig. 2A - 2E gezeigten Verfahren hergestellten MOST; Fig. 4 einen Querschnitt entlang der Linie IV-IV des in Fig. 3 gezeigten MOST; und Fig. 5 einen Querschnitt eines MOST gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Fig. 2A - 2E zeigen die Schritte eines Beispiels für ein Herstellungsverfahren für ein MOST gemäß einer Ausführungsform der vorliegenden Erfindung, bei dem die Querschnittsstrukturen der Hauptschritte bei solch einem Herstellungsverfahren gezeigt sind. Die folgende Beschreibung betreffend solch ein MOST-Herstellungsverfahren stellt die Struktur des MOST unter Bezugnahme auf die Fig. 2A - 2E klar. Obwohl der in Fig. 2A -2E gezeigte MOST ein n-MOST ist, ist es selbstverständlich, daß ebenso ein MOST-Transistor vom p-Typ (p-MOST) gemäß der vorliegenden Erfindung erhalten werden kann ohne wesentliche Änderungen gegenüber der folgenden Beschreibung.
  • Beim Prozess für solch ein MOST nach Fig. 2A - 2E wird zuerst ein Silizium-Substrat 21 vom p-Typ geschaffen. Ein Silizium-Oxid-Film wird auf einer Hauptfläche #des Substrats 21 durch einen thermischen Oxidationsprozess gebildet, und dann wird der Silizium-Oxid-Film mittels Photolithographie entfernt, wobei Bereiche 22 übrigbleiben, die jeweils ein Source-Bereich und ein Drain-Bereich sein sollen (F#ig. 2A). Dann wird das Substrat einer Wasserstoff-Atmosphäre in einem Reaktionsgefäß ausgesetzt, das auf eine hohe Temperatur wie 950 - 12000C erwärmt wird. Ein Silizium-Source-Material wie Monosilan (SiH4) und Dichlorsilan (SiH2Cl2) wird in das Reaktionsgefäß zusammen mit einem Verunreinigungsgas vom p-Typ wie Diboran (B2H6) eingebracht. Als Ergebnis der thermischen Zerlegung eines sol- chen Gases und der Wasserstoffreduktions-Reaktion wird auf dem exponierten Bereich des Siliziumsubstrats 21 (Fig. 2B) eine Silizium-Ein-Kristallschicht 23 vom p-Typ mit der kristallographischen Orientierung des Siliziumsubstrats gebildet. Da der thermische Oxidationsfilm 22 in dem Bereich gebildet ist, der Source und Drain werden soll, wachsen in diesen Bereichen ehen polykristalline Schichten 24 und 25 als eine Silizium-Ein-Kristallschicht. Diese Polykristallin-Silizium-Schichten 24 und 25 sollen ein Source-Bereich und ein Drain-Bereich später werden, und die Dicke dieser Schichten ist beispielsweise ungefähr 0,5 gm. Danach wirdg wie in Fig.
  • 2C gezeigt, die Silizium-Ein-Kristallschicht 23 vom p-Typ außer dem Bereich, der Kanalregion werden soll, mittels eines selektiven Oxidationprozesses oxidiert, woraus ein Feld-Oxid-Film 26, der das Äußere der Polykristallin-Silizium-Schichten 24 und 25 umgibt, resultiert. Ein solcher selektiver Oxidationsprozess ist notwendigerweise so gemacht,daß der Feld-Oxid-Film 26 kontinuierlich mit den schon gebildeten darunterliegenden Oxid-Filmen 24 und 25 verbunden ist. Die nachfolgenden Schritte sind die gleichen wie bei einem Metall-Oxid-Halbleitertransistor vom konventionellen Polysilizium-Gate-Typ, das heißt, ein Gate-Oxid-Film 27 wird auf einem Kanal gebildet, und zusätzlich wird eine Polysilizium-Gate-Schicht 28 auf dem Gate-Oxid-Film 27 über dem Gate-Bereich (Fig. 2D) gebildet. Arsen wird in die polykristallinen Siliziumschichten 24 und 25 mittels eines Selbstjustierverfahrens implantiert, bei dem der Feld-Oxid-Film 26 und die Polysilizium-Gate-Schichten 28 als Maske benutzt werden, so daß der Source-Bereich 24 und der Drain-Bereich 25, die den darunterliegenden Oxid-Film 22 erreichen, jeweils vollständig sind. Gleichzeitig ist es erwünscht, daß die Breite der Polysilizium-Gate-Schicht 28 auf einen geeigneten Wert vorbestimmt wird, so daß der p-n-Übergang 29 in der Ein-Kristall-Silizium-Schicht 23 gebildet wird. Danach wird mittels einer wohlbekannten Tech- nik ein Oberflächenschutzfilm 31 auf der Oberfläche des Halbleiters gebildet, und dann werden in dem Oberflächenschutzfilm 31 notwendige Öffnungen vorgesehen (Fig. 2E). Dann wird eine Gate-Verdrahtung 32, eine Source-Verdrahtung 33 und eine Drain-Verdrahtung 34 mit der Polysilizium-Gate-Schicht 28, dem Source-Bereich 24 und dem Drain-Bereich 25 jeweils verbunden durch diese Öffnungen. Damit ist der MOST vollständig. Der Aufriß eines so erhaltenen MOST ist in Fig. 3 gezeigt. Es soll hier bemerkt werden, daß die Fig. 2E der Querschnittsdarstellung entlang der Linie IIE-IIE der Fig. 3 entspricht. Fig. 4 zeigt eine Querschnittsdarstellung entlang der Linie IV-IV in Fig. 3, bei der die Existenz des zuunterst liegenden Oxid-Films 22 und die Verbindung des Films 22 mit dem Oxid-Film 26 deutlich gezeigt sind.
  • Durch Vergleich des MOST nach der vorliegenden Erfindung mit dem in Fig. 1 gezeigten MOST wird verständlich, daß der vorliegende MOST verschieden von dem konventionellen MOST ist insofern, als der vorliegende MOST zuunterst den Oxid-Film 22 hat. Das Vorsehen eines zuunterst liegenden Oxid-Films bewirkt, daß die Ausdehnung einer Verarmungsschicht von dem Drain-Bereich 25 gesteuert werden kann . Der zuunterst liegende Oxid-Film 22 ist mit dem Oxid-Film 26 verbunden, und infolgedessen wird die Ausdehnung der Verarmungsschicht immer mehr verhindert. Das bringt mit sich eine große Abnahme einer parasitären Sperrschicht-Kapazität, wobei diese Abnahme eine Verbesserung der Schalt-Charakteristik der Einrichtung bewirkt. Als Folge der Steuerung der Ausdehnung der Verarmungsschicht nach unten des Substrats werden eine Durchschlagsspannung zwischen einem Source-Bereich und einem Drain-Bereich verbessert. Ausserdem kann ein nachteiliger Effekt durch Bildung eines parasitären Transistors vernachlässigt werden; dieser nachteilige Effekt ist konventionell eines der Hindernisse bei der Herstellung einer integrierten MOST-Schaltung. Demzufolge können die konventionell benutzten Verfahren zum Steuern von parasitären Transistoren eliminiert werden, und infolgedessen kann der Herstellungsprozess vereinfacht werden. Dadurch wird ein weiterer Feinprozess beim Schaltungsmuster möglich.
  • Fig. 5 zeigt eine Querschnittsdarstellung eines Metalloxid-Halbleitertransistors gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Bei der ersten Ausführungsform nach Fig. 2A - 2E wird das Siliziumsubstrat vom p-Typ mit einem relativ hohen spezifischen Widerstand benutzt, um eine erwünschte Charakteristik zu erhalten. Wenn jedoch solch ein Substrat benutzt wird, können verschiedene Arten von Problemen betreffend die Halbleitereinrichtung auftreten, da die Stabilität eines elektrischen Potentials des Substrats nicht ausreichend ist. In der in Fig. 5 gezeigten Ausführungsform hat das Hauptteil 35 des Siliziumsubstrats einen relativ niedrigen spezifischen Widerstand wie beispielsweise O,1A#cm, und nur der aktive Bereich 36 der Einrichtung hat einen hohen spezifischen Widerstand. Solch eine Struktur kann erreicht werdendurch Ionen-Implantation einer Verunreinigung vom n-Typ in die Kanalregion, nachdem der zuunterst liegende Oxid-Film 22 gebildet ist. Gemäß der Ausführungsform nach Fig. 5 hat der Kanalbereich einen hohen spezifischen Widerstand, und deshalb wird die Charakteristik stabilisiert.

Claims (16)

  1. Halbleitereinrichtung vom MOS-Typ und Herstellungsverfahren dafür PATENTANSPRÜCHE U Halbleitereinrichtung vom MOS-Typ, gekennzeichnet durch: ein Substrat (21) mit einem Halbleiter mit einer ersten Art von Leitfähigkeit, wobei das Substrat (21) eine Hauptfläche aufweist, einz auf der Hauptfläche des Substrats (21) gebildeten Kanalbereich (23), der die erste Art von Leitfähigkeit besitzt, einen Source-Bereich (24) und einen Drain-Bereich (25) mit einer zweiten Art von Leitfähigkeit, geformt auf der Oberfläche des Substrats (21), so daß der Kanalbereich (23) zwischen dem Source-Bereich (24) und dem Drain-Bereich (25) liegt, einen ersten isolierenden Film (22) in wenigstens einer der Grenzschichten zwischen dem Source-Bereich (24) und dem Drain-Bereich (25) und dem Substrat (21), wobei der Source-Bereich (24) und der Drain-Bereich (25) den Kanalbereich (23) nicht durch den ersten isolierenden Film (22) kontaktieren, einen zweiten isolierenden Film (27), der auf wenigstens einem Bereich des Kanalbereichs (23) angeordnet ist, eine Gate-Elektrode (32) zum Anlegen eines elektrischen Feldes an wenigstens einen Bereich des Kanalbereichs (23) durch den zweiten isolierenden Film (27), und eine Source-Elektrode (33) und eine Drain-Elektrode (34), die mit Oberflächen der Source-Region (24) und der Drain-Region (25) jeweils verbunden sind.
  2. 2. Halbleitereinrichtung vom MOS-Typ nach Anspruch 1, weiter gekennzeichnet durch: einen dritten isolierenden Film (26), der auf dem Substrat (21) so angeordnet ist, daß er das Äußere des Source-Bereichs (24) und des Drain-Bereichs (25) umgibt, wobei der dritte isolierende Film (26) kontinuierlich mit dem ersten isolierenden Film (22) verbunden ist.
  3. 3. Halbleitereinrichtung vom MOS-Typ nach Anspruch 2, dadurch gekennzeichnet, daß die ersten, zweiten und dritten isolierenden Filme (22, 27, 26) Silizium-Oxid-Filme sind.
  4. 4. Halbleitereinrichtung vom MOS-Typ nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Source-Bereich (24) und der Drain-Bereich (25) in den jeweiligen Bereichen einen anderen polykristallinen Halbleiter aufweisen als nahe dem Sperrschichtbereich zwischen dem Kanalbereich (23) und den Source- und Drain-Bereichen (24, 25).
  5. 5. Halbleitereinrichtung vom MOS-Typ nach Anspruch 4, dadurch gekennzeichnet, daß der polykristalline Halbleiter ein polykristallines Silizium ist, das den zweiten Leitfähigkeitstyp aufweist durch Aufweisen einer Verunreinigung.
  6. 6. Halbleitereinrichtung vom MOS-Typ nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Substrat (21) und der Kanalbereich (23) einen hohen spezifischen Widerstand aufweisen.
  7. 7. Halbleitereinrichtung vom MOS-Typ nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (35) einen niedrigen spezifischen Widerstand und der Kanalbereich (36) einen hohen spezifischen Widerstand aufweist.
  8. 8. Halbleitereinrichtung vom MOS-Typ nach Anspruch 1 oder 7, dadurch gekennzeichnet, daß die Gate-Elektrode (32) mit dem zweiten isolierenden Film (27) durch eine polykristalline Schicht (28) des Halbleiters verbunden ist.
  9. 9. Halbleitereinrichtung vom MOS-Typ nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die erste Art von Leitfähigkeit vom p-Typ und die zweite Art von Leitfähigkeit vom n-Typ ist.
  10. 10. Herstellungsverfahren für eine Halbleitereinrichtung vom MOS-Typ mit einem Source-Bereich (24), einem Drain-Bereich (25) und einem Kanalbereich (23), gekennzeichnet durch die Schritte: Herstellen eines Substrats (21) mit einem Halbleiter mit einer ersten Art von Leitfähigkeit, wobei das Substrat (21) eine Hauptoberfläche hat, Bilden von ersten isolierenden Filmen (22) auf Bereichen der Oberfläche des Substrats (21), auf welchen der Source-Bereich (24) und der Drain-Bereich (25) gebildet werden sollen, Aussetzen des Substrats~(21), auf dem die ersten isolierenden Filme (22) gebildet sind, einem Gas von relativ hoher Temperatur, das ein Element, das den Halbleiter darstellt, enthält, so daß erste polykristalline Schichten (24, 25) des Halbleiters auf den ersten isolierenden Filmen (22) wachsen, wobei die ersten polykristallinen Schichten, die dem Source-Bereich (24) und dem Drain-Bereich (25) entsprechen, und die Ein-Kristall-Schicht des Halbleiters in dem Bereich der Hauptfläche des Substrats (21) wachsen gelassen wird, in dem die ersten isolierenden Filme (22) nicht gebildet sind, Bilden eines zweiten isolierenden Films (27) auf dem Kanalbereich (23), der zwischen dem Gate-Bereich und dem Drain-Bereich in der gewachsenen Ein-Kristall-Schicht angeordnet ist, Wachsenlassen einer zweiten polykristallinen Schicht (28) des Halbleiters auf dem zweiten isolierenden Film (27), Ionen-Implantierung einer Verunreinigung in die erste polykristalline Schicht (24, 25), so daß die erste polykristalline Schicht (24, 25) eine zweite Art von Leitfähigkeit aufweist, Bilden einer Gate-Elektrode (32) auf der zweiten polykristallinen Schicht (28), und Bilden einer Source-Elektrode (33) und einer Drain-Elektrode (34) auf jeweils den ersten polykristallinen Schichten (24, 25).
  11. 11. Herstellungsverfahren nach Anspruch 10, gekennzeichnet durch die folgenden weiteren Schritte: Bilden eines dritten isolierenden Films (26) auf dem Substrat (21), um so das Äußere des Source-Bereichs (24) und des Drain-Bereichs (25) zu umgeben, wobei der erste isolierende Film (22) mit dem dritten isolierenden Film (26) verbunden ist.
  12. 12. Herstellungsverfahren nach Anspruch 10 der 11, dadurch gekennzeichnet, daß die ersten (24, 25) und zweiten (28) polykristallinen Schichten polykristalline Silizium-Schichten sind, die Ein-Kristall-Schicht eine Silizium-Ein-Kristall-Schicht ist, das Gas ein Gas einer Silizium-Verbindung aufweist, und die ersten (22), zweiten (27) und dritten (26) isolierenden Filme Silizium-Oxid-Filme sind.
  13. 13. Herstellungsverfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß die Ionen-Implantation so ausgeführt wird, daß die Verunreinigung weiter in einen Bereich hinein der Ein-Kristall-Schicht von der ersten polykristallinen Schicht (24, 25) implantiert wird.
  14. 14. Herstellungsverfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß sowohl das Substrat (21) als auch der Kanalbereich (23) hohe spezifische Widerstände aufweisen.
  15. 15. Herstellungsverfahren nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß das Substrat (35) einen niedrigen spezifischen Widerstand aufweist, und daß das Verfahren weiter folgenden Schritt aufweist: Ionen-Implantation in den Ein-Kristall, so daß der Kanalbereich (36) einen hohen spezifischen Widerstand aufweist.
  16. 16. Herstellungsverfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, daß die erste Art von Leitfähigkeit vom p-Typ und die zweite Art von Leitfähigkeit vom n-Typ ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0849804A2 (de) * 1996-12-19 1998-06-24 Texas Instruments Incorporated Verbesserter Feldeffekttransistor

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62229859A (ja) * 1986-03-31 1987-10-08 Toa Nenryo Kogyo Kk 半導体装置の製造法
KR100257074B1 (ko) * 1998-01-26 2000-05-15 김영환 모스팻 및 이의 제조방법
CN1395316A (zh) 2001-07-04 2003-02-05 松下电器产业株式会社 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2824419A1 (de) * 1977-06-03 1978-12-07 Fujitsu Ltd Halbleitervorrichtung und verfahren zu deren herstellung
EP0037261A1 (de) * 1980-03-27 1981-10-07 Fujitsu Limited Verfahren zur Herstellung einer Halbleiteranordnung und eine nach diesem Verfahren hergestellte Anordnung, z.B. ein BOMIS FET
EP0077737A2 (de) * 1981-10-19 1983-04-27 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Feldeffekttransistor mit kleiner Kapazität

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2824419A1 (de) * 1977-06-03 1978-12-07 Fujitsu Ltd Halbleitervorrichtung und verfahren zu deren herstellung
US4251828A (en) * 1977-06-03 1981-02-17 Fujitsu Limited Semiconductor device and process for producing the same
EP0037261A1 (de) * 1980-03-27 1981-10-07 Fujitsu Limited Verfahren zur Herstellung einer Halbleiteranordnung und eine nach diesem Verfahren hergestellte Anordnung, z.B. ein BOMIS FET
EP0077737A2 (de) * 1981-10-19 1983-04-27 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Feldeffekttransistor mit kleiner Kapazität

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US-Z: IEEE Transactions on Electron Devices, Vol. ED-23, 1976, S.1190,1191 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0849804A2 (de) * 1996-12-19 1998-06-24 Texas Instruments Incorporated Verbesserter Feldeffekttransistor
EP0849804A3 (de) * 1996-12-19 1999-08-25 Texas Instruments Incorporated Verbesserter Feldeffekttransistor

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