DE3228539C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung und Wiedergewinnung von in Audio- und/ oder Video-Signalaufzeichnungs- und Wiedergabesy­ stemen verwendeten Rahmensignalen nach dem Ober­ begriff des Patentanspruchs 1.

Gegenwärtig ist man bestrebt, für die Hifi-Tonauf­ zeichnung digitalisierte Audiosignale zu verwenden. Bei einem bekannten Aufzeichnungsverfahren werden die Audiosignale mit einer Rate von 47,25 kHz abgetastet und die erhaltenen Abtastwerte werden in einen Digi­ talkode quantisiert. Daraufhin werden die Datenbits des Impulskode modulierten Signals (PCM-Signals) in eine Folge von Rahmensignalen eingefaßt, die jeweils Digi­ talworte für die Synchronisation, die Information, die Fehlererfassung und -korrektur enthalten. Das Rah­ mensignal wird normalerweise in ein NRZ (Non-Re­ turn-to-Zero)-Signal gewandelt, wobei minimale Zwi­ schenpulsabstände, die typischerweise 325 ns betragen und ein Frequenzspektrum, das von 0 bis 6,14 MHz reicht, erzielt werden, und vor dem Aufzeichnen fre­ quenzmoduliert.

Da zur Wiedergewinnung von Taktimpulsen die 1-Bits im NRZ-Signal benötigt werden, sollte das aufge­ zeichnete Signal einen ausreichenden Anteil an Signal­ flanken besitzen, damit bei der Wiedergabe die Syn­ chronisation gewährleistet ist.

In der digitalen Übertragungstechnik sind bereits Scrambler und Entscrambler bekannt (Bell System Technical journal, Nr. 2, Februar 1967, Seite 449-487; Electronic Engineering, Juli 1977, Seite 35-38), mit de­ nen die einzelnen Bits einer zu sendenden Datenfolge mit quasi zufälligen Bits vermischt werden, um längere Folgen von 0- oder 1-Bits zu vermeiden. Bisher wurden die bekannten Scrambler und Entscrambler immer der­ art eingesetzt, daß der gesamte zu übertragende Im­ pulszug einschließlich der Rahmensynchronisationssi­ gnale und der Kontrollsignale einer vorgegebenen Si­ gnalmischung bzw. Entmischung ausgesetzt wird. Dies hat jedoch zur Folge, daß bei längeren Signalausfällen die Wiederherstellung der Rahmensynchronisation, wie sie insbesondere bei der Wiedergabe von Audio- und/ oder Video-Signalen erforderlich ist, Schwierigkeiten bereitet.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, die eine verminderte Störanfälligkeit bei der Signalwiedergewinnung selbst im Fall eines längeren Datenausfalls bei der Signalübertragung aufweist und eine rasche und einfache Wiedergewinnung der Rah­ mensynchronisation ermöglicht.

Diese Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Patentanspruchs 1 ge­ löst.

Durch die erfindungsgemäß vorgesehene Steuerung des Scramblers bzw. Entscramblers mittels eines Takt­ gebers bzw. des Synchronisationsdetektors und der Synchronisationsschutzschaltung wird erreicht, daß nur die eigentlichen Audio- oder Video-Signale sowie die Kontroll- und Korrekturdaten vermischt werden, wäh­ rend die Synchronisationsdaten unvermischt übertra­ gen werden. Hierdurch wird die Erkennung und Erfas­ sung der Synchronisationsdaten während der Rückge­ winnung wesentlich vereinfacht, da diese Daten stets im unvermischten Zustand vorliegen. Treten bei der Über­ tragung, insbesondere bei deren Rückgewinnung, Da­ tenverluste auf, so wird die Synchronisation bereits nach wenigen wiederzugewinnenden Datenrahmen erneut hergestellt, so daß es nicht zu hör- oder sichtbaren Stö­ rungen infolge mangelnder Synchronisation kommt.

Ein weiterer Vorteil der Erfindung, der insbesondere für die Aufzeichnung von Audio- oder Videosignalen auf digitalen Speicherplatten nützlich ist, besteht darin, daß die Energie des gemischten frequenzmodulierten NRZ-Signals bevorzugt in einem mittleren Frequenzbe­ reich des Spektrums liegt, so daß das Signalrauschver­ hältnis für Spursignale und die Unterscheidbarkeit der Spursignale gegenüber den Informationssignalen ver- bessert wird.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.

Die Erfindung wird nachfolgend anhand der Zeich­ nung beispielsweise näher erläutert; in dieser zeigt

Fig. 1 ein Blockschaltschema einer Schaltungsanord­ nung für ein digitales Aufzeichnungssystem,

Fig. 2 eine Darstellung der Organisation eines Rah­ mensignals,

Fig. 3 eine Darstellung von Einzelheiten des Scramb­ lers in Fig. 1,

Fig. 4 ein Zeitablauf-Diagramm von Vorgängen im Scrambler,

Fig. 5 eine Darstellung der Energieverteilung des ge­ mischten frequenzmodulierten NRZ-Signals im Ver­ gleich zu einem MFM-FM-NRZ-Signal,

Fig. 6 ein Schaltschema einer Schaltungsanordnung für ein digitales Wiedergabesystem,

Fig. 7 Zeitschaubilder von Impulszügen, die im Wie­ dergabesystem nach Fig. 6 auftreten,

Fig. 8 eine Darstellung einer ersten Ausführung des Entscramblers und der Synchronisationserfassungs- und -schutzschaltung aus Fig. 6,

Fig. 9 Zeitdarstellungen von bei der Schaltungsanord­ nung nach Fig. 8 auftretenden Impulszügen,

Fig. 10 eine zweite Ausführung des Entscramblers und der Synchronisationserfassungs- und -schutzschal­ tung,

Fig. 11 Impulszüge im Zusammenhang mit der Schal­ tung aus Fig. 10, und

Fig. 12 eine weitere Abwandlung der Schaltung nach Fig. 8 und 10.

In Fig. 1 ist eine Schaltungsanordnung eines digitalen Aufzeichnungssystems dargestellt. Die gezeigte Anord­ nung ist zur Aufzeichung von Vierkanal-Audiosignalen längs einer spiralförmigen Spur an einer rillenlosen Ka­ pazitätsplatte ausgelegt, wobei Spursignale mit unter­ schiedlichen Frequenzen längs benachbarter Führungs­ spuren von Spiralspurteilen vorhanden sind, die mit 360°-Abständen durch ein Führungsspur-Schaltsignal unterteilt werden. Die an die Klemmen 1 bis 4 angeleg­ ten Audiosignale werden in PCM-Kodierern 5-8 ko­ diert, und zwar wird jedes Signal mit 47,25 kHz abgeta­ stet und zu einer Folge von 16-Bit-Koden quantisiert. Diese Einzelfolgen werden einem bekannten Zeitmulti­ plexer 9 zugeführt. Der Multiplexer 9 enthält einen 23-Bit-CRCC-Generator (cyclic redundancy check co­ de) und einem 16-Bit P plus Q-Paritätsgenerator zur Erfassung und Korrektur von Bitfehlern, sowie einen 1-Bit-Adress-Generator. Diese redundanten Bits wer­ den mit den Zeitmultiplexdaten verschachtelt und einem Rahmensynthetisierer 10 weitergegeben, der die einge­ gebenen Daten weiter mit einem 10-Bit-Rahmensyn­ chronisationskode verschachtelt, welcher von einem Synchronisationsgenerator 11 beigestellt wird, und in Blöcke oder "Rahmen" von jeweils 130 Bits organisiert, wie Fig. 2 zeigt. Die P plus Q-Paritätsbits werden in bekannter Weise durch Modulo-2-Summierung der Ka­ naldatenworte erzeugt. Der zyklische Redundanzprüf­ kode CRCC ist eine Restsumme, die durch Division je­ des Daten- und Paritätswortes durch ein Generatorpo­ lynom x ²³+x₅+x⁴+x+1 in bekannter Weise erhalten wird. Das Ausgangssignal des Zeitmultiplexers 9 ist ein NRZ-Signal, das mit einer Rate von 6,14 Mb/s ausgesen­ det wird.

Ein Scrambler 12 ist an dem Ausgang des Rahmen­ synthetisierers 10 angeschlossen, der den Daten- und Paritätsworten Zufallseigenschaften verleiht oder sie entsprechend einem Generatorpolynom x ⁷+x⁴+1 "mischt". Wie in Fig. 3 dargestellt, enthält der Scrambler 12 einen Pseudozufalls-Impulsgenerator 20 der durch eine erste Gruppe in Reihe geschalteter D-Flip-Flops 20 ₁ bis 20₄, eine zweite Gruppe in Reihe geschalteter D-Flip-Flops 20 ₅ bis 20₇ und ein EXKLUSIV-ODER- Glied 21 gebildet wird, das zwischen der ersten und der zweiten Flip-Flop-Gruppe angebracht ist. Diese Flip- Flops bilden ein m-stufiges Schieberegister, wobei m die Formel N2^m-1 erfüllt und N wiederum die Anzahl der Bit in jedem Rahmen minus der Anzahl von Rah­ mensynchronisationsbits, d. h. 120 Bits ist. Die Flip- Flops der ersten Gruppe sind jeweils so geschaltet, daß der D-Eingang jeweils mit dem Q-Ausgang des vorher­ gehenden Flip-Flops verbunden ist, mit Ausnahme des Flip-Flops 20 ₁, dessen D-Eingang mit dem Q-Ausgang des letzten Flip-Flops 20 ₇ der zweiten Gruppe verbun­ den ist. Der eine Eingang des EXKLUSIV-ODER-Glie­ des 21 ist mit dem Q-Ausgang des Flip-Flops 20 ₄ ver­ bunden, während der andere Eingang mit dem Ausgang des Flip-Flops 20 ₇ verbunden ist. Der Ausgang des EX- KLUSIV-ODER-Gliedes 21 ist an den D-Eingang des Flip-Flops 20 ₅ angelegt, dessen Q-Ausgang an den D-Eingang des Flip-Flops 20 ₆ angelegt ist, dessen Q-Ausgang wiederum an den D-Eingang des Flip-Flops 20 ₇ angeschlossen ist. Die Takteingänge der Flip-Flops 20 ₁ bis 20₇ sind gemeinsam an dem Taktgeber 12 a (Fig.

• 1) angeschlossen und ihre Vorstelleingänge PR sind ge­ meinsam an einer Zeitgeberschaltung 12 b angeschlos­ sen, welche ein Zeitsignal erzeugt in Abhängigkeit von einem Rahmensynchronisationssignal, das durch den Synchronisationsgenerator 11 erzeugt wird.

Der Scrambler 12 enthält weiter ein EXKLUSIV- ODER-Glied 22, dessen einer Eingang am Ausgang des Rahmensynthetisierers 10 und dessen anderer Eingang am Ausgang des Flip-Flops 20 ₇ liegt.

In Fig. 4 ist das durch die Zeitgeberschaltung 12 b erzeugte Zeitsignal 41 in der ersten Zeile gezeigt. Durch dieses Zeitgebersignal werden die Flip-Flops 20 ₁ bis 20₇ in den Zustand logisch 1 gesetzt. Nach diesem Vorein­ stellvorgang werden die Flip-Flops 20 ₁ bis 20₇ gleichzei­ tig periodisch in Abhängigkeit von Taktimpulsen 42 get­ aktet, die vom Taktgeber 12 a abgegeben werden, um einen Pseudozufallskode 43 zu erzeugen, entsprechend dem erwähnten Generatorpolynom. Der so erzeugte Pseudozufallskode wird in dem EXKLUSIV-ODER- Glied 22 mit den Daten- und Paritätsworten 44 (Fig. 4) jedes Rahmens Modulo-2-summiert, so daß diese Da­ ten- und Paritätsworte gemischt, d. h., mit Zufallseigen­ schaften versehen werden. Das Ergebnis dieser Modu­ lo-2-Summierung ist der Impulszug 45, der an der Aus­ gangsklemme 23 auftritt. Da dieser Pseudozufallskode eine annähernd gleiche Wahrscheinlichkeit des Auftre­ tens von Bits mit Wert "1" und "0" besitzt, ist die Wahr­ scheinlichkeit, daß in dem gemischten Datenstrom eine 0-Bit-Folge auftritt, sehr gering. Dadurch hängt das Wiedergabesystem weniger stark vom Inhalt des aufge­ nommenen NRZ-Signals bei der Regenerierung der Taktimpulse ab.

Das Ausgangssignal des Scramblers 12 gelangt (Fig.

• 1) zu einem Frequenzmodulator 13 und von dort zu einem Mixer 14, in welchem es mit einem an Klemme 15 anliegenden Schaltsignal fp3 gemischt wird. Das kom­ binierte Ausgangssignal des Mixers 14 wird an eine be­ kannte Aufzeichnungsvorrichtung 16 weitergegeben. Die Vorrichtung 16 moduliert die Intensität eines Laser­ strahls mit dem Eingangssignal und fokussiert den mo­ dulierten Strahl auf die Oberfläche einer lichtempfindli­ chen Schicht, die auf der Oberfläche einer umlaufenden Master-Aufzeichnungsplatte 19 aufgetragen ist, um dort eine Reihe von Bits längs einer spiralförmigen Spur aus­ zubilden. An Eingangsklemmen 17 und 18 werden Spur­ signale fp1 und fp2 mit unterschiedlicher Frequenz an­ gelegt und ebenfalls an die Aufzeichnungsvorrichtung 16 weitergegeben. Diese Spursignale werden jeweils be­ nutzt, die Intensität eines zugeordneten Laserstrahles zu modulieren und so Führungsspuren der Informa­ tionsspur benachbart auszubilden.

In Fig. 5 ist das Frequenzspektrum aufgezeichnet, das den Spursignalen fp1 und fp2 sowie dem Schaltsignal fp3 zukommt, die auf diese Weise auf der Platte 19 aufgezeichnet sind, und diese liegen im Frequenzbereich zwischen 100 kHz bis 1 MHz. Die Kurve A in Fig. 5 ist eine Darstellung der Energieverteilung über der Fre­ quenz eines üblichen FM-MFM-NRZ-Signals, während die Kurve B die Energieverteilung des frequenzmodu­ lierten gemischten NRZ-Signals der erfindungsgemä­ ßen Art zeigt. Ein Vergleich dieser zwei Kurven ergibt, daß die Energie des erfindungsgemäßen gemischten FM-NRZ-Signals im mittleren Frequenzbereich des Spektrums konzentriert ist, und daß deswegen das Si­ gnal/Rausch-Verhältnis im Bereich der Spursteuersi­ gnale fp1, fp2 und fp3 verbessert ist.

Nach dieser Beschreibung des Aufzeichnungssystems wird nun eine Schaltungsanordnung für ein Wiederga­ besystem anhand der Fig. 6 beschrieben. Die Schal­ tungsanordnung enthält einen Detektor 25 mit einer Kapazitätserfassungsnadel, die auf mehreren Spuren ei­ ner Aufzeichnungsplatte 24 aufsitzt, um Informationssi­ gnale und Spursignale in bekannter Weise zu erfassen. Das erfaßte Informationssignal wird einem Frequenzde­ modulator 26 und von dort einem Pegeldetektor 27 zu­ geführt, in welchem der Signalpegel des demodulierten Signals bestimmt wird, um die gemischten Daten wie­ derzugewinnen. An den Ausgang des Detektors 27 ist ein Flankendetektor 28 angeschlossen, der jeweils einen Nadel-lmpuls 52 (Fig. 7) erzeugt, wenn eine vor- oder nacheilende Flanke der gemischten Impulse 51 (Fig. er­ faßt wird. Die Impulse 52 des Flankendetektors 28 wer­ den an einen Schwingkreis 29 angelegt, um ein sinusför­ miges Signal 53 zu erzeugen, das einer Phasenregel­ schleife PLL 30 zugeführt wird, in der Zittern und Aus­ fälle kompensiert werden, und das sinusförmige Signal in ein Taktimpulssignal 54 gewandelt wird. Die Digital­ impulse 51 am Ausgang des Detektors 27 werden gleichzeitig an den D-Eingang eines Flip-Flops 31 ange­ legt, dessen Takteingang die Taktimpulse 54 der PLL 30 erhält. Aus diesem Grunde werden die Eingangsimpulse 51 am D-Eingang mit den Taktimpulsen 54 getaktet, und es werden die Impulse 55 in Fig. 7 erzeugt.

Das Ausgangssignal des D-Flip-Flops 31 wird einem Entscrambler 32 zugeführt. Eine Synchronisationserfas­ sungs- und -schutzschaltung 33 ist an den Entscrambler 32 angeschlossen, an die sich wiederum eine Fehlerer­ fassungs- und -korrekturschaltung 34 anschließt, um Fehler in den Datenworten jedes Rahmensignals unter Benutzung des CRCC zu erfassen und diese erfaßten Fehler unter Benutzung der P + Q-Paritätsworte in be­ kannter Weise zu korrigieren.

Ein Ausführungsbeispiel des Entscramblers 32 mit den Schaltungen 33, 34 ist in Fig. 8 dargestellt. Der Entscrambler 32 ist ein Rückkopplungssystem, das einen Pseudozufalls-Impulsgenerator 70 mit dem gleichen Aufbau besitzt, wie ihn der Pseudozufalls-Impulsgene­ rator 20 aufweist, der beim Mischen der aufgezeichne­ ten Daten benutzt wird. Der Pseudozufalls-Impulsgene­ rator 70 enthält eine erste Gruppe von in Reihe geschal­ teten D-Flip-Flops 70 ₁ bis 70₄ und eine zweite Gruppe von in Reihe geschalteten D-Flip-Flops 70 ₅ bis 70₇ sowie ein EXKLUSIV-ODER-Glied 134, dessen einer Eingang am Ausgang des Flip-Flops 70 ₄ liegt, während der ande­ re Eingang mit dem Ausgang des Flip-Flops 70 ₇ verbun­ den ist, und der ein Eingangssignal an den D-Eingang des Flip-Flops 70 ₅ abgibt. Dieser Generator 70 erzeugt einen Impulszug entsprechend dem Generatorpolynom i X¹+X⁴+1 wie der Scrambler 12 und gibt sein Aus­ gangssignal über ein UND-Glied 135 an den Eingang eines EXKLUSlV-ODER-Gliedes 130 ab, an dessen an­ derem Eingang das Ausgangssignal des D-Flip-Flops 31 angelegt ist.

Die Synchronisationserfassungs- und -schutzschal­ tung 33 besteht aus einem Synchronisationsdetektor 131 und einer Synchronisationsschutzschaltung 132. Der Synchronisationsdetektor 131 wird durch ein durch das Ausgangssignal der PLL 30 getaktetes Schieberegister 139 und ein UND-Glied 140 gebildet, das mit den Flip- Flop-Stufen des Schieberegisters 139 so gekoppelt ist, daß dann, wenn ein Rahmensynchronisationskode "1010111000" in das Schieberegister 139 eingeladen wird, das UND-Glied 140 ein Koinzidenzausgangssignal abgibt. Die in dem Schieberegister 139 gespeicherten Daten werden in serieller Form zu einem Schieberegi­ ster 136 ausgetaktet, das parallel mit einem Datenregi­ ster 137 gekoppelt ist.

Die Synchronisationsschutzschaltung 132 enthält ei­ nen Zähler 141, der so ausgelegt ist, daß er in Abhängig­ keit von den Synchronisationsimpulsen vom UND- Glied 140 zurückgestellt wird und dann Taktimpulse von der PLL 30 zu zählen beginnt. Nach Zählung eines jeweils 120sten Impulses gibt der Zähler 141 einen Rückstellimpuls an ein Flip-Flop 144 ab, und nach Zäh­ lung eines 130sten Impulses gibt der Zähler 141 einen Impuls an ein UND-Glied 142 ab, an dem der Synchro­ nisationsimpuls vom UND-Glied 140 gleichfalls anliegt. Das Ausgangssignal des UND-Gliedes 142 wird einer­ seits an den Setz-Eingang des Flip-Flops 144 und ande­ rerseits an ein 8-Bit-Schieberegister 145 angelegt, des­ sen interne Stufen mit einem ODER-Glied 147 gekop­ pelt sind. Das Ausgangssignal des Flip-Flops 144 ist mit den Vorstelleingängen FR der Flip-Flops 70 ₁ bis 70₇ verbunden und das Ausgangssignal des ODER-Gliedes 147 wird dem UND-Glied 135 zugeführt.

Die Betriebsweise der Schaltung gemäß Fig. 8 wird nun mit Bezug auf die in Fig. 9 dargestellten Impulszüge beschrieben. In der ersten Zeile ist das Eingangssignal 81 für den Entscrambler 32 dargestellt. Nach Erhalt ei­ nes 10-Bit-Rahmensynchronisationssignals wird ein Im­ puls 82 durch das UND-Glied 140 erzeugt, das den Zäh­ ler 141 zurückstellt. Der Zähler 141 beginnt die auftre­ tenden Taktimpulse nach der Erfassung des 10-Bit-Syn­ chronisationskodes zu zählen, und da der Rahmen 130 Bit umfaßt, gibt der Zähler 141 einen Ausgangsimpuls 83 am Ende jedes Rahmens ab, der dem Verriegelungs­ eingang des Datenregisters 137 und gleichzeitig dem Rückstelleingang des Flip-Flops 144 zugeleitet wird. Der Zähler 141 gibt einen weiteren Ausgangsimpuls 84 an das UND-Glied 142 nach Zählung des l30sten Takt­ impulses ab, entsprechend dem Ende des Rahmensyn­ chronisationskodes. Wenn der Synchronisationskode zum korrekten Zeitpunkt eintrifft, gibt das UND-Glied 142 ein Koinzidenzausgangssignal an das Schieberegi­ ster 145 und das Flip-Flop 144 ab, so daß dieses während des Ablaufs der Rahmensynchronisation im Rückstell­ zustand und während des Restes des Rahmenablaufes im Setz-Zustand ist, d. h. der Q-Ausgang des Flip-Flops 144 besitzt den Signalverlauf 85 in Fig. 9. Aus diesem Grunde sind die Flip-Flops 70 ₁ bis 70₇ während des Synchronisationsablaufes gesperrt (disabled) und wäh­ rend des Restes des Rahmenablaufes zur Erzeugung des Entmischungskodes freigegeben (enabled). Der Entmi­ schungskode enthält das gleiche Bitmuster wie der Mischkode, und jedes Bit des Entmischungskodes wird in Abhängigkeit von den von der PLL30 stammenden Taktimpulsen erzeugt.

Das Koinzidenzausgangssignal vom UND-Glied 142 wird in dem 8-Bit-Schieberegister 145 nach jedem Rah­ mentakt weitergeschoben, welcher als das Ausgangssi­ gnal von der 130-Zählstufe des Zählers 141 erscheint. Falls die Rahmensynchronisation mindestens während eines Rahmenablaufes angestanden ist, wird das Schie­ beregister 145 mit einem Bit geladen und das ODER- Glied 147 gibt ein Ausgangssignal an das UND-Glied 135 ab. Gleichzeitig wird das Flip-Flop 144 gesetzt und gibt den Pseudozufalls-Impulsgenerator 70 frei. Der Entmischkode wird so durch das UND-Glied 135 zu dem EXKLUSIV-ODER-Glied 130 weitergeleitet und dort mittels einer Modulo-2-Summierung mit den ge­ mischten Daten kombiniert. Die so entmischten Daten­ bit werden aus dem Schieberegister 136 zu einer (nicht dargestellten) externen Verwendungsschaltung ausge­ taktet und gleichzeitig parallel zu dem Datenregister 137. Die im Register 137 zwischengespeicherten Daten werden zu der Fehlererfassungs- und -korrekturschal­ tung 33 geführt, damit die bereits erwähnte Fehlererfas­ sung und -korrektur durchgeführt werden kann.

Beim Anlauf der Vorrichtung oder beim Auftreten eines Ausfalls (drop-out), der mindestens einen Intervall von 8 Rahmenzeiten andauern kann, geht das System aus der Synchronisation heraus, und die Taktzeitgebung kommt außer Phase bezüglich der Ausgangsimpulse 82 des Synchronisationsdetektors 131. Dabei tritt in dem UND-Glied 142 eine Fehlanpassung auf. Das Schiebere­ gister 145 wird geleert und ein Ausgangssignal logisch 0, also ein Sperrsignal, an das UND-Glied 135 weitergege­ ben. Auch der Entmischkode gerät außer Phase gegen­ über den an dem EXKLUSIV-ODER-Glied 130 ange­ legten Eingangsdaten und wird durch das vom UND- Glied 135 stammende Sperrsignal gesperrt. Das Sperrsi­ gnal am UND-Glied 135 gibt ein Signal logisch 0 an das EXKLUSIV-ODER-Glied 130 ab, so daß die eingegebe­ nen Daten durchgeleitet werden können. Wenn in dem UND-Glied 142 wieder Anpassung vorliegt, wird das Flip-Flop 144 und damit der Pseudozufalls-Impulsgene­ rator 70 aufsynchronisiert und das UND-Glied 135 wie­ der freigegeben, um den Entmischungskode zum EX- KLUSIV-ODER-Glied 130 weiterzugeben und den Ent­ mischvorgang wieder aufzunehmen.

Eine zweite Ausführung des Entscramblers mit den Schaltungen 33, 34 ist in Fig. 10 dargestellt. Hier ist der Ausgang des EXKLUSIV-ODER-Gliedes 130 direkt mit dem Schieberegister 136 gekoppelt. Die gleichen Be­ zugszeichen wie in Fig. 8 sind entsprechenden Baustei­ nen zugeordnet. Die Synchronisationsschutzschaltung 232 enthält einen Zähler 241, der nach jeder Zählung von 130 Taktimpulsen an ein UND-Glied 242 ein Aus­ gangssignal abgibt, wobei dieses UND-Glied auch noch das Synchronisations-Erfassungssignal 82 vom UND- Glied 140 erhält. Das Koinzidenzausgangssignal des UND-Gliedes 242 wird an ein 8-Bit-Schieberegister 245 angelegt, dessen Zählstufen hier mit einem UND-Glied 247 (anstelle des ODER-Gliedes 147 nach Fig. 8) gekop­ pelt sind. Ein Zähler 248 und ein Flip-Flop 244 sind vorgesehen, und der Zähler 248 wird nach Erhalt eines Ausgangssignals vom UND-Glied 247 zurückgestellt, um von der PLL 30 erhaltene Taktimpulse zu zählen und bei Zählung des 130sten Taktimpulses, der dem Be­ ginn des Datenwortes entspricht, einen ersten Impuls zu erzeugen, um den Flip-Flop 244 zu setzen, und einen zweiten Impuls nach Zählung des 120sten Taktimpulses, entsprechend dem Ende des Rahmens, um den Flip-Flop 244 zurückzusetzen. Das Ausgangssignal des Flip-Flops 244 wird an die Voreinstellklemmen der Flip-Flops 70 ₁ bis 70₇ angelegt. Das Ausgangssignal des Flip-Flops 70 ₇ wird direkt an das EXKLUSIV-ODER-Glied 130 ge­ führt. Das Datenregister 137 wird in Abhängigkeit vom Impuls nach der l20sten Zählung vom Zähler 248 zu­ rückgestellt.

Anhand der in Fig. 11 gezeigten Impulsreihen kann nun der Betrieb der Ausführung nach Fig. 10 beschrie­ ben werden. Die Anordnung kann während einer gewis­ sen Zeit zwischen t₁ und t₂ unmittelbar nach dem Ein­ schalten außer Synchronisation sein, so daß die Syn­ chronisations-Erfassungsimpulse 82 jeweils gegenüber den lmpulsen 102 vom Zähler 248, die dem Beginn jedes Datenwortes entsprechen (Fig. 11), außer Phase sind. Damit ist auch während dieses Zeitabschnittes der Ent­ mischungskode 103 gegenüber dem Koinzidenzimpuls 100 außer Phase. Andererseits wird der Zähler 241 durch den Synchronisations-Erfassungsimpuls 82 zu­ rückgestellt und es tritt eine Zeitanpassung beim UND- Glied 242 nach jeder Rahmensynchronisation auf, so daß ein Impuls 100 erzeugt wird. Nach einem Impuls 100-1 vom UND-Glied 242 zum Zeitpunkt t ₂ ist das Schieberegister 245 mit lauter 1-Werten gefüllt und das UND-Glied 247 erzeugt einen Rückstellimpuls 101-1 zur Rückstellung des Zählers 248, so daß die Impulse 102 in Phase mit den Impulsen 100 gelegt werden, und daraufhin wird der Entmischungskode in Phase mit der korrekten Zeitgebung erzeugt.

Es sei nun angenommen, daß während eines Zeitab­ schnittes von t₃ bis t₄ ein drop-out erfolgt und die Impul­ se 100 während dieses Zeitraumes nicht mehr existieren. Andererseits arbeitet die PLL 30 während dieser Zeit weiter und der Zähler 248 erzeugt weiterhin Impulse 102 in korrekter Zeitlage, wenn auch keine Rückstellim­ pulse 101 vorhanden sind. Zum Zeitpunkt t ₅, der acht Rahmendurchläufe nach dem Zeitpunkt t ₄ auftritt, ist das Schieberegister 145 wieder gefüllt, und der Zähler 248 auf die korrekte Zeitgabe zurückgestellt.

Eine Abwandlung der in Fig. 11 gezeigten Schaltung ist in Fig. 12 dargestellt. Der Entscrambler besteht aus einer Kombination der in Fig. 8 und 10 enthaltenen Ausführungen. So ist ein ODER-Glied 147 a parallel zum UND-Glied 247 mit den Zählstufen des Schieberegi­ sters 245 verbunden und gibt dann ein Ausgangssignal, wenn das Schieberegister 245 leer ist. Das Ausgangssi­ gnal des ODER-Gliedes 147 a ist an einen Eingang eines UND-Gliedes 135 a angelegt, das auch das Ausgangssi­ gnal des letzten Flip-Flops 70 ₇ erhält. Damit werden die kombinierten Eigenschaften der Ausführungen nach Fig. 8 und 10 erreicht. Falls der synchronisationslose Zustand während acht Rahmendurchläufen anhält, sperrt das ODER-Glied 147 a das UND-Glied 135 a und hält den Entmischbetrieb an. Der Entmischbetrieb wird erst dann wieder aufgenommen, wenn ein Ausgangssi­ gnal des ODER-Gliedes 147 a vorliegt, falls die Synchro­ nisation während eines Rahmendurchlaufes wieder her­ gestellt ist.

Claims (8)

1. Schaltungsanordnung zur Erzeugung und Wie­ dergewinnung von in Audio- und/oder Video-Si­ gnalaufzeichnungs- und Wiedergabesystemen ver­ wendeten Rahmensignalen, bei welcher auf der Aufnahmeseite die aufzuzeichnenden Analogsigna­ le über PCM-Kodierer, einem Zeitmultiplexer, ei­ nen von einem Synchronisiergenerator her ange­ steuerten Rahmensynthetisierer und einen Fre­ quenzmodulator einem mit einem Aufzeichnungs­ medium, insbesondere einer Speicherplatte, verse­ henen Aufzeichnungsgerät zuführbar sind und bei welcher auf der Wiedergabeseite die auf dem je­ weiligen Aufzeichnungsmedium aufgezeichneten Digitalsignale über einen entsprechend komple­ mentär ausgebildeten Signalbearbeitungspfad er­ neut in entsprechende Analogsignale umsetzbar sind, dadurch gekennzeichnet, daß sowohl auf der Aufnahme- wie auch auf der Wiedergabeseite innerhalb der jeweiligen Signal­ verarbeitungspfade (1-19 bzw. 24-34) jeweils ein an sich bekannter Scrambler (12) bzw. ein an sich bekannter Entscrambler (32) vorgesehen ist, wobei der Scrambler (12) mehrere in Reihe geschalteter Flip-Flops (20 ₁, 20₂... 20₇) umfaßt, deren Taktein­ gänge (CK) mit einem gemeinsamen Taktgeber (12 a) und deren Vorstelleingänge (PR) mit einer gemeinsamen Zeitgeberschaltung (12 b) verbunden sind, und die Flip-Flops (20 ₁, 20₂... 20₇) durch ein von der Zeitgeberschaltung (12 b) abgegebenes Zeitsignal (41), das in Abhängigkeit eines von dem Synchronisiergenerator (11) erzeugten Rahmen­ synchronsisationssignal generiert wird, in den lo­ gisch "1"-Zustand gesetzt werden, sowie anschlie­ ßend von Taktimpulsen (42) des Taktgebers (12 a) getaktet werden, und wobei der Entscrambler (32) mehrere in Reihe geschalteter Flip-Flops (70 ₁, 70₂ ... 70₇) umfaßt, deren Takteingänge (CK) gemein­ sam von einem mittels einer an sich bekannten Pha­ senregelschleife (30) zurückgewonnenen Taktsi­ gnal beaufschlagt werden und deren Vorstellein­ gänge (PR) vom Ausgangssignal (85; 103) einer Synchronisationsschutzschaltung (132; 232; 332) in den logisch "1"-Zustand gesetzt werden, wobei das Ausgangssignal des letzten Flip-Flops (70 ₇) des Entscramblers (32) einem Eingang eines EXCLU- SIV-ODER-Gliedes (130) zugeführt ist, an dessen anderen Eingang das vom Aufzeichnungsmedium wiedergewonnene Digitalsignal anliegt und dessen Ausgang mit einem vom zurückgewonnenen Takt­ signal getakteten Schieberegister (139) eines Syn­ chronisationsdetektors (131) verbunden ist, wobei die einzelnen Stufen des Schieberegisters (139) mit einem ersten UND-Glied (140) verbunden sind, das ein Synchronisationssignal (82) an die Synchronisa­ tionsschutzschaltung (132; 232; 332) abgibt, die we­ nigstens einen Zähler (141; 241) aufweist, welcher in Abhängigkeit vom Synchronisationssignal (82) des Synchronisationsdetektors (131) die zurückge­ wonnenen Taktsignalimpulse zählt und bei Errei­ chen eines vorgegebenen, ersten Zählerstandes ein Ausgangssignal an ein ebenfalls mit dem Synchro­ nisationssignal (82) beaufschlagtes zweites UND- Glied (142; 242) abgibt und die Synchronisations­ schutzschaltung (132; 232; 332) am Ausgang eines Flip-Flops (144; 244) zur Abgabe des Ausgangssi­ gnals (85; 103) aufweist, das mittels des Ausgangssi­ gnals des zweiten UND-Gliedes (142; 242) gesetzt und bei Erfassen eines zweiten vorgegebenen Zäh­ lerstandes rückgesetzt wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die in Reihe geschalteten Flip-Flops (20 ₁,20₂...

20₇, 70₁, 70₂... 70₇) des Scramblers (12) bzw. des Entscramblers (32) jeweils ein m-stufiges Schiebe­ register eines Pseudozufallimpulsgenerators (20 bzw. 70) bilden, wobei m der Bedingung (N)2^m-1 genügt und N die Anzahl der Bit in­ nerhalb eines Bitrahmens minus der Anzahl der Rahmensynchronisationsbit ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Inhalt des Schieberegisters (139) des Syn­ chronisationsdetektors (131) in serieller Form ei­ nem weiteren Schieberegister (136) zuführbar ist, welches in paralleler Form mit einem Datenregi­ ster (137) verbunden ist.

4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß der Zähler (141; 241) der Synchronisations­ schutzschaltung (132; 232; 332) einen ersten und einen zweiten Ausgang zur Erfassung eines ersten bzw. eines zweiten vorgegebenen Zählerstandes aufweist.

5. Schaltungsanordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß die Synchronisationsschutzschaltung (132; 232; 332) ein weiteres Schieberegister (145; 245) auf­ weist, dessen Signaleingang mit dem Ausgang des zweiten UND-Gliedes (142; 242) verbunden ist und das vom dem ersten vorgegebenen Zählerstand entsprechenden Ausgangssignal des Zählers (141; 241) getaktet ist, und dessen Ausgänge mit einem ODER-Glied (147) verbunden sind, wobei der Aus­ gang des ODER-Glieds (147) an einen Eingang ei­ nes dritten UND-Gliedes (135; 135 a) angelegt ist, an dessen anderem Eingang das Ausgangssignal des Pseudozufallsimpulsgenerators (70) anliegt und dessen Ausgang an einen Eingang des EXCLUSIV- ODER-Gliedes (130) angelegt ist.

6. Schaltungsanordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß die Synchronisationsschutzschaltung (132; 232; 332) einen weiteren Zähler (248) mit einem ersten und einem zweiten Ausgang für die Erfassung des ersten und des zweiten vorgegebenen Zählerstan­ des aufweist, die mit dem Setz- bzw. Rückstellein­ gang des Flip-Flops (144; 244) verbunden sind.

7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die parallelen Ausgänge des weiteren Schiebe­ registers (145; 245) an ein viertes UND-Glied (247) angelegt sind, dessen Ausgang an einen Rückstell­ eingang des weiteren Zählers (248) angelegt ist.