DE3208259C2 - - Google Patents

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung mit den Merkmalen des Oberbegriffs des Anspruchs 1 (JP-OS 55-24 444).
Die Fig. 1(a) bis 1(f) zeigen Schnitte durch verschiedene Stufen der Herstellung einer bipolaren integrierten Schaltung mit einer Oxid-Trennschicht, die nach dem oben angegebenen herkömmlichen Verfahren zur Herstellung einer Halbleiteranordnung ausgebildet wurde.
In Fig. 1 sind die folgenden Einzelteile zu erkennen:
Ein p-leitendes Substrat 1; ein in dem p-leitenden Substrat 1 ausgebildeter und eingebetteter Kollektor 2; eine Oxidschicht 3; eine n-leitende epitaxiale Schicht 4; eine als Trennschicht dienende Oxidschicht 5, die durch selektive Oxidation erhaltene Anordnungen trennt; eine felddotierte Schicht 6, die aus einer p⁺-leitenden Schicht hergestellt ist, um eine Feld­ umkehr zu verhindern; diese Schicht wird durch Implan­ tation von Bor-Ionen in einen Feldteil, gefolgt durch selektive Oxidation, gebildet; eine als Oberflächen­ schutz dienende Oxidschicht 7 mit relativ geringer Dicke, beispielsweise einer Dicke von 100 nm; implan­ tierte Phosphor-Ionen 8; eine Resist- bzw. Schutzlack- bzw. Abdecklack-Maske 9 für die Kollektorwand; eine Kollektorwand 10; eine Resist-Maske 11 für eine Ba­ sis, die durch Lithographie bzw. Photogravüre aus­ gebildet wird; implantierte Bor-Ionen 12; eine Basis 13; einen offenen Teil 14 a des Emitters, einen offenen Teil 14 b der Basis; einen offenen Teil 14 c des Kollek­ tors; eine Resist-Maske 15 für den Emitter; implan­ tierte Arsen-Ionen 16; eine Kante 17 der zur Trennung dienenden Oxidschicht; eine als Oberflächenschutz dienende Oxidschicht 18 mit relativ großer Dicke, beispielsweise einer Dicke von etwa 400 nm; einen Emitter 19; eine Emitter-Verdrahtung 20; eine Basis- Verdrahtung 21; und eine Kollektorverdrahtung 22. Diese Verdrahtung kann jeweils durch einzelne An­ schlüsse gebildet werden.
Im folgenden soll das Verfahren zum Herstellen einer Halbleiteranordnung mit der oben erläuterten Struk­ tur beschrieben werden. Wie man in Fig. 1(a) erken­ nen kann, wird der eingebettete Kollektor 2 in dem p-leitenden Substrat durch thermische Diffusion oder Ionen-Implantation von As oder Sb ausgebildet, um die Dotierung und die Diffusion in Längsrichtung zu erreichen. Gemäß Fig. 1(b) wird die Oberflächenoxid­ schicht 3 entfernt und die n-leitende epitaxiale Schicht 4 durch Aufwachsen aufgebracht; die tren­ nende Oxidschicht 5 für die Trennung der Anordnungen wird durch selektive Oxidation in einem entsprechen­ den Schritt ausgebildet. Vor der selektiven Oxida­ tion werden Bor-Ionen in den Feldteil implantiert, um die felddotierte Schicht 6, die aus der p⁺-leiten­ den Schicht hergestellt ist, für die Verhinderung der Feldumkehr auszubilden. Wie man in Fig. 1(c) er­ kennen kann, wird dann die als Oberflächenschutz dienende Oxidschicht 7 mit relativ geringer Dicke beispielsweise einer Dicke von 100 nm, hergestellt; dann wird der offene Teil der Kollektorwand durch Photogravüre ausgebildet; die Phosphor-Ionen 8 wer­ den mit der Resist-Maske 9 für die Kollektorwand implantiert. Wie man in Fig. 1(d) erkennt, wird dann die Kollektorwand 10 ausgebildet. Anschließend wer­ den die Resist-Maske 11 für die Basis durch Photo­ gravüre ausgebildet und dann die Bor-Ionen 12 implan­ tiert. Wie man in Fig. 1(e) erkennt, wird dann die Basis 13 hergestellt. Anschließend werden der offene Teil 14 a des Emitters, der offene Teil 14 b der Basis und der offene Teil 14 c des Kollektors gebildet. Der offene Teil 14 a des Emitters und der offene Teil 14 c des Kollektors werden nicht bedeckt; der offene Teil 14 b der Basis wird jedoch mit der Resist-Maske 15 für den Emitter bedeckt; dann werden die Arsen-Ionen 16 implantiert. Wie man in Fig. 1(f) erkennt, wird dann der Emitter 19 hergestellt. An­ schließend wird die Resist-Maske entfernt, und der Emitter-Anschluß 20, der Basis-Anschluß 21 und der Kollektor-Anschluß 22 werden durch Metallisierung aus­ gebildet. Nach diesem Verfahrensschritt erfolgt die Passivierung oder die Verdrahtung der verschiedenen Schichten durch eine geeignete Vorrichtung.
Wenn mit dem herkömmlichen Verfahren eine Halbleiter­ anordnung mit einer mit mindestens einer Wand versehenen Emitter-Struktur mit einem Emitter hergestellt wird, bei dem wenigstens eine seitliche Oberfläche durch eine trennende Oxidschicht bedeckt ist, unterscheidet sich die Struktur der Kante 17 der trennenden Oxidschicht 5 und der Kante 17 des offenen Teils 14 a des Emitters als Mas­ ke beim Ätzen der Oxidschicht für die Bildung des offenen Teils 14 a des Emitters bzw. der anderen offenen Teile bei der Implantation der Bor-Ionen 12 für die Bildung der Basis 13 und bei der Implantation der Arsen-Ionen 16 für die Bildung des Emitters 19. Wie in Fig. 2 zu erkennen ist, ist der Basis-Über­ gang an der Kante der trennenden Oxidschicht 5 dünn, während der Emitter-Übergang tief bzw. dick ist, wo­ durch sich ein wesentlicher Nachteil ergibt, daß sich nämlich leicht ein Kurzschluß zwischen Emitter/Kollektor bilden kann; diese Kurzschlußstrecke passiert den Emitter an einem bestimmten Bereich (der in Fig. 2 durch die ovale, gestrichelte Linie angedeutet ist).
Es ist deshalb Aufgabe der Erfindung, ein Verfahren zum Herstellen einer Halbleiteranordnung zu schaffen, bei dem die Ausbildung eines Emitter/Kollektor- Kurzschlusses sicher vermieden wird, der bei einer mit einer Wand versehenen Emitter-Struktur leicht entstehen kann.
Dies wird bei einem Verfahren der im Oberbegriff des Anspruchs 1 genannten Art erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 erreicht.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Es ist an sich zur Herstellung einer Halbleiteran­ ordnung bekannt (FR-OS 24 54 698), zunächst eine mehrteilige Basis auszubilden, deren Teile im Niveau tiefer als der Emitter und beidseits davon liegen. Dabei reicht der der Oxidtrennschicht benachbarte Abschnitt der Basis teilweise unter den Oxidbereich, der somit "überhängend" ausgebildet ist. Dieser Basisbereich stellt eine Isolation zwischen Kollektor und Emitter sicher und wird, da er überdeckt ist, bei der Ausbildung der Basisintrinsiczone und dem Emitter nicht mehr beeinflußt.
Die Erfindung ist im folgenden anhand von Ausführungs­ beispielen unter Bezugnahme auf die schematischen Zeichnungen näher erläutert. Es zeigen
Fig. 1(a) bis (f) Schnittansichten zur Erläuterung der verschiedenen Stufen des herkömmlichen Verfahrens zum Her­ stellen einer Halbleiteranordnung,
Fig. 2 einen Schnitt durch einen vergrößerten Teil einer Halbleiteranordnung zur Erläuterung der Stufen nach den Fig. 1(a) bis 1(f);
Fig. 3(a) bis 3(g) Schnittansichten zur Erläuterung der verschiedenen Verfahrensschritte bei einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Her­ stellen einer Halbleiteranordnung,
Fig. 4(a) bis 4(g) Schnittansichten zur Erläuterung der verschiedenen Verfah­ rensschritte eines weiteren Ausführungsbeispiels,
Fig. 5 im vergrößerten Maßstab einen Schnitt durch einen Teil einer Halbleiteranordnung zur Er­ läuterung der Verfahrensschritte nach den Fig. 3(a) bis 3(g) oder nach den Fig. 4(a) bis 4(g); und
Fig. 6 die Kennlinien von Transistoren mit einer mit einer Wand versehenen Emitter-Struktur, die durch die Verfahrensschritte nach den Fig. 3(a) bis 3(g) und 4(a) bis 4(g) erhalten wurde.
In der Fig. 3(f) bezeichnet das Bezugszeichen 23 eine Resist- bzw. Schutzlack-Maske für eine Basis; dabei handelt es sich um eine übergroße Maske, so daß durch Implantation von Bor-Ionen entsprechend der Form des offenen Teils 14 a des Emitters und der Kante 17 der trennenden Oxid­ schicht 5 eine aktive Basis 24 gebildet wird.
Nun soll das Herstellen der Halbleiteranordnung mit dieser Struktur erläutert werden.
Wie man in Fig. 3(a) erkennt, wird der eingebettete Kollektor 2 in dem p-leitenden Substrat 1 durch Do­ tierung von As oder Sb durch thermische Diffusion oder durch die Implantation von Ionen in langgestreckter bzw. Längsdiffusion ausgebildet. Wie man in Fig. 3(b) erkennt, wird die Oberflächen-Oxidschicht 3 entfernt und die n-leitende, epitaxiale Oxidschicht 4 durch Auf­ wachsen aufgebracht; dann wird die trennende Oxid­ schicht 5 für die Trennung der Anordnungen durch selek­ tive Oxidation ausgebildet. Vor der selektiven Oxida­ tion werden die Bor-Ionen in den Feldteil implantiert, um zur Verhinderung einer Feldumkehr während der selek­ tiven Oxidation die felddotierte Schicht 6 herzustellen, die aus der p⁺-leitenden Schicht besteht. Wie man in Fig. 3(c) erkennt, wird dann die als Oberflächenschutz dienende Schicht 7 mit relativ geringer Dicke ausgebildet, beispielsweise einer Dicke von 100 nm; anschließend wird in der Kollektorwand durch Photogravüre bzw. Lithographie der offene Teil ausgebildet. Die Phosphor-Ionen 8 werden mit der Resist-Maske 9 für die Kollektorwand implantiert. Wie man in Fig. 3(d) erkennt, wird dann die Kollektor­ wand 10 hergestellt. Anschließend werden die Resist-Maske 11 für die Basis durch Photogravüre hergestellt und die Bor- Ionen 12 implantiert. Wie man in Fig. 3(e) erkennt, wird dadurch die Basis 13 ausgebildet. Anschließend wer­ den die Öffnung 14 a für den Emitter, die Öffnung 14 b für die Basis und die Öff­ nung 14 c für den Kollektor hergestellt. Die Arsen- Ionen 16 werden mit der Resist-Maske 15 für den Emitter nur unter Bedeckung der Öffnung 14 b für die Basis, jedoch ohne Bedeckung der Öffnung 14 a für den Emitter sowie der Öffnung 14 c für den Kollektor implan­ tiert. Wie man in Fig. 3(f) erkennt, wird dadurch der Emitter 19 ausgebildet. Die Bor-Ionen 12 werden mit der Resist-Maske 23 für die Basis 24 implantiert. In diesem Fall handelt es sich bei der Resist-Maske 23 für die Basis 24 um eine übergroße Maske. Die Bor-Ionen werden ent­ sprechend der Form der Öffnung 14 a für den Emitter und der Kante 17 der trennenden Oxidschicht 5 implantiert. Deshalb entsteht die aktive Basis 24, wie man in Fig. 3(g) erkennen kann. Als Ergebnis hiervon wird die Basis dieser Halbleiteranordnung durch eine Kombination der Ba­ sis 13 und der aktiven Basis 24 gebildet. Der Schutzlack wird entfernt, und der Anschluß 20 für den Emitter, der Anschluß 21 für die Basis und der Anschluß 22 für den Kollektor werden durch Metallisierung ausgebildet. Nach diesen Verfahrensschritten erfolgt die Passivierung oder die Ver­ drahtung der verschiedenen Schichten durch eine geeignete Vorrichtung.
Fig. 4(a) bis 4(g) zeigen Schnittansichten zur Erläuterung der Ver­ fahrensschritte für ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens.
Diese Schritte ähneln den Schritten nach den Fig. 3(a) bis 3(g). Wie in Fig. 4(f) zu erkennen ist, wird die Basis 24 durch Implantation der Bor- Ionen 12 mit der Resist-Maske 15 für den Emitter aus­ gebildet, die für die Implantation der Arsen-Ionen 16 eingesetzt wurde. Die Bor-Ionen 12 werden im wesentlichen in den Emitter-Teil 19 und den Kollektor-Teil 2 implan­ tiert; die aktive Basis 24 wird jedoch nur direkt unter dem Emitter ausgebildet, und zwar wegen des Vorhanden­ seins der Kollektorwand 10. Es ist selbstverständlich möglich, bei der Implantation der Ionen die Reihenfolge der Schritte nach den Fig. 4(e) und 4(f) umzukehren. Die in Fig. 5 gezeigte Schnitt-Struktur der Implantation wird an dem Teil ausgebildet, an dem durch Implantation der Bor-Ionen direkt unter dem Emitter die trennende Oxid­ schicht den Emitter/Basis-Übergang berührt. Dadurch wird vor dem Ätzen der Oxidschicht die Basis 13 längs der Kante der trennenden Oxidschicht ausgebildet, und die aktive Ba­ sis 24 wird nach dem Ätzen der Oxidschicht längs der Kante der trennenden Oxidschicht ausgebildet. Die aktive Basis 24 wird durch Implantation durch die Kante 17 der gleichen trennenden Oxidschicht 5 des Emitters 19 und die Öffnung 14 a für den Emitter hergestellt, wodurch der Übergang in der Nähe der Kante 17 eine ähnliche Form hat. Deshalb kann ein Kurzschluß im Emitter/Kollektor-Bereich sowie das Auf­ treten von Leckströmen verhindert werden. Obwohl also eine Halbleiteranordnung mit einer eine Wand aufweisenden Emitter- Struktur hergestellt wird, ist die Ergiebigkeit bzw. der Wirkungsgrad des effektiven Übergangs bemerkenswert hoch.
Fig. 6 zeigt die Kennlinien von Transistoren mit einer mit einer Wand versehenen Emitter-Struktur, die mit den in den Fig. 3(a) bis 3(g) oder 4(a) bis 4(g) dargestellten Verfahrensschritten hergestellt worden ist; dabei ist als Beispiel die Beziehung zwischen der Implantation (Implantations­ energie von 35 keV) in der aktiven Basis 24 unter den Implantations-Bedingungen für die Basis 13 von 50 keV und 3 bis 7 × 1013/cm2 und dem Stromverstär­ kungsfaktor h FE des sich ergebenden Transistors aufgetragen. In diesem Fall werden die Arsen-Ionen in den Emitter mit 150 keV und 4 × 1015/cm2 implan­ tiert. Ein gewünschter Stromverstärkungsfaktor h FE ergibt sich aus der Kombination der Implantations- Bedingungen für die Basis 13 und die aktive Basis 24. Dies stellt ein sehr effektives Mittel für die Er­ zielung breiter Verfahrensbedingungen dar. In Fig. 6 zeigt die Linie 25 a den Fall, bei dem die Implantation für die Basis 13 bei 7 × 1013/cm2 erfolgt, die Linie 25 b zeigt den Fall, daß die Implan­ tation für die Basis 13 bei 5 × 1013/cm2 erfolgt; die Linie 25 c stellt schließlich den Fall dar, daß die Implantation der Basis 13 bei 3 × 1013/cm2 durch­ geführt wird.

Claims (4)

1. Verfahren zum Herstellen einer Halbleiteranordnung, bei dem in einem Substrat (1) zunächst ein Kollektorbereich (2) ausgebildet wird, dann eine diesen Kollektorbereich (2) umgebende Oxid-Trenn­ schicht (5) aufgebracht wird, daraufhin im Kollektorbereich (2) durch eine Ionenimplantation (12) mittels einer Maske (11) ein seit­ lich an die Oxidschicht (5) angrenzender Basisbereich (13) und durch eine Ionenimplantation (16) mittels einer Maske (15) in dem Basisbereich (13) ein ebenfalls seitlich an die Oxidschicht (5) angrenzender Emitterbe­ reich (19) ausgebildet wird, dadurch gekennzeichnet, daß nach der Ausbildung des Emitterbereichs (19) durch eine weitere Ionenimplantation (12, Fig. 3f, Fig. 4f) mittels einer Maske (15, 23) unterhalb des Emitterbereichs (19) ein seitlich an die Oxidschicht (5) angrenzender aktiver Basisbereich (24) ausgebildet wird.
2. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Maske, die zur Herstellung der aktiven Basis verwendet wird, Übergröße hat.
3. Verfahren zur Herstellung einer Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Öff­ nung für den Emitter durch eine Maske für den Emitter gebildet wird, und daß die aktive Basis unter Verwendung dieser Maske herge­ stellt wird.
4. Verfahren zur Herstellung einer Halbleiteranord­ nung nach Anspruch 2, dadurch gekennzeichnet, daß der Emitter durch Ionenimplantation durch die Öffnung der Maske für den Emitter ausgebildet wird und daß dann die Maske für die Ausbildung des Emitters entfernt wird, um die Maske für die Basis zu bilden.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4624046A (en) * 1982-01-04 1986-11-25 Fairchild Camera & Instrument Corp. Oxide isolation process for standard RAM/PROM and lateral PNP cell RAM
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
JPH0611053B2 (ja) * 1984-12-20 1994-02-09 三菱電機株式会社 半導体装置の製造方法
US4622738A (en) * 1985-04-08 1986-11-18 Advanced Micro Devices, Inc. Method of making integrated bipolar semiconductor device by first forming junction isolation regions and recessed oxide isolation regions without birds beak
US5295297B1 (en) * 1986-11-25 1996-11-26 Hitachi Ltd Method of producing semiconductor memory
KR960015106B1 (ko) 1986-11-25 1996-10-28 가부시기가이샤 히다찌세이사꾸쇼 면실장형 반도체패키지 포장체
US4929995A (en) * 1988-02-16 1990-05-29 Honeywell Inc. Selective integrated circuit interconnection
AU5977190A (en) * 1989-07-27 1991-01-31 Nishizawa, Junichi Impurity doping method with adsorbed diffusion source
EP0417456A3 (en) * 1989-08-11 1991-07-03 Seiko Instruments Inc. Method of producing semiconductor device
JP2906260B2 (ja) * 1989-12-01 1999-06-14 セイコーインスツルメンツ株式会社 Ｐｎ接合素子の製造方法
EP0430274A3 (en) * 1989-12-01 1993-03-24 Seiko Instruments Inc. Method of producing bipolar transistor
CA2031254A1 (en) * 1989-12-01 1991-06-02 Kenji Aoki Doping method of barrier region in semiconductor device
JP2920546B2 (ja) * 1989-12-06 1999-07-19 セイコーインスツルメンツ株式会社 同極ゲートｍｉｓトランジスタの製造方法
US5366922A (en) * 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
EP0505877A2 (de) * 1991-03-27 1992-09-30 Seiko Instruments Inc. Dotierungsverfahren mittels einer adsorbierten Diffusionsquelle
US5258317A (en) * 1992-02-13 1993-11-02 Integrated Device Technology, Inc. Method for using a field implant mask to correct low doping levels at the outside edges of the base in a walled-emitter transistor structure
US5753530A (en) * 1992-04-21 1998-05-19 Seiko Instruments, Inc. Impurity doping method with diffusion source of boron-silicide film
DE69323614T2 (de) * 1992-11-12 1999-06-17 Nat Semiconductor Corp Schmale Basis-Effekte vermeidendes Verfahren für einen Transistor
US5338695A (en) * 1992-11-24 1994-08-16 National Semiconductor Corporation Making walled emitter bipolar transistor with reduced base narrowing
US5605849A (en) * 1994-10-07 1997-02-25 National Semiconductor Corporation Use of oblique implantation in forming base of bipolar transistor

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5248978A (en) * 1975-10-17 1977-04-19 Hitachi Ltd Process for production of semiconductor device
DE2605641C3 (de) * 1976-02-12 1979-12-20 Siemens Ag, 1000 Berlin Und 8000 Muenchen Hochfrequenztransistor und Verfahren zu seiner Herstellung
FR2341943A1 (fr) * 1976-02-20 1977-09-16 Radiotechnique Compelec Procede de realisation de transistors par implantation ionique
US4066473A (en) * 1976-07-15 1978-01-03 Fairchild Camera And Instrument Corporation Method of fabricating high-gain transistors
JPS6035818B2 (ja) * 1976-09-22 1985-08-16 日本電気株式会社 半導体装置の製造方法
US4184172A (en) * 1976-12-06 1980-01-15 Massachusetts Institute Of Technology Dielectric isolation using shallow oxide and polycrystalline silicon
DE2728845A1 (de) * 1977-06-27 1979-01-18 Siemens Ag Verfahren zum herstellen eines hochfrequenztransistors
JPS5419675A (en) * 1977-07-15 1979-02-14 Hitachi Ltd Production of semiconductor devices
NL7709363A (nl) * 1977-08-25 1979-02-27 Philips Nv Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd onder toepassing van een dergelijke werkwijze.
JPS5524444A (en) * 1978-08-08 1980-02-21 Mitsubishi Electric Corp Semiconductor and manufacture thereof
US4199380A (en) * 1978-11-13 1980-04-22 Motorola, Inc. Integrated circuit method
JPS5586151A (en) * 1978-12-23 1980-06-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor integrated circuit
JPS5852339B2 (ja) * 1979-03-20 1983-11-22 富士通株式会社 半導体装置の製造方法
FR2454698A1 (fr) * 1979-04-20 1980-11-14 Radiotechnique Compelec Procede de realisation de circuits integres a l'aide d'un masque multicouche et dispositifs obtenus par ce procede
US4231819A (en) * 1979-07-27 1980-11-04 Massachusetts Institute Of Technology Dielectric isolation method using shallow oxide and polycrystalline silicon utilizing a preliminary etching step
US4242791A (en) * 1979-09-21 1981-01-06 International Business Machines Corporation High performance bipolar transistors fabricated by post emitter base implantation process
JPS5673446A (en) * 1979-11-21 1981-06-18 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4338138A (en) * 1980-03-03 1982-07-06 International Business Machines Corporation Process for fabricating a bipolar transistor

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DE3208259A1 (de) 1982-09-23
JPS57149770A (en) 1982-09-16
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