DE3048539C2 - - Google Patents

Description

Die Erfindung betrifft eine Digitalschaltung zur Erzeugung eines rauschfreien Vertikalsynchronsignals nach dem Oberbegriff des Patentanspruchs 1.

Für Video-Bandgeräte mit Schrägspuraufzeichnung sind vier unterschiedliche Arten von Servoregelkreisen bekannt, nämlich für die Kopftrommelphase, für die Kopftrommeldrehzahl, für die Phase der Bandantriebsrolle und für die Drehzahl der Bandantriebsrolle. In diesen Servosystemen finden im allgemeinen analoge Regelprinzipien Anwendung.

Für die Regelung der Kopftrommelphase und der Antriebsrollenphase wird gewöhnlich das vom Videosignal abgetrennte Vertikalsynchronsignal als Referenzsignal aufgezeichnet. Speziell für die Regelung der Kopftrommelphase werden das Vertikalsynchronsignal und das von einem mit der Magnetkopftrommel verbundenen Impulsgenerator gelieferte Pulssignal hinsichtlich ihrer Phasenlage verglichen. Aus dem Vergleich wird eine Fehlerspannung abgeleitet. Für die Regelung der Phase der Antriebsrolle wird das Vertikalsynchronsignal gegen ein Impulssignal der Phase verglichen, das ein mit der Antriebswelle verbundener Frequenzgenerator liefert. Bei Geräten mit Programmkorrektur- bzw. Programmschneideinrichtungen erfolgt die Phasenregelung durch die Kopftrommel unter Bezug auf das Vertikalsynchronsignal des externen Videosignals, bis das durchlaufende Magnetband den Korrektur- oder Schneidepunkt erreicht hat.

Aus einem Artikel von T. Masaaki et al, Digital Signal Processing LSI for Home VTR Servo Circuit, in IEEE Transactions on Consumer Electronics, Vol. CE-25. August 1979, S. 429 bis 438, ist eine Schaltung bekannt, die ein Referenzsignal mit einer Frequenz von 29,97 MHz erzeugt, was der halben Vertikalsynchronfrequenz des Videosignals entspricht. Der Taktimpuls, aus dem mittels eines 15-Bit-Zählers das Referenzsignal gewonnen wird, wird durch Teilung der Frequenz eines 7,16-MHz-Oszillators durch 8 abgeleitet. Die Oszillatorfrequenz ist dabei zur Minimierung von Störeinflüssen auf das Videosystem auf 3,58 MHz festgesetzt. Die Frequenz des Taktimpulses ist entsprechend dem stabilen Bereich der verwendeten MOS-IC ausgewählt.

Bei dieser bekannten Schaltung ist die Rauschunterdrückung jedoch noch unbefriedigend und die Integrierbarkeit auf einem IC mit großen Schwierigkeiten verbunden, da der Aufwand an Bauelementen (Decoder, Teiler, Oszillator) sehr hoch ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Digitalschaltung zur Erzeugung eines Vertikalsynchronsignals zu schaffen, die trotz geringem Aufwand rauschfrei arbeitet und auf einem LSI integrierbar ist.

Diese Aufgabe wird bei einer Digitalschaltung der genannten Art erfindungsgemäß durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die erfindungsgemäße Digitalschaltung bietet insbesondere den Vorteil der vollständigen Störsignalfreiheit, und zwar sowohl hinsichtlich der Prüf- oder Abfrageschaltung selbst als auch hinsichtlich des den Rahmenimpuls liefernden Generators.

Ein Ausführungsbeispiel der Erfindung und weitere Einzelheiten werden nachfolgend unter Bezug auf die Zeichnung näher erläutert. Es zeigt

Fig. 1 das Blockschaltbild einer digitalen Servoschaltung für VTRs gemäß einer Ausführungsform der Erfindung;

Fig. 2 das Schaltbild einer Motortreiberschaltung unter Verwendung eines Servokreises gemäß der Erfindung;

Fig. 3 die Draufsicht auf die in Fig. 2 in schematischer Seitenansicht gezeigte Magnetkopftrommel von unten;

Fig. 4 das Blockschaltbild eines wesentlichen Teils der Anordnung nach Fig. 1, und

Fig. 5 bis 7 zeitbezogene Darstellungen von Signalverläufen an verschiedenen Punkten und Abschnitten der Schaltung nach Fig. 4.

Das in Fig. 1 bis 3 dargestellte erfindungsgemäße Ausführungsbeispiel einer digitalen Servoschaltung eignet sich für alle Arten von Video-Bandgeräten mit Schrägspuraufzeichnung und wird nachstehend in Verbindung mit einem Video-Bandgerät erläutert, dessen rotierende Zweikopftrommel mit einem Umschlingungswinkel von 180° arbeitet.

Die Servoschaltung in Fig. 1 dient der Gewinnung von Fehlersignalen zur Regelung der Motortreiberschaltung von Fig. 2 in bezug auf die Drehphasenregelung einer rotierenden Trommel und einer Antriebswelle. Zur Ermittlung der Drehphasen der rotierenden Trommel und der Antriebswelle enthalten diese einen Impulsgenerator PG und einen Frequenzgenerator FG.

Gemäß Fig. 2 enthält das Video-Bandgerät mit Schrägspuraufzeichnung eine rotierende Trommel 1, die außer einem A-Kopf und einem B-Kopf unterseitig sechs in gleichmäßigen Winkelabständen (60°) verteilte Dauermagnete 2 und einen näher zur Rotationsachse angeordneten Dauermagneten 3 trägt. Den Dauermagneten 2 gegenüberliegend befinden sich zwei Aufnehmerköpfe 4 und 5, welche mit diesen Magneten zusammen den obenerwähnten PG bilden und zueinander um einen Winkel von 30 bis 40° versetzt sind. Der Rotationsbahn des einen Dauermagneten 3 gegenüber liegt ein Aufnehmerkopf 6. Wenn die Trommel 1 rotiert, geben die Aufnehmerköpfe 4 und 5 normalerweise Impulssignale SPG _A und SPG _B mit einer Frequenz von 180 Hz ab, deren Zeitabstand der Trommeldrehzahl entspricht. Der Aufnehmerkopf 6 erzeugt ein der Drehphase der Trommel 1 entsprechendes Impulssignal PPG, das normalerweise eine Frequenz von 30 Hz hat.

An einer ein Magnetband 7 transportierenden Antriebswelle 8 ist ein Magnetrad 9 befestigt, deren Umfang in zahlreiche aufmagnetisierte N- und S-Pole unterteilt ist, die zusammen mit dieser Umfangsoberfläche gegenüberliegend angeordneten Aufnehmerköpfen 10 und 11 den obenerwähnten FG bilden. Die von den Aufnehmerköpfen 10 und 11 erzeugten Impulssignale FG _A und FG _B haben normalerweise eine Frequenz von z. B. 450 Hz und sind ein Maß für die Drehzahl der Antriebswelle 8. Ein durch einen CTL-Kopf 12 einer Steuerspur auf dem Magnetband 7 entnommenes CTL-Signal dient als Phasenservo der Welle 8 bei der Wiedergabe.

Die Schaltung von Fig. 1 ist entsprechend einer unterbrochenen Linie in ein Digital- und ein Analog-Teil unterteilt und in einem LSI-Chip untergebracht.

Zur Messung der Abstände zwischen den der Schaltung von Fig. 1 zugeführten erwähnten Impulssignalen SPG _A , SPG _B , FG _A , FG _B und CTL von den Aufnehmerköpfen 4, 5, 10, 11 und 12 werden Taktimpulse durch Zähler gezählt und mit dem Zählwert dieser Zähler die Ausgangs-Nutzimpulsverhältnisse von PWM-Schaltungen (Impulsbreitenmodulationsschaltungen) kontrolliert, welche als die Fehlerspannung von diesem LSI-Chip ausgegeben werden. Ein Bezugsoszillator 15 erzeugt die erwähnten Taktimpulse mit verschiedenen Frequenzen, gibt sie an die erwähnten Zähler ab und erzeugt außerdem einen Bezugsimpuls. Bei der Aufzeichnung oder einer Wiedergabe mit Synchronisation von außen wird dieser Bezugsoszillator 15 synchron mit einem aus dem Video-Farbsynchronsignal gewonnenen Hilfsträgersignal SC angesteuert. Bei Wiedergabe ohne äußere Synchronisation schwingt der Bezugsoszillator 15 in eigener Regie.

In der Schaltung von Fig. 1 gelangt das Impulssignal SPG _A über eine variable Verzögerungsschaltung 17 in ein Flip-Flop 16, um es zu setzen, und das Impulssignal SPG _B in ein Flip-Flop 16 zu dessen Rücksetzung. Die Breite des einen Trommeldrehzahlzähler 18 betätigenden Ausgangsimpulses von Flip-Flop 16 entspricht der Drehzahl der Trommel 1. Durch den Zählwert des Zählers 18 wird das Ausgangs-Nutzimpulsverhältnis einer PWM-Schaltung 19 gesteuert, welche ihrerseits über einen Pufferverstärker 20 eine Fehlerspannung DS für den Trommelphasenservo abgibt. Die Verzögerungszeit der veränderbaren Verzögerungsschaltung 17 für das Signal SPG _A wird durch eine Drehzahljustierspannung Ec₁ reguliert.

In Fig. 1 wird ferner mittels des über eine variable Verzögerungsschaltung 22 kommenden Impulssignals PPG ein Flip-Flop 21 gesetzt, welches andererseits durch ein 30-Hz- Bezugssignal SP₁ aus dem Bezugsoszillator 15 rückgesetzt wird. Die Breite eines Ausgangsimpulses von Flip-Flop 21 entspricht der Drehphase der Trommel 1. Ein durch diesen Ausgangsimpuls angesteuerter Trommelphasenzähler 23 zählt die Taktimpulse und gibt seinen Zählwert zwecks Regulierung von dessen Ausgangsimpulsverhältnis an eine PWM-Schaltung 24 ab. Über einen Kontakt a eines Schaltkreises 25 und den Pufferverstärker 20 wird aus einer PWM-Schaltung 24 eine Fehlerspannung DP.PWM gewonnen. Zur Phasenjustierung des Impulssignals PPG erhält die Verzögerungsschaltung 22 eine Phasenjustierspannung Ec₂.

Bei besonderen Wiedergabebetriebsarten wie Langsamlauf, Stillstand und Suchbetrieb erhält der Schaltkreis 25 über eine Schmitt-Schaltung 26 ein Umschaltsignal SS und schaltet damit auf Kontakt b um. In dieser besonderen Betriebsart gelangt ein Horizontalsynchronsignal PB.HD wiedergegebener Videosignale über die Schmitt-Schaltung 26 in eine H.AFC-PWM-Schaltung 27, und ein Teil des Ausgangs der PWM-Schaltung 24 wird dahin geleitet, um die Trommeldrehzahl so zu beeinflussen, daß in regelmäßigen Abständen das Horizontalsynchronsignal PB.HD wiedergegeben wird und die Schaltung 27 das Fehlersignal DP.PWM erzeugt. In Fig. 1 sind alle Schmitt- Schaltungen 26 auf Störgeräuschfreiheit ausgelegt.

Um aus dem Impulssignal PPG ein Schaltsignal SW für die Köpfe A und B zu formen, werden die Impulssignale SPG _A und PPG einer PG-Abtastschaltung 28 zugeführt, welche eine Nahe-Mittenposition des PPG-Signalabstands ermittelt und ein entsprechendes Ausgangssignal über eine durch eine Spannung Ec₃ justierte variable Verzögerungsschaltung 29 an einen Schaltimpulsgenerator 30 abgibt, der auch das Signal PPG erhält und auf der Basis dieses Impulssignals PPG und der ermittelten Mittelposition ein Schaltsignal SW erzeugt und an einen Vertikal-Synchronsignalgenerator 49 abgibt. Dieser Generator 49 erzeugt ein Vertikal-Austastimpulssisgnal V.BLK zur Beeinflussung eines Signalsystems im Normalbetrieb, und ein Pseudo-Vertikalsynchronsignal VD′ für die Sonderbetriebsart.

Im Antriebswellen-Drehzahlservo der Schaltung von Fig. 1 geht das Impulssignal FG _A über die Schmitt- Schaltung 26 in ein Flip-Flop 31, um es zu setzen; die Rücksetzung erfolgt über das auf dem gleichen Wege kommende Impulssignal FG _B . Der Ausgangsimpuls von Flip-Flop 31, dessen Breite der Drehzahl der Antriebswelle 8 entspricht, wird von einem Antriebswellendrehzahlzähler 32 gezählt, dessen Ausgang das Ausgangsimpulsverhältnis einer PWM-Schaltung 33 kontrolliert. Die PWM-Schaltung 33 gibt über den Pufferverstärker 20 ein Fehlersignal CS.PWM zur Regulierung der Antriebswellendrehzahl ab. Ein Schaltkreis 34 bewirkt, daß der Zähler 32 Taktimpulse mit einer von zwei möglichen Frequenzen erhält, damit die Antriebswelle 8 mit einer für einen einstündigen oder zweistündigen Aufzeichnungs/Wiedergabebetrieb entsprechenden Drehzahl läuft. Zu diesem Umschaltzweck erhält der Schaltkreis 34 über die Schmitt-Schaltung 26 und eine Drehzahlstellschaltung 35 ein Drehzahlstellsignal SH. Die Schaltung 35 enthält Flip-Flops.

In dem Antriebswellen-Phasenservo der Schaltung von Fig. 1 gelangt das Impulssignal FG _B über die Schmitt- Schaltung 26 in einen Frequenzteiler 36 und wird auf etwa 30 Hz heruntergeteilt. Dieses geteilte Impulssignal des Frequenzteilers 36 geht über einen Kontakt REC.AFC eines Schaltkreises 37 in ein Flip-Flop 38, um es für die Aufzeichnung rückzusetzen. Flip-Flop 38 wird durch ein 30-Hz-Signal SP₂ des Bezugsgenerators 15 über einen Kontakt REC des Schaltkreises 37 gesetzt. Das Signal SP₂ geht ferner als Signal REC.CTL über einen Pufferverstärker 20 zur Aufzeichnung auf die Magnetband-Steuerspur. Das Ausgangssignal von Flip-Flop 38, dessen Breite der Phase der Antriebswelle 8 entspricht, wird durch einen Phasenzähler 39 gezählt, und dessen Ausgangszählwert beeinflußt das Ausgangsimpulsverhältnis einer PWM- Schaltung 40, die über den Pufferverstärker 20 eine Fehlerspannung CP.PWM zur Regulierung der Antriebswellenphase erzeugt. Bei der Wiedergabe geht das Signal SP₂ über eine variable Verzögerungsschaltung 41 und einen Kontakt PB.ASS der Schaltung 37 zum Flip-Flop 38, um es zu setzen. Flip-Flop 38 wird rückgesetzt durch ein vom Band abgenommenes und über einen Kontakt PB der Schaltung 37 geführtes Signal PB.CTL. Der Ausgangszählwert des durch den Ausgangsimpuls von Flip-Flop 38 angesteuerten Phasenzählers 39 dient der Einstellung des Ausgangsimpulsverhältnisses der PWM-Schaltung 40, von der über den Pufferverstärker 20 die Fehlerspannung CP.PWM für die Antriebswellenphasensteuerung bei Wiedergabe bezogen wird.

Zur Justierung der Servobezugsposition des Signals SP₂ aus dem Bezugsoszillator 15 erhält die variable Verzögerungsschaltung 41 eine Justierspannung Ec₄. Der Schaltkreis 37 wird durch ein über ein Tor 42 zugeführtes Stellsignal REC für Aufzeichnung oder ASS für Programmschneidbetrieb umgeschaltet.

Die Impulssignale FG _A und FG _B gehen ferner über die Schmitt-Schaltung 26 in einen Frequenzvervielfacher 43, der die Signalfrequenz vervierfacht und seinen Ausgang an eine PWM-Schaltung 44 und an eine Wellendrehzahlmeßschaltung 45 abgibt. Aus einem Drehzahlmeßsignal der Schaltung 44 wird das Signal CS.PWM für die Sonderbetriebsart und von der Schaltung 45 ein der Größe der Antriebswellendrehzahl entsprechendes Signal CS gewonnen.

Bei Programmschneidbetrieb wird nach Aufsuchen eines Schneidpunktes der untere bewegliche Kontakt von Schaltkreis 37 auf PB umgeschaltet und die Frequenzteilerschaltung 36 durch das Signal PB.CTL rückgesetzt. So werden vor und hinter dem Schneidpunkt auf dem Band die CTL-Signale und Video-Spuren ordentlich kombiniert.

Wenn der Ausgang des Bezugsoszillators 15 mit den geradzahligen und ungeradzahligen Feldern der Eingangsvideosignale zu synchronisieren ist, wird der Bezugsoszillator 15 durch einen von einer Rahmenermittlungsschaltung 47 erzeugten Rahmenimpuls rückgesetzt. Über die Schmitt-Schaltung 26 gelangt ein zusammengesetztes Synchronsignal PEC.SYNC des Eingangsvideosignals zu einer Vertikalsynchronsignal- Abtrennschaltung 48, die durch ihr Vertikalsynchronsignal VD die auf ein Ein/Aus-Signal reagierende Rahmenermittlungsschaltung 47 zur Erzeugung des Rahmenimpulses veranlaßt.

Die zuvor beschriebenen Fehlerspannungen werden in entsprechende Abteilungen der Schaltung von Fig. 2 eingespeist. Die Signale DS.PWM und DP.PWM werden durch Integrierschaltungen 50, 51 in Gleichspannungen umgewandelt, die eine Addierschaltung 52 miteinander addiert, welche ihren Ausgang über einen Verstärker 53 an einen Trommelmotor 54 abgibt, um letzteren in Phase und Drehzahl zu regeln. Die Fehlersignale CS.PWM und CP.PWM werden durch Integrierschaltungen 55, 56 in Gleichspannungen umgesetzt, welche eine Addierschaltung 57 miteinander addiert, die ihren Ausgang über einen Kontakt a eines Schalters 58 und einen Verstärker 59 an einen Antriebswellenmotor 60 abgibt, um dessen Phase und Drehzahl zu regeln.

In der Sonderbetriebsart schaltet ein Signal SS den Schalter 58 auf einen Kontakt b um, damit die Fehlerspannung CS.PWM mit einem Drehzahlsignal SCM in einer Kontrollschaltung 61 verglichen wird. Der Ausgang der Kontrollschaltung 61 geht über eine Integrierschaltung 62, den Schalter 58 und einen Verstärker 59 zum Antriebswellenmotor 60, damit jener mit der vorgeschriebenen Drehzahl umläuft.

Nachstehend werden in Verbindung mit Fig. 4 Ausführungsbeispiele der zuvor erwähnten Schaltungen 47 und 48 erläutert. Gemäß Fig. 4 enthält die Vertikalsynchronsignal- Abtrennschaltung 48 eine Schmitt-Schaltung 71, ein Flip- Flop 72, einen mod-32-Zähler 73, einen mod-4-Zähler 74, UND-Glieder 75, 76, 77, Inverter 78, 79, 80, ein ODER- Glied 81, einen Eingangsanschluß 70 und einen Takteingangsanschluß 82. Der Schaltung 48 zugeordnete Signale a bis i sind in Fig. 5A bis 5J dargestellt.

Das in Fig. 5A dargestellte zusammengesetzte Synchronsignal SYNC geht über eine Leitung a zum Eingangsanschluß 70, und der Zähler 74 gibt über eine Leitung i ein Vertikalsynchronsignal VD (Fig. 5J) ab. Das Synchronsignal SYNC enthält ein Horizontalsynchronsignal HD, Ausgleichimpulse EQ und ein Vertikalsynchronsignal VDo. Das Vertikalsynchronsignal VD entspricht einer bestimmten Position in der Periode des Signals VDo. Bei diesem Ausführungsbeispiel wird auf Zeitbasis ein Fenstersignal zur Ermittlung des Vertikalsynchronsignals VDo und von Rauschen gebildet, wenn das Signal SYNC einen niedrigen Pegel "0" annimmt. Innerhalb der Periode wird ermittelt, ob das zusammengesetzte Synchronsignal SYNC innerhalb der Dauer des Fenstersignals den höheren Wert "1" annimmt oder nicht.

Das Synchronsignal SYNC geht über die Leitung a und die Schmitt-Schaltung 71 zum UND-Glied 76 und Flip-Flop 72. Letzteres wird zum Zeitpunkt t₁ durch die abfallende Flanke des Horizontalsynchronsignals HD gesetzt, sein Ausgang wird "1" auf Leitung b und öffnet das UND-Glied 77, um die Taktimpulse an den Eingangsanschluß 82 durchzulassen. Der Zähler 73 zählt die Taktimpulse, die z. B. aus dem Bezugsoszillator 15 in Fig. 1 kommen und eine Frequenz von 1 MHz haben können.

Der Ausgang c vom dritten Bit des Zählers 73 und der Ausgang d vom vierten Bit des Zählers 73 werden jeweils durch den Inverter 79 oder 80 invertiert und so dem UND-Glied 75 zugeführt, dessen Ausgang f über das ODER-Glied 81 zum Inverter 80 geht und dort invertiert wird. Der invertierte Ausgang ist das Fenstersignal und geht zum UND-Glied 76.

Falls das zusammengesetzte Synchronsignal SYNC bis szum folgenden Horizontalsynchronsignal HD oder Ausgleichimpuls EQ kein Rauschen enthält, oder wenn das Signal SYNC bis zum nächsten Signal HD oder EQ den hohen Pegel "1" behält, wird kein Fenstersignal eröffnet, es bleibt auf niedrigem Rpegel "0".

Wenn das Horizontalsynchronsignal des Signals SYNC zum Zeitpunkt t₁ zur Schmitt-Schaltung 71 gelangt, zählt der Zähler 73 die Taktimpulse und erzeugt beim dritten Bit den Ausgang c . Der Ausgang von Inverter 79 fällt ab und der Ausgang f von UND-Glied 75 steigt an. Der Ausgang von Inverter 80 steigt an und wird gemeinsam mit dem Pegel "1" des dem nächsten Horizontalsynchronsignal HD folgenden Signals SYNC an das UND-Glied 76 gelegt, dessen Ausgang h ansteigt und die Rücksetzung von Flip-Flop 72 bewirkt. Dessen Q-Ausgang b wird "0" und schließt dadurch das UND-Glied 77 für die am Anschluß 82 anstehenden Taktimpulse. Folglich wird das Fenstersignal nicht eröffnet, es bleibt vielmehr auf niedrigem Pegel bis zum nächsten Horizontalsynchronsignal HD oder Ausgleichimpuls EQ.

Durch jedes Signal HD oder EQ am Eingang 70 wird das Flip-Flop 72 gesetzt bzw. rückgesetzt. Zum Zeitpunkt t₂ werden das Vertikalsynchronsignal VDo und SYNC = "0". Flip-Flop 72 ist gesetzt, und der Zähler 73 beginnt mit dem Zählen der Taktimpulse und fährt damit fort, solange SYNC auf niedrigem Pegel bleibt und das UND-Glied 76 nicht geöffnet wird. In der Folge des dritten, vierten und fünften Bits werden die Ausgänge des Zählers 73 "1", folglich wird das Fenstersignal in Fig. 5H mit Pegel "1" eröffnet. Der Ausgleichimpuls EQ′ des Signals VDo ist nicht in der Fenstersignalperiode enthalten. Das Flip-Flop 72 wird durch den positiven Ausgleichimpuls EQ′ nicht rückgesetzt. Der Zähler 74 zählt die Rückflanken der Fenstersignale und gibt beim vierten Zählwert das Vertikalsynchronsignal VD über die Leitung i ab. Da das zusammengesetzte Synchronsignal SYNC während vier Perioden des Fenstersignals den niedrigen Pegel "0" hat, wird diese Periode als die zur Herausnahme des Vertikalsynchronsignals VD aus dem Vertikalsynchronsignal VDo geeignete Periode betrachtet. Danach läuft wieder der gleiche Betrieb wie in dem Zeitpunkt von t₁ bis t₂ ab.

Wenn zwischen t₁ und t₂ der in Fig. 5A unterbrochen dargestellte negative Rauschimpuls N auftritt, wird die gleiche Operation für das Horizontalsynchronsignal HD oder den Ausgleichimpuls EQ durchgeführt. Das Setzen und Rücksetzen von Flip-Flop 72 erfolgt in sehr kurzer Zeit, das Fenstersignal wird nicht eröffnet. Tritt Rauschen N für längere Zeit auf, wird das Fenstersignal entsprechend eröffnet. Wenn diese "längere Zeit" kürzer als vier Fenstersignalperioden ist, wird sie nicht als Periode des Vertikalsynchronsignals VDo betrachtet.

In die Periode des Vertikalsynchronsignals VDo fallendes positives Rauschen könnte zu einer Nicht-Herausnahme des Vertikalsynchronsignals VD führen. Diese Gefahr kann durch Anschließen eines selbsterregten Vertikalsynchronsignalgenerators an den Zähler 74 vermieden werden.

Erfindungsgemäß wird das Fenstersignal auf der Grundlage der ansteigenden oder der abfallenden Flanke des zusammengesetzten Synchronsignals erzeugt, z. B. zur Zeit t₁ und t₂, und es bleibt für eine vorbestimmte Dauer auf einem gegebenen Pegelwert, beispielsweise "1". In mindestens einer der Fensterperioden des Fenstersignals wird eine Pegeländerung des zusammengesetzten Synchronsignals festgestellt, und wenn keine Pegeländerung erkennbar ist, wird ein Ausgang (z. B. das Signal VD) abgenommen.

Somit kann die erfindungsgemäße Vertikalsynchronsignal- Abtrennschaltung vollständig in Digitaltechnik und kapazitätsfrei ausgebildet sein, s. Fig. 4, und in einem integrierten Schaltkreis untergebracht werden. Diese Ausführung ist gegen Rauschen geschützt und arbeitet sicher und genau.

Gemäß Fig. 4 besteht die Rahmenermittlungsschaltung 47 aus einer Rahmenimpulsformerschaltung 90 und einer Rauschunterdrückungsschaltung 91. Die Rahmenimpulsformerschaltung 90 enthält eine durch Inverter 91′, 92 und eine Exklusiv- Logiksummenschaltung 93 gebildete Differenzierschaltung 94, ein Flip-Flop 95, ein UND-Glied 96, einen Zähler 97, einen Dekodierer 98, einen Zähler 99, ein UND-Glied 100 und eine weitere aus Invertern 101, 102 und einer Exklusiv- Logiksummenschaltung 103 gebildete Differenzierschaltung 104. Beispielsweise liefert der Bezugsoszillator 15 in Fig. 1 1-MHz-Taktimpuls über einen Eingangsanschluß 105 an die Zähler 97 und 99. Die Rauschunterdrückungsschaltung 91 enthält ein Flip-Flop 106, UND-Glieder 107, 108, einen Zähler 109, einen Dekodierer 110, ein ODER-Glied 111 und einen Ausgangsanschluß 112.

In Verbindung mit Fig. 6 sei angenommen, es wird das zusammengesetzte Synchronsignal SYNC des ungeradzahligen Feldes an den Eingangsanschluß 70 der Rahmenimpulsformerschaltung 90 gelegt. Gemäß Fig. 6 enthält das Signal SYNC ein Horizontalsynchronsignal HD, ein Vertikalsynchronsignal VDo und Ausgleichsimpulse EQ, EQ′. Wie oben beschrieben, geht dieses Signal SYNC auch an die Abtrennschaltung 48, um das die vorbestimmte Position in der VDo-Periode repräsentative Vertikalsynchronsignal VD herauszunehmen.

Die Differenzierschaltung 94 differenziert das Signal SYNC und liefert gemäß Fig. 6 einen Differenzialimpuls an das UND-Glied 96 und an Flip-Flop 95, um letzteres durch die Impulsrückflanke rückzusetzen. Beim Differenzialimpulsanstieg ist der Q₁-Ausgang von Flip-Flop 95 auf hohem Pegel "1". Der Zähler 97 wird durch den das UND-Glied 96 passierenden Differenzialimpuls rückgesetzt. Der Q₁-Ausgang von Flip-Flop 95 wird mit der Differenzialimpuls-Rückflanke niedrig, und der Zähler 97 beginnt die Taktimpulse zu zählen. Der Dekodierer 98 dekodiert den Zählwert von Zähler 97 und setzt das Flip-Flop 95 mit seinem Ausgang, sobald der Zähler 97 eine der Periode 3/4 H (H = Horizontalabtastperiode) entsprechende Taktimpulszahl gezählt hat. Mit hochgehendem Q₁-Ausgang von Flip-Flop 95 wird der Zähler 97 durch jede Anstiegsflanke des Horizontalsynchronsignals von SYNC rückgesetzt. Diese Betriebsart dauert bis t₁. Der Dekodierer 98 gibt einen anderen Ausgang ab, wenn der Zähler 97 einen der Periode 6/5 H entsprechenden Zählwert gezählt hat, jedoch nicht vor dem Zeitpunkt t₁. Die Periode des Signals VDo kommt in der Zeit 1 H nach dem Rücksetzen von Zähler 97 mit der Anstiegsflanke von SYNC zum Zeitpunkt t₁. Folglich wird Zähler 97 über einen von Zeitpunkt t₁ ausgehenden Zeitraum von etwa 1,5 H bis zur Anstiegsflanke des ersten Ausgleichsignals EQ′ im Signal VDo nicht rückgesetzt. Deshalb erzeugt der Dekodierer 98 den anderen Ausgang nach der Zeit 6/5 H von Zeitpunkt t₁. Diesen Ausgang gibt es nicht im zusammengesetzten Synchronsignal des ungeradzahligen Feldes. Im ungeradzahligen Feld ist das Horizontalsynchronsignal HD des Signals SYNC gegenüber dem entsprechenden Signal im geradzahligen Feld um den Zeitraum 1/2 H verschoben, und folglich ist auch die Rücksetzzeit des Zählers 97 und der entsprechende Zeitpunkt t₁ in Fig. 6 um 1/2 H gegenüber dem geradzahligen Feld verschoben. Daher wird der Zähler 97 auch während der Periode des Vertikalsynchronsignals VDo in Intervallen von 1 H rückgesetzt. Der Ausgang 6/5 H des Dekodierers 98 entsteht jedoch mit dem letzten Ausgleichimpuls EQ′ in ungeradzahligen und im geradzahligen Feld.

Mit dem ersten Ausgang für 6/5 H des Dekodierers 98 wird der zur Verzögerung frequenzteilende Zähler 99 rückgesetzt und sein Ausgang auf hohem Pegel gehalten, bis er eine vorgegebene Zahl der Taktimpulse nach dem Rücksetzen gezählt hat, siehe Fig. 6. Der Ausgang des Zählers 99 und das Vertikalsynchronsignal VD der Abtrennschaltung 48 gehen zum UND-Glied 100, dessen Ausgang die Differenzierschaltung 104 zur Gewinnung eines Rahmenimpulses FP differenziert.

Normalerweise entsteht der Rahmenimpuls FP im geraden Feld jedes Rahmens. Wenn jedoch im Signal SYNC Rauschen auftritt oder wenn in diesem Signal ein oder mehrere Impulse HD und/oder EQ verlorengegangen sind, dann besteht die Gefahr, daß der Rahmenimpuls FP an einer falschen Position oder im ungeraden Feld erzeugt oder überhaupt nicht erzeugt wird. Zur Vermeidung dieser Gefahr wird der Rahmenimpuls FP von der ihn erzeugenden Rahmenimpulsformerschaltung 90 in die Rauschunterdrückungsschaltung 91 gegeben, um die Rauscheinflüsse zu beseitigen. Die Rauschunterdrückungsschaltung 91 wird nachstehend in Verbindung mit Fig. 7 beschrieben.

Das durch die Vertikalsynchronsignal-Rückflanke getriggerte Flip-Flop 106 erzeugt einen Q₂-Ausgang als Rahmensignal, dessen Frequenz die Hälfte der Frequenz des Vertikalsynchronsignals VD beträgt, und das eine vorgegebene Phase im vorgegebenen Feld hat. In Fig. 7 sind richtige Rahmenimpulse FP im geraden Feld durch ○ und falsche Rahmenimpulse an falschen Positionen durch × markiert. Mit einem Dreieck markierte Rahmenimpulse FP entstehen in dem Fall, wenn Videosignale geradzahliger Felder z. B. am Verknüpfungspunkt im Programmschneidbetrieb an das Video-Bandgerät gelangen.

Mit der Rückflanke des Vertikalsynchronsignals VD wird der Q₂-Ausgang von Flip-Flop 106 getriggert, der Rahmenimpuls FP geht zum UND-Glied 107 und zusammen mit dem ₂-Ausgang von 106 zum UND-Glied 108, dessen Ausgang über das ODER-Glied 111 an das Flip-Flop 106 und den Zähler 109 gelegt ist, um letzteren rückzusetzen. Solange die richtigen, in Fig. 7 mit ○ gekennzeichneten Rahmenimpulse FP an die UND-Glieder 107 und 108 gelangen, behält das Flip-Flop 106 seinen niedrigen Pegel "0" (Fig. 7) und erzeugt das Rahmensignal mit der halben Frequenz des Vertikalsynchronsignals VD, ohne Rücksicht auf Rücksetzsignale. Das Rahmensignal wird über einen Schalter 83 abgenommen. Sobald an 107 und 108 ein mit × markierter Rahmenimpuls FP ankommt, geht der Ausgang von 107 zum Takteingang von Zähler 109 und wird dort gezäht. Wenn der nächste mit ○ markierte Rahmenimpuls FP und der ₂- Ausgang von Flip-Flop 106 zum UND-Glied 108 geht, setzt dessen Ausgang den Zähler 109 zurück. Die ₂-Ausgangsfrequenz von 106 bleibt auf dem Halbwert von VD. Bei Zugang von zwei falschen mit × markierten Rahmenimpulsen bei 107 und 108 zählt der Zähler 109 "2" und wird dann rückgesetzt. Der ₂-Ausgang von Flip-Flop 106 wird durch falsche Rahmenimpulse FP nicht gestört. Wenn die mit dem Dreieck markierten Rahmenimpulse FP nacheinander zu den Schaltungen 107 und 108 gelangen, zählt der Zähler 109 "3" und wird dann durch den Ausgang des Dekodierers 110 rückgesetzt. Gleichzeitig wird Flip-Flop 106 rückgesetzt und kehrt seine Ausgänge Q₂ und ₂ um. Es wird angenommen, die mit Dreieck markierten Rahmenimpulse FP sind nicht falsch, und die Phase des Rahmens ist umgedreht. Folglich wird vom Ausgang 112 das Rahmensignal mit der halben Frequenz von VD abgenommen.

In der oben beschriebenen Rahmenermittlungsschaltung wird der Pegel des zusammengesetzten Synchronsignals SYNC etwa in der Zeit von 1/2 H bis etwa 1 H (z. B. 3/4 H) von der Vorder- oder Rückflanke des zusammengesetzten Synchronsignals ermittelt und der Rahmenimpuls erzeugt, sobald der oben beschriebene Pegel umgekehrt wird.

Ferner erfolgt ein Phasenvergleich bei der Flip-Flop- Triggerung durch das Vertikalsynchronsignal und den Rahmenimpuls. Das Flip-Flop wird in dem Augenblick rückgesetzt, in dem die Nichtübereinstimmungs-Anzahl zwischen dem Ausgang des Flip-Flop und dem Rahmenimpuls einen vorgegebenen Wert N erreicht hat.

Die erfindungsgemäße Rahmenermittlungsschaltung kann somit rein digital und ohne Kapazität aufgebaut sein. Den genannten Zählwert N, wie beispielsweise "3", kann ein Zähler mit großer Genauigkeit bestimmen.

Falls eine Rahmenermittlung nicht notwendig ist, wird der Ausgang der Vertikalsynchronsignal-Abtrennschaltung 48 über den Schalter 83 zum Ausgang 112 herausgeführt. Der Schalter wird durch ein am Eingang 113 ankommendes Steuersignal umgeschaltet.

Claims (4)

1. Digitalschaltung zur Erzeugung eines rauschfreien Vertikalsynchronsignals, mit einem ersten Mehrbit-Zähler, einer Schaltung, die zur Steuerung der Zuführung des zusammengesetzten Synchronsignals zu dem Mehrbit-Zähler von seinem Ausgang über ein UND-Glied auf seinen Eingang rückgekoppelt ist, sowie einer Schaltung zur Erzeugung des Synchronsignals in Abhängigkeit von dem Zählerausgang, gekennzeichnet durch
- eine erste Flip-Flop-Schaltung (72), an der das zusammengesetzte Synchronsignal anliegt, das Horizontal- und Vertikalsynchronsignale sowie Ausgleichsimpulse aufweist,
- ein weiteres UND-Glied (77), das das Ausgangssignal der ersten Flip-Flop-Schaltung (72) und ein Eingangs-Taktsignal empfängt und einen Taktpuls an einen Eingang des Mehrbit- Zählers (73) anlegt,
- eine Logigschaltung (75, 81), an der eine Mehrzahl von Ausgangssignalen des Mehrbit- Zählers (73) anliegt und die ein Fenstersignal () erzeugt, das an das UND-Glied (76) angelegt ist, und
- einen zweiten Mehrbit-Zähler (74), an dem das von dem UND-Glied (76) erzeugte Rückstellsignal (h) sowie ein Eingangssignal (e) des ersten Mehrbit-Zählers (73) anliegt, und der das Vertikalsynchronsignal (i) erzeugt.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikschaltung ein UND-Glied (75) und ein ODER-Glied (81) aufweist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Logikschaltung weiterhin einen ersten (78), zweiten (79) und dritten (80) Inverter aufweist.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Mehrbit-Zähler (74) ein Vierbit-Zähler ist.