DE3031468C2 - - Google Patents

Description

Die Erfindung betrifft eine Vorrichtung nach dem Oberbegriff des Patentanspruchs 1 zum Empfangen binärer Daten.

Üblicherweise ist bei Vorgängen, wie der Aufzeichnung, Wiedergabe, Ausgabevorbereitung und dergleichen in Verbindung mit der Umsetzung von Musik und anderen Tonsignalen PCM (Pulse Code Modulation) eine Datenübertragung zwischen verschiedenen Geräten wie z. B. einem PCM-Recorder, einem elektronischen Ausgabegerät und einem Spezialeffektgenerator (beispielsweise einem digitalen Nachhallerzeuger) erforderlich. Dabei ist zur Erzielung eines besseren Nutz/Störverhältnisses in Verbindung mit der angewandten Pulse-Code-Modulation eine mehrmalige D/A- oder A/D-Umwandlung in jeder Geräteeinheit unerwünscht. Deshalb erfolgt eine durchgehende Datenübertragung in Form von digitalen bzw. PCM-Signalen.

Bei der Anwendung der Puls-Code-Modulation bei Musik oder ähnlichen Tonsignalen werden zeitlich und amplitudenmäßig fortlaufende Analogsignale wie Tonsignale durch einen Tast- oder Zerlegungsimpuls von konstanter Dauer getastet und in Abschnitte zerlegt. Die Amplitude der zerlegten Signale wird zur Erzielung der sogenannten Quantisierung in eine entbündelte Amplitude umgeändert, und der Wert der quantisierten Amplitude wird z. B. in binär-codierter Form zur Bildung der PCM-Signale verwendet. Die Tastimpulsfrequenz wird beispielsweise mit 44 oder 50 kHz gewählt, und ein Zerlegungsabschnitt ist z. B. mit 16 Bits pro Wort festgelegt.

Für die Parallelübertragung solcher Digitalsignale von z. B. 16 Bits pro Wort müssen 16 Signalübertragungseinheiten angeschlossen werden. Im Fall einer Übertragung von PCM-Tonsignalen auf bspw. vier Kanälen erhöht sich die Anzahl der notwendigen Signalübertragungsleitungen auf 64. Dadurch werden die Ein- und Ausgangsanschluß-Verdrahtungen der beteiligten Geräte oder Einheiten sehr kompliziert und störanfällig.

Bei serieller Übertragung von Digitalsignalen, etwa DCM-Tonsignalen dagegen genügt im Prinzip eine einzige Übertragungsleitung, das heißt, die Übertragungsstrecke wird sehr einfach und zuverlässig. In diesem Fall erfolgt üblicherweise die separate Aussendung von Datenlesetaktsignalen. Wegen der bei PCM-Tonsignalübertragung extrem hohen Informationsmenge pro Zeiteinheit jedoch liegt die Taktfrequenz zum Lesen jedes einzelnen Bit dieser Daten im Falle von 16 Bit pro Einzelwort bei 0,7 bzw. 0,8 MBit/s, wenn die Zerlegungsfrequenz 44 bzw. 50 kHz beträgt.

Weil ferner jedes Wort außer dem Tonsignal auch noch Steuerbits oder andere Binärstellen zur freien Verwendung des Anwenders enthalten muß, sollte zur Vermeidung von Engpässen die Kapazität auf 32 Bits pro Wort ausgelegt sein. In diesem Fall müssen mit einer bei 50 kHz gewählten Zerlegungs- oder Tastfrequenz die Digitalsignale mit etwa 1,6 MBit/s übertragen werden, und damit ist bei einer Taktsynchronisation zwischen der Sende- und Empfangsseite bereits eine Übertragung über 100 m unmöglich, wenn eine Verschiebung um nur eine halbe Taktsignal-Wellenlänge erlaubt ist. Für den Fall der Datenübertragung zwischen einem Muttergerät (z. B. dem elektronischen Regiegerät) und einem Tochtergerät (z. B. dem PCM-Rekorder) muß die Übertragungsfrequenz in der Praxis wesentlich kürzer sein.

Bei solchen Digitalsignalen von 32 Bits pro Wort stehen 20 Bits für die codierten Daten und 12 Bits für Kontrollzwecke zur Verfügung.

Fällt jedoch mehr an Kontroll- oder Anwender-Information an, dann reicht dieser Kontrollbitumfang nicht mehr aus. Wenn man sich aber für eine Erhöhung der Gesamt-Bitanzahl pro Wort entscheidet, führt das zwangsläufig zu einer weiteren Anhebung der Taktfrequenz. Damit wird eine erhöhte Schaltungs-Verarbeitungsgeschwindigkeit notwendig, was zu Schwierigkeiten bei der Takt-Synchronisation führt.

Aus GB-PS 14 76 878 ist ein Verfahren bekannt, bei dem aus jeweils mehreren Bits bestehende, aufeinanderfolgende Worte seriell über eine einzige Übertragungsleitung übertragen werden. Die übertragenen Datensignale enthalten zugeordnete Wortsynchronisiersignale, die empfangsseitig abgefragt werden und das Lesen jedes Datenbits innerhalb eines Wortes steuern.

Der Erfindung liegt die Aufgabe zugrunde, bei der seriellen Übertragung von Digitalsignalen mit zeitlich hoher Informationsdichte auch über längere Übertragungsstrecken eine einwandfreie Wortsynchronisation zu gewährleisten.

Eine erfindungsgemäße Vorrichtung weist die im Patentanspruch 1 angegebenen Merkmale auf.

Vorteilhafte Weiterbildungen des Erfindungsgedankens sind in den abhängigen Patentansprüchen angegeben.

Nachstehend wird ein Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Zeichnung näher bestimmt. Es zeigt

Fig. 1 eine graphische Darstellung zur Aufteilung eines aus Digitalsignalen bestehenden Wortes,

Fig. 2 ein schematisches Blockschaltbild einer empfangsseitigen Eingangsschaltung,

Fig. 3 ein detailiertes Blockschaltbild einer Wortsynchron-Abtastschaltung aus Fig. 2,

Fig. 4 graphische Darstellungen von an Schaltungspunkten A bis M in Fig. 3 auftretenden Impulsformen,

Fig. 5 eine graphische Aufstellung zur Blockbildung von Worten, und

Fig. 6 verschiedene Ausführungen der Formatbildung eines Wortes.

Das nachstehend beschriebene Ausführungsbeispiel dient der Übertragung von Digitalsignalen, welche die PCM-Form von Tonsignalen wie z. B. Musik darstellen. Zwecks Puls-Codemodulation werden die Tonsignale mit einer Zerlegungs- oder Abtastfrequenz von 50,1 kHz unterteilt und in Digitalsignale mit 32 Bits pro Wort umgestellt, worin für die Toninformation 20 Bits vorgesehen und 12 Bits für Steuerungs- oder Anwenderzwecke reserviert sind.

Bei dem in Fig. 1 graphisch dargestellten Format eines Digitalsignalwortes entspricht A einem Wortsynchronisiersignal zur Synchronisation der Daten Wort für Wort, das hier z. B. eine Nutzimpulsbreite von 50% hat, B den Daten der 32 Bits bei einem Wortschlitz von 32T (T = Datentaktperiode), und C dem Datenformat des bei dieser Ausführung benutzten Digitalsignals. Die in den Kästchen von Fig. 1 eingetragenen Zahlen sind die Bit-Nummern.

Die Periode Tws des Wortsynchronisiersignals A ist gleich der Abtastperiode des PCM-Tonsignals und bei einer Abtastfrequenz von 50,1 kHz etwa 20 µs lang. Die Zeiteinheit T der Datenbits ist 1/32 der Wortsynchronisationsperiode Tws, und von den 32 Bits eines Wortes sind 20 Bits vom 1. Bit MSB bis zum 20. Bit für die zerlegten Daten, und die restlichen 12 Bits vom 21. bis 32. Bit als Steuer- oder Anwender-Bits reserviert. Als Besonderheit dieser Ausführung sind drei Bits, nämlich das 30., 31. und 32. Bit für das Wortsynchronisiersignal in den Daten vorgesehen, welches nachstehend als WSD-Signal bezeichnet wird und sich in seinem Format von den Daten unterscheidet. Beispielsweise werden in Fig. 1 die Bits von MSB bis zum 29. Bit (29SB) mit der Zeiteinheit von T in NRZ-Signale verwandelt (NRZ = Non-Return-to-Zero), die nächsten drei Bits werden durch Zweiteilung in NRZ-Signale mit der Zeiteinheit 1,5 T umgeformt, und die umgekehrten (negativen) und nicht-umgekehrten (positiven) Daten des 29. Bit bilden aufeinanderfolgend die WSD-Signale. Ist der Dateninhalt des 29. Bit = "0", dann erscheinen die WSD-Signale gemäß Fig. 1D in der Reihenfolge "1", "0", und umgekehrt, siehe Fig. 1E.

Die Digitalsignale C werden in Serie über eine einzige Übertragungsleitung in eine (oder mehrere) Eingangsschaltung(en), wie in Fig. 2 dargestellt, wo diese Wortsynchronsiersignale erfaßt werden und auf deren Basis die jeweils in einem Wort enthaltenen Daten gelesen werden.

Diese WSD-Dititalsignale (C in Fig. 1) gelangen in Fig. 2 über einen Eingang 1 zu einer Wortsynchronabtastschaltung 2, und ausgangsseitig werden jeweils an einem Ausgangsanschluß 3, 4 bzw. 5 die erwähnten Wortsynchronsisiersignale A, Bit-Taktsignale bzw. Serien-Datensignale entnommen. Von dem Ausgangsanschluß 5 gehen die von der Wortsynchronabtastschaltung 2 stammenden Serien-Datensignale zu einem als Serien/Parallelumsetzer arbeitenden Schieberegister 6 welches die Daten in Parallelform einem als Paralleltyp ausgebildeten Flip-Flop 7 zuführt. Die beiden Einheiten 6 und 7 erhalten die Bit-Taktsignale aus dem Ausgangsanschluß 4 der Wortsynchronabtastschaltung 2. In dem Schaltungsbereich bis hin zum Flip-Flop 7 erfolgt der Operationsablauf nach den Wortsynchronisiersignalen A der eingehenden Digitalsignale und den entsprechenden Taktsignalen. Nach Verriegelung dieser Daten durch das Flip-Flop 7 gelangen die Signale zu Schaltungen, die durch interne Taktsignale der Empfangsseite oder durch die beispielsweise über Eingänge 11 und 12 eingespeiste Wortsynchronisiersignale A gesteuert werden, beispielsweise in ein als Parallel/Serienumsetzer ausgebildetes Schieberegister 8 oder ein paralleles Flip-Flop 9 zwecks gewünschter Signalverarbeitung der Empfangsseite. Das Schieberegister 8 symbolisiert die parallelen Daten für jedes Wort aus Flip-Flop 7 mit den internen Taktsignalen der Empfangsseite und wandelt sie in Seriendaten eines für die Signalverarbeitung auf der Empfangsseite geeigneten Formats um, die dann von einem Ausgangsanschluß 13 abgegeben werden. Ähnlich führt das Flip-Flop 9 eine Umwandlung der Digitaldaten in eine für die interne Verarbeitung auf der Empfangsseite geeignete Form durch und gibt sie über einen Ausgangsanschluß 14 ab. Auf das Schieberegister 8 oder Flip-Flop 9 kann ggf. verzichtet werden. Die Wortsynchronisiersignale A vom Ausgangsanschluß 3 der Wortsynchronabtastschaltung 2 werden an den Taktsperranschluß des Flip-Flop 7 gelegt und dienen so der Erhaltung der normalen Beziehung zwischen den Daten jedes Wortes und der Bit-Reihenfolge. Außerdem gelangen höherfrequente Taktsignale, deren Frequenz das n-fache (n = 5 oder eine größere ganze Zahl) des Bit-Taktes beträgt, über den Anschluß 15 zur Wortsynchronabtastschaltung 2.

Falls wegen räumlicher Nähe zwischen den Geräten die Signalübertragungsleitung kurz ist, kann auf das parallele Flip-Flop 7 verzichtet werden und es können stattdessen die parallelen Signale aus dem Schieberegister 6 direkt zum Schieberegister 8 oder Flip-Flop 9 geleitet werden. In diesem Fall kann das Schieberegister 6 die empfangsseitigen Taktsignale aus dem Takteingang 11 erhalten.

Nähere Einzelheiten der Wortsynchronabtastschaltung 2 werden nachstehend in Verbindung mit Fig. 3 und 4 erläutert: In einen Eingang 1 von Fig. 3 werden Digitalsignale A von Fig. 4 eingespeist, bei denen die Zeiteinheit T der Datenbits zwischen den Zeitpunkten t₁ und t₂ in eine Zeiteinheit 1,5 T zwischen den Zeitpunkten t₂ und t₃ umgedreht wird. Der Dateninhalt des 29. Bit eines Wortes liegt zwischen t₁ und t₂, während zwischen t₂ und t₃ sowie zwischen t₃ und t₄ das WSD-Signal eingefügt wird; t₄ liegt zeitlich um 1,5 T nach t₃. Somit beginnt das nächste Einzelwort mit t₄, und danach schließt sich nach jeweils einer Zeiteinheit T der Dateninhalt von MSB, 2SB, . . . an.

Danach werden hochfrequente Taktsignale mit einer Periode 1/n (n = 5 oder eine größere Zahl) dieser Zeiteinheit T an den Takteingang 15 gelegt. Im vorliegenden Fall haben die hochfrequenten Taktsignale ein n = 6 (d. h. eine Periode T/6), wie unter B in Fig. 4 dargestellt. Die nach dem Zeitpunkt t₁ erzeugten höherfrequenten Taktsignale B sind mit t₁₁, t₁₂, t₁₃ . . . bezeichnet, und ihre Anzahl beträgt normalerweise sechs, aber wenn der Abstand zwischen t₁ und t₁₁ annähernd Null wird, können je nach dem zwischen den Eingangsdaten und den empfangsseitigen Taktsignalen vorhandenen Fehlern oder von anderen Faktoren abhängig auch fünf oder sieben Taktimpulse vorhanden sein. Zwischen den Zeitpunkten t₂ und t₃ sind diese Taktimpulse mit t₂₁, t₂₂ . . . bezeichnet, usw. Zwischen t₂ und t₃ liegen gewöhnlich neun Taktimpulse, mit einer Toleranz von ±1 aus den zuvor genannten Gründen.

Die zum Eingang 1 in Fig. 3 kommenden digitalen Datensignale A (Fig. 4) gelangen in ein durch die höherfrequenten oder schnellen Taktsignale B angesteuertes Flip-Flop 21 vom D-Typ, welches bekannterweise nach den Taktsignalen vom Taktanschluß 15 die Zustandsänderung am Eingang 1 auf seinen Q-Ausgang überträgt. Die gegenüber den schnellen Taktsignalen B eine wählbare Phasendifferenz von Δ t aufweisenden Digitalsignale A werden in mit den Taktsignalen B synchrone Digitalsignale C umgesetzt, die bei einer Phasendifferenz 0 wegen des Schaltungsfrequenzgangs eine geringe Zeitverzögerung haben und am Q-Ausgang verfügbar sind. Diese Digitalsignale C gehen zum nächsten D-Flip-Flop 22, welches an seinem Q-Ausgang Digitaldaten D abgibt, die um eine Periode T/6 des schnellen Taktsignals B verschoben sind. Die Q-Ausgänge beider D-Flip-Flop 21 und 22 gehen zu einem Exclusiv-ODER-Glied 23 zwecks Bildung des Übergangssignals E (ob "1" oder "0" umgedreht sind oder nicht) der Digitalsignale. Das Eingangs-Digitalsignal A wird bei t₂ und t₃ zwangsweise umgedreht, und das Übergangssignal E hat jeweils zwischen t₂₁ und t₂₂ sowie zwischen t₃₁ und t₃₂ einen Übergangsimpuls P₁ bzw. P₂. Zwischen diesen Übergangsimpulsen P₁ und P₂ liegen gewöhnlich neun schnelle Taktimpulse, und die Unterscheidung der WSD-Signale erfolgt durch Zählung und Erkennung von acht, neun und zehn schnellen Taktimpulsen bei einer Fehlermöglichkeit von ±1.

Die WSD-Unterscheidung erfolgt mittels eines Zählers 24 (ein vorgesetzter Hexadezimal-Zähler) und einer logischen Matrixschaltung 25. Die Zahl 5 steht als Vorsetzwert, und die Vorsetz-Operation läuft gemäß den Übergangsimpulsen P₁ von E unter Durchzählung der schnellen Taktimpulse entsprechend den in G in Fig. 4 dargestellten Zahlenwerten ab. Die Ausgänge Q _A , Q _B , Q _C und Q _D des Zählers 24 entsprechen den Dezimalzahlen 1, 2, 4 bzw. 8. In der Matrixschaltung 25 werden durch NAND-Glieder 26 und 27 zunächst die NAND-Werte von Q _A , Q _B gebildet sowie aus Q _C , Q _D und dem NAND-Wert von E Ausgangssignale H gebildet. Wenn der Zähler 24 den Zählwert 12, 13 oder 14 erreicht, werden alle Werte Q _A . . .Q _D = H, und wenn in dieser Periode der Übergangsimpuls P₂ von E erzeugt wird, entsteht in dem Ausgangssignal H ein WSD-Erkennungsimpuls P₃. Dieses Ausgangssignal H geht zum Ladeanschluß zwecks Vor-Setzens des nächsten vorsetzbaren Hexadezimalzählers 31.

Damit der Zähler 24 nicht durch den Übergangsimpuls P₂ von Signal E vor-gesetzt werden kann, geht das Signal E über ein NAND-Glied 28 zu dem Vorsetz-Kontrollanschluß des Zählers 24, und durch Zuführen des WSD-Erkennungsimpulses P₃ an das NAND-Glied 28 wird der Durchlaß des Übergangsimpulses P₂ verhindert. Folglich ist nur die umgekehrte Version des Übergangsimpulses P₁ in dem Ausgangssignal von NAND-Glied 28 enthalten.

Ferer erzeugt der Zähler 24 mit Zählwert 15 einen Trägerimpuls über ein Umkehrglied 29 an einem Takteingangssperranschluß (Taktdurchlaßanschluß) und hält diesen Zählwert 15 bis zum Anlaufen der Vor-Setzoperation mit dem nächsten Übergangsimpuls.

Der Zähler 31 ist so ausgelegt, daß er die Bit-Taktsignale zum Lesen des Dateninhalts jedes Bits in einem Wort aufnimmt. Der Trägerimpuls wird deshalb durch ein Umkehrglied 32 umgedreht und über ein ODER-Glied 30 in den Vor-Setzanschluß eingespeist. Er zählt die schnellen Taktimpulse (Periode wie Zeiteinheit T) und wiederholt die Zählung gewöhnlich sechsmal. Von den gleichen Ausgängen Q _A , Q _B , Q _C und Q _D wie oben geht Q _C über ein Umkehrglied 33.

Wird dann der WSD-Erkennungsimpuls P₃ des Ausgangssignals H von der Matrixschaltung 25 über das ODER-Glied 30 zum Ladeanschluß des Zählers 31 gegeben, dann wird der Vor-Setzwert 10 geladen und von ihm aufwärts die Impulse des schnellen Taktsignals B gezählt; siehe I in Fig. 4. Dort sind die echten Zählwerte eingetragen. Beim Springen des Zählwertes von 11 auf 12 fehlt der Ausgang J des Umkehrgliedes 33, und bei Erreichen des Zählwertes 15 wird ein Träger erzeugt und im Ausgangssignal K des Umkehrgliedes 32 ein umgekehrter Trägerimpuls Pc gebildet, der über das ODER-Glied 30 zum Ladeanschluß des Zählers 31 geht, so daß 10 vor-gesetzt wird. Bei Erreichen des Zählwertes 15 läuft ein neuer Zählvorgang ab 10 an, und wenn der Zählwert von 15 auf 10 springt, geht der Ausgang des Umkehrgliedes 33 hoch. Dieser Ablauf wiederholt sich ähnlich mit einer Periode von sechs Zählungen von 10 auf 15 (Zeiteinheit T der Daten-Bits), und der Zeitpunkt, in dem der Ausgang J hochgeht, bildet die Mittelposition dieses Dateninhalts der digitalen Datensignale D. Durch Lesen jedes einzelnen Dateninhalts der digitalen Datensignale D während der Hoch-Zeit des Bit-Taktausgangs J werden Fehllesungen vermieden. Bei diesem System gehen zum Beispiel die Datensignale D zu einem Flip-Flop 34, welches durch den Bit-Taktausgang J angesteuert wird, um den Q-Ausgang zum Ausgangsanschluß 5 abzugeben.

Dann werden mittels eines J-K-Flip-Flops 36 und eines D-Flip-Flops 37 die mit dem Bit-Takt J synchronisierten Wortsynchronisiersignale gewonnen. Der K-Eingang von Flip-Flop 36 erhält das WSD-Erkennungssignal H und gibt seinen -Ausgang (L in Fig. 4) an das D-Flip-Flop 37 ab. Mit dem Bit-Taktausgang J als Takt für das D-Flip-Flop 37 wird dessen Q-Ausgang ein mit dem Bit-Takt J synchronisiertes Wortsynchronisiersignal (= M in Fig. 4) und geht vom Anschluß 3. Der -Ausgang vom D-Flip-Flop 37 wird als S-Ausgang des J-K-Flip-Flops 36 benutzt.

Von den so gelesenen 32 Bits des einen Wortes dienen die von MSB bis zum 20. Bit als Musterdaten für Tonsignale und der Rest als Kontroll- oder Anwender-Bits; die letzten drei Bits bzw. das 30., 31. und 32. Bit werden jedoch als WSD-Signal benutzt. Die Notwendigkeit der Benutzung als Synchronsperrinformations-Bits oder Anhebungsinformations-Bits bei den übrigen neun Bits ist schon sichergestellt, folglich bleiben nur wenige Bits für Anwenderzwecke frei.

Deshalb wird eine größere Anzahl von Bits in einem Block zusammengefaßt, und die Kontroll- oder Anwender-Bits in jedem Wort in einem Block werden entweder für Kontrolldaten oder Anwenderdaten ausgenutzt, so daß eine erheblich größere Anzahl von Bits verfügbar ist.

Die Aufstellung in Fig. 5 ergibt 256 Worte in einem Block, wobei das 29. Bit in jedem Wort ein Blockkennzeichenbit ist. Die horizontal angeordneten Zahlen in Fig. 5 bilden die Bit-Nummern in jedem Wort; auf der Vertikalachse sind die Wortnummern aufgetragen. Mit "1" und "0" sind die Datenwerte im 29. Bit eingetragen. Die 21. bis 28. Bits des ersten Wortes dienen als Kontroll-Bits, und die 21. bis 28. Bits in jedem der übrigen 2. bis 256. Worte werden als Anwender-Bits ausgenutzt. Abhängig davon, ob die 21. bis 28. Bits in jedem Wort Kontroll-Bits oder Anwender-Bits sind, ist das Blockkennzeichenbit entweder "1" oder "0". Das die Kontroll-Bits enthaltene Wort befindet sich oben im Block. Die Einteilung eines Blockes ist durch Lesen des 29. Bit jedes Wortes erkennbar. Zur Vergrößerung der Anzahl von Kontroll- oder Steuerbits wird, beginnend mit dem ersten Wort, fortlaufend nach unten, das 29. Bit jedes Wortes auf "1" gesetzt. Die Lesezeit für die Kontroll- oder Anwender-Bits für 256 in einem Block enthaltene Worte entspricht 256mal der Wortsynchronisierperiode Tws und dauert etwa 5 ms bei einer Abtastfrequenz von etwa 50 kHz. Damit ist ein sicherer Zugriff zu den Kontrolldaten gewährleistet.

Bei dem erfindungsgemäßen Übertragungssystem für Digitalsignale werden die Wortsynchronisiersignale jedes Wortes, welches mehrere Bits enthält (beispielsweise 32 Bits pro Wort), in Serie zusammen mit Datensignalen über eine einzige Übertragungsleitung übertragen, und empfangsseitig werden die Wortsynchronisiersignale abgefragt und die betreffenden Datenbits in einem Wort in Abhängigkeit von den abgefragten Wortsynchronisiersignalen gelesen. Die erfindungsgemäße Anordnung kann so Daten und Wortsynchronisiersignale auf einer einzigen Übertragungsleitung übermitteln. Selbst wenn wegen eines großen räumlichen Abstands zwischen den Geräten der Sende- und der Empfangsseite die Übertragungsleitung lang ist, bleibt die Relativposition der einzelnen Daten auf der Zeitachse gegenüber den Wortsynchronisiersignalen soweit unverändert, daß die Daten korrekt lesbar bleiben. Die Serienübertragung hat gegenüber der Parallelübertragung den Vorteil, daß die Verbindungseinrichtungen wesentlich einfacher und zuverlässiger sind.

Darüber hinaus hat die erfindungsgemäße Signalübertragungsanordnung den Vorteil, daß die Wortsynchronisiersignale in ein Wort der Digitalsignale einsetzbar und als solche von den Datensignalen unterscheidbar sind. Zur Unterscheidung erhalten beispielsweise die Wortsynchronisiersignale eine andere Impulsbreite als die für die Daten-Bits verwendeten Impulse.

Bei dem oben beschriebenen Beispiel werden NRZ-Signale mit einer Periode T als Datensignale verwendet, weil die Impulsbreite ein ganzzahliges Mehrfaches von T ist. Als Wortsynchronisiersignale werden 2-Bit-NRZ-Signale mit einer Impulsbreite von 1,5T benutzt und relativ zu den ihnen jeweils vorangehenden Bits umgedreht. Es können jedoch auch andere verschiedene Formate von Wortsynchronisiersignalen benutzt werden; siehe beispielsweise Fig. 6. Hierbei sind die Wortsynchronisiersignale WSD auch in die mehrere Bits in einem Wort umfassenden Digitalsignale (A) eingefügt. Die Zeiteinheit für ein Bit ist T, jedoch je nach der Ausdrucksart der Datensignale kann die Impulsbreite auch von T abweichen. Werden beispielsweise die Datensignale durch NRZ-Signale (Non Return to Zero) gebildet, kann die Impulsbreite ganzzahlige Vielfache von T annehmen, damit die Impulsbreite der Wortsynchronisiersignale WSD davon abweichend Werte wie 0,5T oder 1,5T annehmen kann, siehe B, E und F in Fig. 6. Im Fall B ist das 31. Bit "L" und das 32. Bit "H" oder "L" nach Ablauf jeder 0,5T-Periode, und dabei bilden diese beiden Bits Wortsynchronisiersignale WSD. Bei E liegt das 29ste Bit auf "L" und das 30ste, 31ste und 32ste Bit werden durch zwei geteilt, und jedes von ihnen nimmt nach Ablauf jeder 1,5T-Periode entweder den Zustand "H" oder "L" an. Das gleiche gilt für den Wert "0" des 29. Bit in dem vorherigen Beispiel; da dieses Muster festliegt, ist die Entschlüsselung der Wortsynchronisation sehr einfach. Bei F in Fig. 6 wird allein das 32. Bit benutzt, und die umgekehrten und nicht-umgekehrten Signale des 31. Bit wechseln sich mit einer Periode von 0,5T ab. Werden PE- oder FM-Signale mit der Periode T als Datensignale benutzt, können die Wortsynchronsignale WSD durch Impulse mit einer Breite 1,5T geformt werden, weil die Impulsbreite entweder 0,5T oder T beträgt.

Auf Grund der Verwendung derartiger Wortsynchronsignale ist es möglich die Daten und die Wortsynchronsignale gemeinsam auf einer einzigen Übertragungsleitung zu übermitteln, empfangsseitig die Wortsynchronsignale deutlich von den Datensignalen zu unterscheiden und durch Abtastung der Wortsynchronsignale einwandfrei zu lesen.

Die Erfindung beschränkt sich keineswegs auf die hier erläuterten Beispiele, vielmehr ist sie auch in anderen Übertragungssystemen anwendbar, wo z. B. digitalisierte Videosignale übertragen werden müssen. Ferner kann ein Wort statt nur 32 Bits jede andere gewünschte Bit-Anzahl wie 16, 24, 64 Bits o. dgl. enthalten. Auch können sich die Wortsynchronsignale von den Datensignalen außer durch eine geänderte Impulsbreite noch durch eine geänderte Phase oder Amplitude unterscheiden. Die Position des Wortsynchronsignals im Wort kann auf jede gewünschte Bit-Nr. festgelegt werden, vorausgesetzt, sie wurde vorher festgelegt und ermöglicht die Identifizierung der Positionen der einzelnen Datenbits im Wort.

Claims (8)

1. Vorrichtung zum Empfangen in der Form von Worten dargestellter binärer Daten, die jeweils Serien-Daten-Signale und ein Wortsynchronisiersignal enthalten, wobei jedes Daten-Bit eine Taktperiode T umfaßt und jedes Wortsynchronisiersignal Impulse enthält, die eine Dauer des 0,5- oder 1,5fachen der Taktperiode aufweisen mit

• - einer Wortsynchronabtastschaltung (2), die über einen Eingang (1) Worte und über einen Anschluß (15) Taktsignale mit einer ausreichend hohen Frequenz erhält, um jedes Wortsynchronisiersignal diskriminieren zu können, zum Reproduzieren des Wortsynchronisiersignals (M), eines mit dem Wortsynchronisiersignal (M) synchronisierten Bit-Taktsignales (J) und eines Serien-Datensignales,

gekennzeichnet durch:

• - ein erstes Schieberegister (6) zum Empfangen der Bit-Taktsignale (J) und der Serien-Datensignale der Wortsynchronabtastschaltung (2) zum Umsetzen der Serien-Daten in Parallel-Daten,
• - ein erstes Flip-Flop (7) zum Empfangen der Parallel-Daten des ersten Schieberegisters (6), des Wortsynchronisiersignales und des Bit-Taktsignales der Wortsynchronabtastschaltung (2), und durch
• - eine Einrichtung (8, 9) zum Empfangen der Parallel-Daten des ersten Flip-Flop (7) und eines internen Taktsignales zur Erzeugung mittels des Taktsignales synchronisierter Ausgangs-Daten in serieller und/oder paralleler Form.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (8, 9) ein zweites Schieberegister (8) enthält, das Seriendaten abgibt.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung ein zweites Flip-Flop (9) enthält, das Daten in paralleler Form abgibt.

4. Vorrichtung nach Anspruch 1, gekennzeichnet durch

• - Schaltungselemente (21, 22, 23), die in der Wortsynchronabtastschaltung (2) vorhanden sind, zur Erzeugung eines Übergangssignales (E),
• - einen ersten Zähler (24), an dem die Ausgangssignale der Schaltungselemente (21, 22, 23) anliegen,
• - eine logische Matrixschaltung (25), der die Ausgangssignale des ersten Zählers (24) und der Schaltungselemente (21, 22, 23) zugeführt werden,
• - einen zweiten Zähler (31), an dem die Ausgangssignale der logischen Matrixschaltung (25) anliegen,
• - ein drittes Flip-Flop (34), das die Ausgangssignale des zweiten Zählers (31) als Taktsignal (J) und die Signale der eingegebenen Worte als Daten aufnimmt und die Seriendatensignale abgibt, und durch
• - ein viertes Flip-Flop (37), an dem die Ausgangssignale des zweiten Zählers (31) als Taktsignal (J) anliegen, und an dessen Ausgang das Wortsynchronisiersignal (WSD) erscheint.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltungselemente zwei vom hochfrequenten Taktsignal getaktete und in Reihe geschaltete Flip-Flops (21, 22) sind, an deren Eingängen die Worte anliegen, sowie

• - ein erstes ODER-Glied (23) umfassen, dem die Ausgangssignale der beiden Flip-Flops (21, 22) zugeführt sind.

6. Vorrichtung nach Anspruch 4, gekennzeichnet durch ein weiteres Flip-Flop (36), das die Ausgangssignale der logischen Matrixschaltung (25) und das hochfrequente Taktsignal (B) erhält, und dessen Ausgangssignale am vierten Flip-Flop (37) anliegen.

7. Vorrichtung nach Anspruch 4, gekennzeichnet durch ein zweites ODER-Glied (30), das zwischen die logische Matrixschaltung (25) und den zweiten Zähler (31) geschaltet ist und die Ausgangssignale des zweiten Zählers (31) erhält.