DE3687800T2

DE3687800T2 - Netzwerksystem.

Info

Publication number: DE3687800T2
Application number: DE8686104077T
Authority: DE
Inventors: Noriyuki Abe; Kazuyoshi Okada; Tadashi Suzuki
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1985-03-25
Filing date: 1986-03-25
Publication date: 1993-06-09
Anticipated expiration: 2006-03-26
Also published as: EP0196060A2; EP0196060B1; EP0196060A3; DE3687800D1; US4712211A

Description

Die vorliegende Erfindung betrifft ein Netzwerksystem gemäß dem Oberbegriff des Anspruchs 1.
Ein Netzwerksystem nach dem Stand der Technik (JP-B-52-13367) weist eine Mehrzahl von Daten-Übertragungssystemen und Daten-Empfangssystemen auf, wobei diese Datensysteme über eine Synchronisations-Signalübertragungsleitung und eine Datenübertragungsleitung verbunden sind, und es weist einen Synchronisationssignalgenerator auf, der ein Synchronisationssignal zu jedem Datensystem über die Synchronisations-Signalübertragungsleitung erzeugt und sendet. Der Synchronisationssignalgenerator erzeugt das Synchronisationssignal derart, daß eine Niveauänderung (Pegeländerung, Amplitudenänderung) in einem M-Folge-Codesignal, das sich in der Reihenfolge H, H, L, L, H, und L in einem konstanten Intervall T wiederholt, in einem Pulsbreiten-Modulationsverfahren durch die Verwendung eines Taktsignals, das eine Periode von τ aufweist, moduliert wird.
Weiterhin weist jedes Datenübertragungssystem folgende Merkmale auf: Einen Empfangsschaltkreis, der das Synchronisationssignal von dem Synchronisationssignalgenerator aufnimmt und das empfangene Synchronisationssignal in das Taktsignal und das M-Folge-Codesignal moduliert; ein Vielfach- Bit-Schieberegister, das aufeinanderfolgend das demodulierte Codesignal synchron zu dem Taktsignal verschiebt; und einen Logik-Gatter-Schaltkreis, der das Gatter öffnet, wenn der Ausgang jeder Stufe (Zustandes) des Schieberegisters logisch berechnet wird, und liefert ein vorbestimmtes logisches Resultat. Ein Kombinations-Logik-Muster aus "H" und "L" -Niveaus des Schieberegisters erscheint siebenmal während einer Periode des M-Folge-Codesignals. Deshalb wird dessen Gatter, falls irgendeines der sieben Arten der Kombinations-Muster als eine Festlegungsbedingung des Logik-Gatter-Schaltkreises ausgewählt wird, nur einmal während einem Intervall des M-Folge-Codesignals geöffnet, so daß ein Daten-Ausgangsschaltkreis ein Bit an Daten in die Daten-Übertragungsleitung abgibt.
In ähnlicher Weise ist jeder Datenempfangsschaltkreis so aufgebaut, daß dann, wenn ein vorbestimmtes Logik-Kombinations-Muster während einem Intervall des M-Folge-Codesignals auftritt, ein Gatter geöffnet wird, so daß ein Bit an Daten empfangen werden kann. Auf diese Weise wird die Datenübertragung und ein Datenempfang zwischen einem der Datensendesysteme und einem der Datenempfangssysteme, die dieselben logischen Bedingungen für die Gatteröffnung wie das Datensendesystem aufweist, möglich, so daß die Datenübertragung und der Datenempfang ohne eine Störung durch Daten, die zwischen irgendwelchen anderen Datensystemen übertragen und empfangen werden, ausgeführt werden kann.
Andererseits besteht ein Bedarf an einem allgemeinen Netzwerksystem, bei dem ein Paritäts-Bit zu einer Eingangs- und Ausgangs-Information derart hinzugefügt wird, daß ein Schaltvorgang oder eine Information auf einem solchen Intensitätsniveau oder einem Schaltzeitverhalten zusätzlich zu der vorstehend angegebenen Eingangs- und Ausgangs-Information übertragen wird, da die Daten eine Vielzahl von Bits aufweisen. In diesem Fall müssen die Daten, falls ein Datensatz übertragen wird, der das vorstehend angegebene herkömmliche Netzwerksystem einsetzt, durch ein Bit übertragen werden, und zwar immer dann, wenn eine Adressen-Koinzidenz auftritt, zum Beispiel muß viele Male die Adressen-Koinzidenz ausgeführt werden, um einen einzigen Datensatz zu übertragen, so daß eine längere Zeit für die Datenübertragung erforderlich ist.
In einem anderen Netzwerksystem nach dem Stand der Technik (EP-A-0 128 406), das eine Verbesserung des vorstehend beschriebenen Netzwerksystems darstellt, können die Daten, falls eine Adresse, die aus dem Synchronisationssignal abgeleitet wurde, mit der bestimmten für eine der Datenübertragungssysteme und eine der Datenempfangssysteme übereinstimmt, zwischen denen eine Vielzahl von Bits übertragen und empfangen werden sollen, die eine Vielzahl von Bits aufweisen, zur gleichen Zeit in einem Pulsweiten-Modulationsverfahren gesendet und empfangen werden.
Da gemäß dem zuletzt beschriebenen Netzwerksystem der Datensatz, der beispielsweise 4 Bits aufweist, innerhalb einer Referenzzeit des Synchronisationssignals, das eine Frequenz von beispielsweise 512 Hz aufweist, übertragen wird, kann die Datenübertragung mit einer höheren Geschwindigkeit ausgeführt werden. Daher ist es möglich, in die 4-Bits den Parisitätsbit einzuschließen, wodurch die Zuverlässigkeit der Datenübertragung entsprechend verbessert werden kann.
Allerdings führt das Netzwerksystem, auch wenn es für ein Netzwerksystem, das den vollständigen Datensatz, der eine Mehrzahl von Bits, und zwar mehr als 4 Bits, aufweist, wünschenswert ist, bei einer hohen Geschwindigkeit übertragen zu können, um die Anwendungsbreite zu vergrößern, das in der EP-A-0 128 406 beschrieben und durch die Merkmale des kennzeichnenden Teils des Anspruchs 1 angegeben ist, zur Erzeugung eines hohen Frequenzrauschens infolge der übermäßig hohen Übertragungsfrequenz in seiner Datenübertragungsleitung.
Unter Berücksichtigung der vorstehend aufgezeigten Problematik ist eine Aufgabe der vorliegenden Erfindung, ein billiges Netzwerksystem anzugeben, in dem das Senden und das Empfangen von Daten, die eine Vielzahl von Bits aufweisen, mit einer höheren Geschwindigkeit durchgeführt werden kann, ohne die Erzeugung eines Hochfrequenzrauschens in einer Datenübertragungsleitung.
Dies kann durch ein Netzwerksystem erreicht werden, das eine Vielzahl von miteinander verbundenen Datensystemen aufweist, wie bereits in dem Oberbegriff des Anspruchs 1 angegeben, das eine fünfte Einrichtung zum Bestimmen, ob eines der mehreren vorbestimmten Codekettenmuster, die von der zweiten Einrichtung erhalten werden, mit einem bestimmten, eine Adresse angebenenden Code übereinstimmt, aufweist, wodurch von der vierten Einrichtung Sendung und Empfang ausgeführt wird in Abhängigkeit von den Inhalten des vorbestimmten Adressen-Codes, wenn die fünfte Einrichtung bestimmt, daß das eine der mehreren vorbestimmten Codekettenmuster mit dem vorbestimmten Adressen-Code übereinstimmt.

Kurze Beschreibung der Zeichnungen

Ein besseres Verständnis der vorliegenden Erfindung wird aufgrund der nachfolgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen erhalten; in den Zeichnungen zeigen:
Fig. 1(a) und 1(b) ein integrales Blockschaltbild eines Netzwerksystems einer ersten Ausführungsform gemäß der vorliegenden Erfindung;
Fig. 2(a) bis 2(n) ein Zeitablaufdiagramm der Ausgangssignale innerer Schalkreise in dem Netzwerksystem, wie sie in den Fig. 1(a) und 1(b) dargestellt sind;
Fig. 3 ein Blockschaltbild eines Netzwerksystems einer zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung;
Fig. 4 ein inneres Blockschaltbild eines Adressen-Taktgenerators, wie er in Fig. 3 dargestellt ist;
Fig. 5(a) bis 5(d) Zeitdiagramme der Ausgangs-Signalniveaus (-pegel) der jeweiligen Schaltkreise, wie sie in Fig. 4 dargestellt sind;
Fig. 6 ein inneres Blockschaltbild eines Adressen-Wiedergabe-Schaltkreises 130, der in jedem Datensystem, wie es in Fig. 3 dargestellt ist, vorgesehen ist;
Fig. 7(a) bis 7(i) Zeitdiagramme der Ausgangssignale der jeweiligen Schaltkreise in dem Adressen-Wiedergabe-Schaltkreis 13, wie er in Fig. 6 dargestellt ist;
Fig. 8 ein inneres Blockschaltbild eines Oszillations- Synchronisations-Schaltkreises 171, der in jedem Datenübertragungsglied, das in der zweiten und der dritten bevorzugten Ausführungsform verwendet wird, eingesetzt ist;
Fig. 9 ein inneres Blockschaltbild eines Oszillations-Synchronisations-Schaltkreises 17R, der in jedem Datenempfangsteil, das in der zweiten und dritten bevorzugten Ausführungsform verwendet wird, eingesetzt wird;
Fig. 10(a) bis 10(g) Zeitablaufdiagramme der Ausgangssignale der jeweiligen Schaltkreise, wie sie in den Fig. 8 und 9 dargestellt sind;
Fig. 11 ein inneres Blockschaltbild eines Adressen-Taktgenerators des Netzwerksystems der dritten bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 12(a) bis 12(h) Zeitdiagramme der Ausgangssignale der jeweiligen Schaltkreise des Adressen-Taktgenerators, wie er in Fig. 11 dargestellt ist;
Fig. 13 ein inneres Blockschaltbild eines Adressen-Wiedergabe-Schaltkreises 130 der dritten Ausführungsform; und
Fig. 14(a) bis 14(f) Zeitablaufdiagramme der Ausgangssignale der jeweiligen Schaltkreise, wie sie in Figur 13 dargestellt sind.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Nachfolgend wird auf die Zeichnungen Bezug genommen, um das Verständnis der Erfindung zu erleichtern.
Die Fig. 1(a) und 1(b) zeigen ein Netzwerksystem gemäß einer ersten Ausführungsform und die Fig. 2(a) bis 2(n) zeigen Zeitablaufdiagramme der Ausgangssignale der jeweiligen Schaltkreise, wie sie in den Fig. 1(a) und 1(b) dargestellt sind.
Wie in den Fig. 1(a) und 1(b) gezeigt ist, weist das Netzwerksystem 1 folgende Merkmale auf: Eine Zeitfolge-Code-Sendeleitung 3; und eine Daten-Übertragungsleitung 5. Eine Einrichtung zur Erzeugung eines Zeitfolgecodes 7, in Fig. 1(a) durch die strichpunktierte Linie umschlossen, ist mit einer Zeitfolgecode-Übertragungsleitung 3 verbunden. Eine Einrichtung zur Wiedergabe eines Synchronisationssignals 9, die durch eine strichpunktierte Linie eingeschlossen ist, eine Einrichtung zur Ermittlung eines Folgecodekettenmusters 11, das in Fig. 1(b) gezeigt ist, eine Einrichtung zur Bildung eines Freigabe-Taktsignals Dc zur Freigabe des Sendens und des Empfangens 13, die in Figur 1(b) gezeigt ist, und eine Einrichtung 15 zum Senden und Empfangen von Daten, wobei diese Einrichtungen 9, 13 und 15 ein Datensende/Empfangssystem, wie es in den Fig. 1(a) und 1(b) dargestellt ist, bilden, sind mit der vorstehend angegebenen Zeitfolgecode-Übertragungsleitung 3 und der Daten-Übertragungsleitung 5 jeweils verbunden.
Es ist anzumerken, daß in dieser Ausführungsform das Datensende- und Empfangssystem entweder als Datensendeeinrichtung oder als Datenempfangseinrichtung verwendet werden kann. Es ist weiterhin anzumerken, daß, obwohl ein Datensende/Empfangssystem in Fig. 1(b) gezeigt ist, eine Mehrzahl von ähnlichen Datensende/Empfangssystemen gleichzeitig mit diesen Übertragungsleitungen verbunden werden können, um auf diese Weise ein ganzes Netzwerksystem zu bilden.
Wie in Fig. 1(a) gezeigt ist, weist eine Einrichtung 7 zur Erzeugung des Zeitfolgecodes folgende Merkmale auf: Einen Codefolge-Erzeugungsschaltkreis 17; und einen Synchronisationssignal-Erzeugungsschaltkreis 19, wobei diese Schaltkreise durch die unterbrochenen Linien eingeschlossen sind.
Weiterhin weist der Codefolge-Erzeugungsschaltkreis 17 ein Drei-Bit-Schieberegister 21 und ein Exklusiv-ODER-Gatter 23 auf. Eine erste Bit-Stufe g1 des Schieberegisters 21 und eine zweite Bit-Stufe g2 des Schieberegisters 21 sind mit entsprechenden Eingangsanschlüssen des Exklusiv-ODER-Gatters 23 verbunden. Ein Ausgangsanschluß des Exklusiv-ODER- Gatters 23 ist mit einem Eingangsanschluß einer dritten Bit-Stufe g3 des Schieberegisters 21 verbunden. Weiterhin empfängt die dritte Bit-Stufe g3 des Schieberegisters 21 ein Ausgangssignal ADRS von der Zeitfolgecode-Erzeugungseinrichtung 7, zum Beispiel von dem Synchronisationssignal-Erzeugungsschaltkreis 19. Wenn das Signal ADRS in die dritte Bit-Stufe g3 des Schieberegisters 21 eingegeben wird, wird ein Bit-Wert der dritten Bit-Stufe g3 zu der zweiten Bit- Stufe g2, ein Bit-Wert der zweiten Bit-Stufe g2 zu der ersten Bit-Stufe g1 und ein Ausgangswert des Exklusiv-ODER-Gatters 23 zu der dritten Bit-Stufe g3 hin verschoben. Demzufolge gibt die erste Bit-Stufe g1 einen drei-Bit-M-Folgecode, wie beispielsweise 1100101, in einem zeitseriellen Modus, aus.
Der Synchronisationssignal-Erzeugungsschaltkreis 19 weist folgende Merkmale auf: Einen Inverter 25, der das Ausgangssignal der ersten Bit-Stufe g1 des Schieberegisters 21 aufnimmt; einen Referenztaktgeber 27; ein UND-Gatter 29, das ein logisches UND eines Ausgangssignals des Inverters 25 und ein Referenztaktsignal t, das eine Periode ta, die von dem Referenztaktgeber 27 ausgegeben wird, aufweist, aufnimmt; einen monostabilen Multivibrator 31, der mit einer ansteigenden Flanke des Eingangssignals synchronisiert ist und der mit einem Ausgangsanschluß des UND-Gatters 29 verbunden ist; einen monostabilen Multivibrator 33, der mit einer ansteigenden Flanke seines Eingangssignals synchronisiert ist; und einen D-Typ-Flip-Flop-Schaltkreis 35, dessen Reset-Anschluß RES das Ausgangssignal des monostabilen Multivibrators 33 aufnimmt, dessen Takt-Eingangsanschluß CLK das Referenztaktsignal t von dem Referenztaktgeber 27 aufnimmt, dessen invertierter Ausgangsanschluß Q mit einem Datenanschluß D davon verbunden ist und dessen SET-Anschluß gegen Masse anliegt.
Es ist anzumerken, daß ein Ausgangsanschluß Q des Flip- Flop-Schaltkreises 35 mit der dritten Bit-Stufe g3 des vorstehend beschriebenen Schieberegisters 21 und mit der Zeitfolgecode-Übertragungsleitung 3 verbunden ist.
Der monostabile Multivibrator 31 gibt einen Impuls ab, der eine Pulsbreite tb synchron zu einem Wechsel des Signalniveaus des Ausgangssignals des UND-Gatters 29 von einem niedrigen Niveau zu einem hohen Niveau ändert. Andererseits gibt der monostabile Multivibrator 33 einen Impuls ab, der die Pulsbreite tb synchron zu einem Wechsel eines Signalniveaus des monostabilen Multivibrators 31 von einem hohen Niveau zu einem niedrigen Niveau aufweist.
Demzufolge können diese monostabilen Multivibratoren 31, 33 das Impulssignal, das die Pulsbreite tb aufweist, zu dem Reset- Anschluß RES des Flip-Flop-Schaltkreises 35 mit einer Zeitverzögerung von tb im Hinblick auf die Änderung in dem Ausgangssignalniveau des UND-Gatters 29 von dem niedrigen Niveau zu dem hohen Niveau senden.
Jede Signal-Zeitabstimmung und jedes Niveau (Pegel) der inneren Schaltkreise der Zeitfolgecode-Erzeugungseinrichtung 7 wird detailliert unter Bezugnahme auf die Fig. 2(a) bis 2(n) beschrieben.
Fig. 2(a) zeigt einen Signalzustand des Referenztaktes t, der die konstante Periode ta von dem Referenztaktgeber 27 nach der Fig. 2(a) aufweist.
Fig. 2(b) zeigt das Signalniveau des ersten Bit-Stufenwechsels g1 des Schieberegisters 21. Fig. 2(c) zeigt die Signalniveauänderung der zweiten Bit-Stufe g2 des Schieberegisters 21. Fig. 2(d) zeigt die Signalniveauänderung der dritten Bit-Stufe g3. Fig. 2(e) zeigt die Ausgangssignalniveauänderung des monostabilen Multivibrators 33. Figur 2(f) zeigt die Signalniveauänderung des Ausgangsanschlusses Q des Flip-Flop-Schaltkreises 35, zum Beispiel das Zeitfolgecodesignal ADRS.
Die Ausgangssignale der dritten Bit-Stufe g1, g2, g3, wie sie in den Fig. 2(b), 2(c) und 2(d) gezeigt sind, werden als Exklusiv-ODER verknüpfte Signale der ersten und der zweiten Bit-Stufe gebildet. Das dritte Bit-Signal g3 wird in Folge zu niedrigeren signifikanten Bit-Stufen g2 und g1 synchron mit jeder ansteigenden Flanke des Synchronisationssignals ADRS verschoben, bei dem eine Zeitdauer in Bereiche der Zeit t0, der Zeit t1, der Zeit t3, . . . und der Zeit t7 unterteilt wird. Der Inverter 25 invertiert die Ausgangssignale der vorstehend beschriebenen ersten Bit-Stufe g1. Das UND-Gatter 29 nimmt ein logisches UND zwischen dem invertierten Signal der ersten Bit-Stufe g1 und dem Referenztaktsignal t auf und gibt das logische UND-verknüpfte Signal ab, um den Anschluß RES des Flip-Flop-Schaltkreises 35 über die zwei monostabilen Multivibratoren 31, 33 zurückzusetzen. Demzufolge erzeugt, wie in Fig. 2(e) gezeigt ist, der Reset-Anschluß RES des Flip-Flop-Schaltkreises 35 ein Impulssignal, das die Pulsbreite tb aufweist, das mit einer Zeitverzögerung tb im Hinblick auf die Zeiten t2, t3 und t5 ausgegeben wird.
Der Flip-Flop-Schaltkreis 35 arbeitet derart, daß das Ausgangssignal von dem Ausgangsanschluß Q synchron mit jeder ansteigenden Flanke des Referenztaktes t, das in seinen Takt-Anschluß CLK eingegeben wird, invertiert wird und bildet zur gleichen Zeit den Zeitfolgecode ADRS, wie er in Figur 2(f) gezeigt ist, mit einem Hochniveau-Signal an dem Ausgangsanschluß Q, der zu dem niedrigen Niveau hin geändert wird. In einem Zeitabschnitt, der einen Code "1" des Signals ADRS anzeigt, besitzt eine Signalwellenform einer Periode entsprechend zweimal (2·ta) des Referenztaktsignals t und besitzt eine abfallende Flanke in einer Mitte zwischen den jeweiligen Zeitabschnitten. Weiterhin entspricht eine Periode des Signals, das einen Code "0" des Signals ADRS kennzeichnet, derjenigen der Periode ta des Referenztaktes t und ihre Breite während des Hochniveau-Zustandes des Signals wird gleich der Zeit tb, die durch den monostabilen Multivibrator 31 vorbestimmt ist. Auf diese Weise wird die Zeitfolgecode-Erzeugungseinrichtung 7 so betrieben, daß das vorstehend beschriebene Zeitfolgecodesignal ADRS erzeugt wird.
Als nächstes wird der Aufbau der Synchronisationssignal-Reproduktionseinrichtung 9 detailliert unter Bezugnahme auf die Fig. 1(a) beschrieben. Die Synchronsationssignal-Reproduktionseinrichtung 9 weist einen Takt/Codeketten-Reproduktionsabschnitt 37 und einen Zwischensynchronisationssignal-Bildungsabschnitt 39 auf.
Der Takt/Codeketten-Reproduktionsabschnitt 37 weist folgende Merkmale auf: Einen monostabilen Multivibrator 41, der mit der Zeitfolgecode-Übertragungsleitung 3 verbunden ist; einen Inverter 43, der mit einem Ausgangsanschluß des monostabilen Multivibrators 41 verbunden ist; und einen D-Typ-Flip-Flop- Schaltkreis 45, der das Signal von der vorstehend angegebenen Zeitfolgecode-Übertragungsleitung 3 an seinem Dateneingangsanschluß D, der mit seinem Taktanschluß CLK mit dem Ausgangsanschluß des Inverters 43 verbunden ist, aufnimmt.
Wenn der Zeitfolgecode ADRS in den monostabilen Multivibrator 41 des Takt/Codeketten-Reproduktionsschaltkreises 37 eingegeben wird, wird ein Impulssignal, das eine Pulsbreite tc synchron zu jeder ansteigenden Flanke des Signals ADRS aufweist, als ein Codeketten-Taktsignal C gebildet, wie dies in Fig. 2(g) gezeigt ist.
Zusätzlich mit dem Codeketten-Taktsignal C, das dann durch die Einrichtung des Inverters 43 invertiert und zu dem Taktanschluß CLK des Flip-Flop-Schaltkreises 45 eingegeben wird, nimmt der Dateneingangsanschluß D des Flip-Flop-Schaltkreises 45 das Zeitfolgecodesignal ADRS auf. Demzufolge gibt der Flip-Flop-Schaltkreis 45 ein demoduliertes Signal M im wesentlichen in Form einer Codekette aus, wie dies in Figur 2(h) gezeigt ist. Das Signal M ist ein NRCZ (Non- Return-to-Zero-Code) codiertes Signal, dessen Phase durch die Pulsbreite tc des breitenmodulierten Signals ADRS 1100 . . . verzögert ist, wie dies in Fig. 2(f) gezeigt ist.
Der das Zwischensynchronisationssignal bildende Abschnitt 39 weist einen monostabilen Multivibrator 47 auf, der das synchronisierte Codekettensignal ADRS von der vorstehend angegebenen Synchronisations-Codeketten-Übertragungsleitung 3 empfängt, und erzeugt ein Impulssignal, das eine Pulsbreite td synchron zu jeder abfallenden Flanke des Codekettensignals ADRS aufweist, und er weist ein UND-Gatter 49 auf, das ein logisches Produkt des Ausgangssignals des monostabilen Multivibrators 47 und des Ausgangssignals des Inverters 43 bildet.
Da der monostabile Multivibrator 47 das Signal ADRS, wie es in Fig. 2(f) gezeigt ist, aufnimmt, wird dessen Ausgangssignal als ein Signal SG1, wie es in Fig. 2(i) gezeigt ist, gebildet.
Das UND-Gatter 49 nimmt das logische Produkt des Signals SG1, wie es in Fig. 2(i) gezeigt ist, und eines invertierten Signals des Signals M, wie es in Fig. 2(h) gezeigt ist, auf und gibt ein Zwischensynchronisationssignal SG2 in einer Wellenform ab, wie sie in Fig. 2(j) gezeigt ist. Das Signal SG2 nimmt eine Form an, in der die Zwischenanstiegsimpulse des Signals SG1, wie dies in Fig. 2(i) gezeigt ist, eliminiert sind, die innerhalb des "0"-Code-Zeitschlitzes vorhanden sind, und es besitzt eine Signalwellenform, die eine ansteigende Flanke in einer mittleren Zeitposition in jedem Zeitschlitz des "1"-Codes des Signals ADRS aufweist.
Der Aufbau der Daten-Sende/Empfangssignal-Erzeugungseinrichtung 13, die in Fig. 1(b) gezeigt ist, wird nachfolgend beschrieben.
Die Datensende/Empfangssignal-Bildungseinrichtung 13 weist ein ODER-Gatter 51, einen Reset/Set-(RS)-Flip-Flop-Schaltkreis 53, einen Datensende/Empfangs-Taktgeber 55 und ein Zählglied 57 auf, wie dies in Fig. 1(b) gezeigt ist.
Das ODER-Gatter 51 empfängt das vorstehend beschriebene Codekettentaktsignal C und das Ausgangssignal SG2 von dem UND-Gatter 49 und gibt ein zusammengesetztes Signal DSY, wie es in Fig. 2(k) gezeigt ist, aus.
Der Flip-Flop-Schaltkreis 53 gibt in Abhängigkeit von dem zusammengesetzten Signal DSY an seinem Set-Anschluß S ein Sendebefehlssignal SG3 an seinem Q-Ausgangsanschluß ab. Zusätzlich dient das Signal SG3 als ein Zähl-Startsignal für das Zählglied 57, das ein Stop-Signal SG4 (das in den Figuren 2(a) bis 2(n) nicht dargestellt ist) ausgibt, um den Anschluß R des Flip-Flop-Schaltkreises 53 zurückzusetzen, wenn der Taktgeber 55 wiederholt ein Signal Dc ausgibt, das eine im wesentlichen vorbestimmte Frequenz achtmal aufweist.
Demzufolge gibt der Taktgeber 55, falls das Zwischensignal DSY, wie es in Fig. 2(k) gezeigt ist, an dem Set-Anschluß S des Flip-Flop-Schaltkreises 53 empfangen wird, ein Datensende/Empfangssynchronisationssignal Dc in Einheiten von achtmal, wie dies in Fig. 2(n) gezeigt ist, für eine Zeitdauer Δt aus. Zusätzlich hält der Taktgeber 55 an, nachdem der Zähler 55 eine vorgegebene Zahl, zum Beispiel 8, gezählt hat.
Wie in Fig. 2(n) gezeigt ist, wird in dem Zeitschlitz (Periode) des Codes "1" ein Halteabschnitt zu einem im wesentlichen mittleren Bereich des Zeitschlitzes zur Vornahme einer zweimaligen Synchronisation an dem mittleren Bereich an dem 16-Bit-Datensatz, zum Beispiel zur Korrektur der abweichenden Taktfrequenz des Taktgebers 55, vorgesehen, so daß die Datensende/Empfangssynchronisationssignale von dem Taktgeber 55 zweimal durch 8-Takt-Bits ausgegeben werden.
Ein Aufbau der Codekettenmuster-Ermittlungseinrichtung 11 wird nachfolgend unter Bezugnahme auf die Fig. 1(a) und 1(b) beschrieben:
Die Codekettenmuster-Ermittlungseinrichtung 11 ist mit einem Codeketten-Ermittlungsabschnitt 59 und einem Gatter-Steuerabschnitt 61 ausgestattet.
Der Codeketten-Ermittlungsabschnitt 59 weist ein Schieberegister 63 und ein Verriegelungsglied 65 auf.
Der Gatter-Steuerabschnitt 61 weist einen Gatter-Steuerspeicher 67 und ein Hauptgatter-Steuerverriegelungsglied 69 auf. Es ist anzumerken, daß der Gatter-Steuerspeicher 67 einen Adressenspeicher 67a und einen Steuersignalspeicher 67b aufweist.
Das Schieberegister 63 verschiebt das codekettenmodulierte Signal M, das sequentiell in der linkesten Bit-Stufe, wie dies in der Fig. 1(b) gezeigt ist, eingegeben wird, zu einer rechts liegenden Bit-Stufe synchron mit dem Taktsignal C und ermittelt sieben Arten von Codekettenmustern, wie 110, 111, 011, .. wie dies in Fig. 2(n) gezeigt ist.
Der Adressenspeicher 67a speichert vorgegebene Bits, die Adressen darstellen. Der Steuersignalspeicher 67b speichert im Wechsel zuvor gespeicherte Gatter-Steuerzustände, um die Gatter-Zustände entsprechend diesen spezifizierten Adressen zu steuern. Der Steuersignalspeicher 67b besitzt einen 2-Bit-Parallelaufbau, wobei ein erster Bit-Abschnitt G1 davon, der einen Bit-Status speichert, anzeigt, ob irgendeine Datenübertragung oder ein Datenempfang entsprechend der spezifizierten Adresse ausgeführt worden ist oder nicht, zum Beispiel wenn der Bit-Status davon 1 ist, wobei entweder eine Datenübertragung oder ein Datenempfang auszuführen ist, und andererseits wird, wenn der Bit-Status 0 ist, weder eine Datenübertragung noch ein Datenempfang ausgeführt. Es ist anzumerken, daß es dann, wenn der erste Bit-Bereich G1 den Wert 0 annimmt, weder eine Datenübertragung noch ein Datenempfang in dem Datensystem ausgeführt wird, so daß es nicht notwendig ist, einen Bit-Status in dem 2-Bit-Abschnitt G2 (z. B. zeigt der zweite Bit-Abschnitt G2 "unbestimmt" an) zu speichern.
Der Verriegelungsschaltkreis 69 verriegelt das Statussignal "1" des ersten Bit-Abschnitts G1 synchron zu der momentan ansteigenden Flanke des vorstehend angegebenen Codekettensignals C, wenn eines der Codekettenmuster, das das Schieberegister 63 ermittelt, mit einer der Adressen, die in dem vorstehend beschriebenen Adressenspeicher 67a gespeichert ist, ein Verriegelungssignal L1 ausgibt, das ein höheres Niveau an der folgenden ansteigenden Flanke des Codekettentaktsignals C aufweist, und er behält das Verriegelungssignal L1 bei, bis der folgende Anstieg des Taktsignals C empfangen wird. Es ist anzumerken, daß der zweite Bit-Abschnitt G2 ein Signal L2 ausgibt, das ein hohes Niveau aufweist, wenn der Bit-Status davon bei "1" liegt, und das ein niedriges Niveau aufweist, wenn der Bit-Status davon bei "0" liegt.
Der Verriegelungsschaltkreis 65 verriegelt das momentane logische Muster des Schieberegisters 63 in Abhängigkeit von dem Empfang des vorstehend beschriebenen Verriegelungssignals L1. Jedes Signal, das in der Codekettenmuster-Ermittlungseinrichtung 11 gebildet wird, wird zu anderen Schaltkreisen, die später beschrieben werden, zugeführt.
Der Gatter-Abschnitt 71 weist einen Verriegelungsschaltkreis 75, einen Hauptgatterschaltkreis 77, ein Übertragungsgatter 79, ein Empfangsgatter 81 und einen Inverter 83 auf.
Der Hauptgatterschaltkreis 77 empfängt das Verriegelungssignal L1 und öffnet dessen Gatter, falls das Signal L1 zu einem hohen Niveau hin geändert wird.
Andererseits wird der Inverter 83 zwischen jedem Steuergatter der Übertragungs- und Empfangsgatter 79, 81 geschaltet, so daß der Öffnungs- und Schließvorgang der Übertragungs- und Empfangsgatter 79, 81 so ausgeführt wird, daß eines geöffnet und das andere geschlossen und vice versa ist.
Im Detail ist das Übertragungsgatter 79, wenn sich das Signal L2, das in den Verriegelungsschaltkreis 75 eingegeben wird, auf einem hohen Niveau befindet, geöffnet und das Empfangsgatter 81 geschlossen, und wenn sich das Signal L2 auf einem niedrigen Niveau befindet, wird das Empfangsgatter 81 geöffnet und das Übertragungsgatter 79 geschlossen.
Der Übertragungs/Empfangsabschnitt 73 weist einen Datenübertragungsabschnitt 731 und einen Datenempfangsabschnitt 73R auf.
Der Datenübertragungsabschnitt 73T weist folgende Teile auf: Einen Parallel-Seriell-Konverter 85, der das vorstehend beschriebene Datensende/Empfangsermöglichungs-(Freigabe-)Taktsignal DC empfängt, der ein paralleles Signal in einen seriellen Datensatz in dem NRZ-(Non-Return-to-Zero) Verfahren konvertiert und den seriellen Datensatz zu dem Übertragungsgatter 79 sendet; und einen Datenausgangsspeicher 87, der Adressenspeicherabschnitte 87a und Ausgangsdatenspeicherabschnitte 87b aufweist, die Datensätze speichern, die ausgegeben werden sollen, wobei jeder gespeicherte Datensatz einer der Adressen, die in den Adressenspeicherabschnitten 87a gespeichert sind, entspricht. Der Ausgangsdatenspeicherabschnitt 87b speichert die Eingangssignale von einem Eingangsbearbeitungsschaltkreis 89 als eine Information in Form von 16-Bits oder 8-Bits entsprechend jeder vorbestimmten Adresse. Ein Paritäts-Bit kann zu einer solchen Information von 16-Bits oder 8-Bits hin zuaddiert werden.
Wenn das Codekettenmuster, das in der Verriegelungseinrichtung 65 des vorstehend beschriebenen Codekettenmuster-Ermittlungsabschnitts 59 verriegelt wurde, einer der Adressen, die in dem Adressenspeicherabschnitt 87a gespeichert sind, entspricht, gibt der Parallel-Seriell-Konverter 85 (P/S CON) 16-Bit- oder 8-Bit-Datensätze aus, die in irgendeinem der Ausgangsdatenspeicherabschnitte 87b gespeichert sind, deren Position derjenigen des vorstehend beschriebenen Adressenspeicherabschnitts 87a entspricht, und gibt die parallel-seriell-konvertierten Datensätze sequentiell zu der Datenübertragungsleitung 5 über das Übertragungsgatter 79 und das Hauptgatter 77 ab. Es ist anzumerken, daß in dieser Ausführungsform die Daten, die in den Ausgangsdatenspeicherabschnitten 87b gespeichert sind, 16-Bits in den Adressen 110, 001, 010, und 101 und 8-Bits in den Adressen 111, 011 und 100 aufweisen. Eine solche Restriktion wird durch die Zeitbreite, die das Codekettensignal als 1 definiert, verursacht, das zweimal der Zeitbreite entspricht, die das Codekettensignal bei 0 definiert.
Der Empfangsabschnitt 74R weist andererseits folgende Teile auf: Einen Seriell-Parallel-Konverter 91 (S/B CON.) der einen 16-Bit oder einen 8-Bit seriellen Datensatz über das Empfangsgatter 81 synchron zu dem vorstehend beschriebenen Datensende/Empfangssignal Dc aufnimmt und der den seriellen Datensatz in dem NRZ-Code in einen parallelen Datensatz konvertiert; und einen Speicher 93 für die empfangenen Daten, der die parallelen Daten von dem Seriell-Parallel-Konverter 91 in einen Speicherbereich unter einer Adresse, die durch die vorstehend beschriebene Verriegelungseinrichtung 65 spezifiziert wird, speichert.
Der Speicher 93 für die empfangenen Daten weist Adressen- Setzabschnitte 93a und Datenspeicherabschnitte 93b auf. Die Daten, die in einem der Datenspeicherabschnitte 93b gespeichert sind, werden zu einem Ausgangsverarbeitungsschaltkreis 95 hin ausgegeben, in dem eine vorbestimmte Verarbeitung ausgeführt wird.
Der Aufbau des Netzwerksystems wird nachfolgend beschrieben.
Eine detaillierte Beschreibung der Durchführung einer Zwischenkorrektur für das Datensende/Empfangsermöglichungs- Taktsignal, wenn der 16-Bit-Datensatz übertragen werden soll, wird weiter unten vorgenommen.
Es wird nun angenommen, daß eines der Codekettenmuster, zum Beispiel 110, an dem Schieberegister 63 der Codekettenmuster-Ermittlungseinrichtung 11 zu einem Zeitpunkt t0 auftritt, wie dies in den Fig. 2(a) bis 2(n) gezeigt ist.
Es wird angenommen, daß das Codekettenmuster 110 irgendeiner Codeanzeigeadresse, zum Beispiel 110, die in dem Adressenspeicherabschnitt 67a gespeichert ist, entspricht, und daß ein Zwei-Bit-Status 1,1 in einem der Steuersignalspeicherabschnitte 67b entsprechend der spezifizierten Adresse 110 gespeichert wird.
Zu diesem Zeitpunkt verriegelt die Verriegelungseinrichtung 69 den Status 1 des ersten Bits G1 des Steuersignalspeicherabschnitts 67b, gibt ein Signal auf einem hohen Niveau zum nächsten Zeitabschnitt t1, wie es in den Figuren 2(a) bis 2(n) gezeigt ist, aus, und zwar zu dem Zeitpunkt t1, wenn das nächste Codekettenmustertaktsignal C ansteigt, öffnet das Hauptgatter 77, bis ein Zeitpunkt t2 erreicht ist, zu dem das Codekettenmustertaktsignal C erneut ansteigt, und gibt das vorstehend angegebene Signal auf einem hohen Niveau an die Verriegelungseinrichtung 65 ab.
Die Verriegelungseinrichtung 65 verriegelt das vorstehend angegebenen Codekettenmuster 110 des Schieberegisters 63 in Abhängigkeit des Status unter dem hohem Niveau des Signals L1 und behält sein Kettenmuster zwischen den Zeitpunkten t1 und t2, wie dies in den Fig. 2(a) bis 2(n) gezeigt ist.
Zusätzlich gibt der Verriegelungsschaltkreis 75, da zu diesem Zeitpunkt "1" in den zweiten Bit-Abschnitt G2 des Steuersignalspeicherabschnitts 67b eingeschrieben ist und der Bit-Status 1 zeigt, daß der Zeitpunkt für das die Daten zu übertragende Niveau vorliegt, ein Signal auf einem hohen Niveau ab und arbeitet derart, daß das Übertragungsgatter 79 zwischen den Zeitpunkten t1 und t2 geöffnet und das Empfangsgatter 81 dazwischen geschlossen wird. Der Set-Anschluß S des Flip-Flop-Schaltkreises 53 in der datenübertragungs/empfangssignalbildenden Einrichtung 13 empfängt das Datenübertragungs/Empfangssynchronisationssignal DSY, wie es in Fig. 2(k) gezeigt ist, und gibt das Datensende/Empfangsermöglichungs-Taktsignal Dc, wie es in Fig. 2(n) gezeigt ist, zwischen den Zeitpunkten t1 und t2 von dem Ausgangsanschluß des Taktgliedes 55 aus.
Das Freigabe-Taktsignal Dc oszilliert achtmal mit einer vorgegebenen Frequenz synchron zu dem Zeitpunkt t1, wo es für einen Augenblick gehalten wird, wird dann zu einem Zwischenzeitpunkt t1' zwischen den Zeitpunkten t1 und t2 synchronisiert und wird erneut achtmal synchron zu dem Zeitpunkt t1' synchronisiert, wie dies in Fig. 2(n) gezeigt ist.
Demzufolge gibt der Parallel-Seriell-Konverter 85 einen 16-Bit-Datensatz in dem NRZ-Code entsprechend der Adresse 110 des Datenausgangsspeichers 87 derart ab, daß die ersten 8-Bits des 16-Bit-Datensatzes zu dem Zeitpunkt t1 ausgegeben werden und die nächsten verbleibenden 8-Bits davon nachfolgend zu dem Zeitpunkt t1' in dem NRZ-Code ausgegeben werden. Der 16-Bit-Datensatz wird so zu der Datenübertragungsleitung 5 über das Gatter 79 gesendet und das Hauptgatter 77 von dem Parallel-Seriell-Konverter 85 wird von einem entsprechenden (nicht dargestellten) Datenempfänger aufgenommen.
Auf der anderen Seite wird der Empfang der Daten, wie nachfolgend angegeben, ausgeführt.
Es wird zunächst angenommen, daß zum Beispiel eine Adresse 010 einem der Adressenspeicherabschnitte 67a der Codekettenmuster-Ermittlungseinrichtung 11 und einem der Adressenspeicherbereiche 93a des Empfangsabschnitt 73R zugeordnet ist. Zusätzlich wird angenommen, daß das Codekettenmuster 010 an dem Schieberegister 63 anliegt. Das Hauptgatter 77 und das Empfangsgatter 81 werden zwischen den Zeitpunkten t6 und t7, wie dies in den Fig. 2(a) bis 2(n) gezeigt ist, in der gleichen Weise wie in dem Fall der Datenübertragung geöffnet und der 16-Bit-Datensatz wird zweimal durch 8-Bits in den Seriell-Parallel-Konverter 91 über die Datenübertragungsleitung 5, das Hauptgatter 77 und das Empfangsgatter 81 von dem entsprechenden (nicht dargestellten) Datenübertragungsglied eingegeben.
Der Seriell-Parallel-Konverter 91 gibt den 16-Bit-Datensatz zweimal durch 8-Bits synchron zu dem Datensende/Empfangsermöglichungs-(Freigabe-)Taktsignal Dc ein.
Wie vorstehend beschrieben ist, werden, da die Daten, die in der Datenübertragung und dem Datenempfang eine Vielzahl von Bits (sechzehn Bits) aufweisen, in eine Anzahl von Bits (in dieser Ausführungsform acht Bits) unterteilt werden, was unbedeutend für einen Fehler ist, der durch den Datenübertragungs- und Empfangstaktgeber 55 verursacht wird, wobei die Synchronisation an dem Head-Abschnitt (Anfangs-Abschnitt) des unterteilten Datensatzes durchgeführt wird, wobei eine Synchronisationsabweichung zwischen der 16-Bit- Daten-Übertragung und dem Empfang nicht auftritt.
Es ist anzumerken, daß, obwohl in der Beschreibung der ersten bevorzugten Ausführungsform die Datenübertragung/der Datenempfang eines 16-Bit- oder 8-Bit-Datensatzes beispielhaft beschrieben ist, alternativ Datensätze einer anderen Anzahl von Bits, zum Beispiel 8-Bit- oder 4-Bit-Datensätze, oder 32-Bit- oder 16-Bit-Datensätze übertragen oder empfangen werden können.
Zusätzlich wird, obwohl in der vorstehend beschriebenen Ausführungsform das Zwischensynchronisationssignal an einer Zwischenstellung eines Codes herangezogen wird, dessen Periode (Zeitschlitz) auf das zweifache einer Referenzperiode gesetzt wird, die der Periode der vorstehend beschriebenen Referenztaktimpulsfolge entspricht und die als Periode des anderen Codes herangezogen wird, wobei die Form der Zwischensynchronisation nicht beschränkt wird. Zum Beispiel kann das vorgegebene Zwischensynchronisationssignal mit der Periode eines Codes, die eine Multiplikation der Periode des anderen Codes durch eine von zwei unterschiedliche Zahl erfolgt, an einer Vielzahl von Zwischenpunkten in dem Zustand des einen Codes erhalten werden.
Fig. 3 zeigt einen Teil des Netzwerksystems 1, das sowohl in der zweiten als auch in der dritten bevorzugten Ausführungsform verwendet wird.
Entsprechend der Fig. 3 weist das Netzwerksystem 1 die Adressen-Taktleitung (Zeitfolgecode-Übertragungsleitung) 3 und die Datenleitung (Datenübertragungsleitung) 5 auf.
Der Adressentaktgenerator (Zeitfolgecode-Erzeugungseinrichtung) 7 ist mit der Adressentaktleitung 3 verbunden. Ein Datenübertragungsglied 90 ist mit der Adressentaktleitung 3 über eine Schaltkreisleitung (Leiterbahn) L1 und mit der Datenleitung 5 über eine Schaltkreisleitung L2 verbunden. Ähnlich ist ein Datenempfangsglied 110 mit der Adressentaktleitung 3 über eine Schaltkreisleitung L3 und mit einer Datenleitung 5 über eine Schaltkreisleitung L4 verbunden. Obwohl in der Fig. 3 ein Datenübertragungsglied und ein Datenempfangsglied dargestellt sind, können eine geeignete Anzahl von Datenübertragungsgliedern und Empfangsgliedern mit diesen Leitungen 3, 5 verbunden werden. Eine vorgegebene Adresse wird jedem Datenübertragungsglied und Empfangsglied so zugeordnet, daß die Datenübertragung zwischen dem Datenübertragungsglied und dem Empfangsglied, die jeweils die gleiche vorgegebene Adresse besitzen, durchgeführt wird.
Das Datenübertragungsglied 90 weist folgende Teile auf: (a) einen Adressen-Reproduktionsschaltkreis (Codekettenmuster-Ermittlungseinrichtung) 130, der mit der Adressentaktleitung 3 über die Schaltkreisleitung L1 verbunden ist; (b) einen Adressen-Koinzidenzschaltkreis (Muster/Codekettenvergleichseinrichtung) 150, der mit dem Adressen-Reproduktionsschaltkreis 130 über eine Schaltkreisleitung L5 verbunden ist; (c) einen Oszillations/Synchronisationsschaltkreis (Datenübertragungs/Empfangsfreigabetaktsignale bildende Einrichtung) 171, die mit dem Adressen-Koinzidenzschaltkreis 150 über eine Schaltkreisleitung L6 und mit dem Adressen-Reproduktionsschaltkreis 130 über eine Schaltkreisleitung L7 verbunden ist; (d) einen Paritäts-Bit-Erzeugungsschaltkreis 190, der mit dem Oszillations/Synchronisationsschaltkreis 171 über eine Schaltkreisleitung L8 und mit der Datenleitung 5 über die Schaltkreisleitung L2 verbunden ist; einen Parallel-Seriell-Konvertierschaltkreis 210, der mit der Schaltkreisleitung L8 und dem Paritäts-Bit-Erzeugungsschaltkreis 190 über eine Schaltkreisleitung 29 verbunden ist; und (e) einen Eingangs-Pufferschaltkreis 230, der mit dem Parallel-Seriell-Konvertierschaltkreis 210 über eine Schaltkreisleitung L10 verbunden ist.
Der Paritäts-Bit-Generator 190, der Parallel-Seriell-Konvertierschaltkreis 210 und der Eingangs-Pufferschaltkreis 230 bilden die Daten-Übertragungseinrichtung.
Das Datenempfangsglied 110 weist auf der anderen Seite den Adressen-Reproduktionsschaltkreis 130, den Adressen-Koinzidenz-Schaltkreis 150, den Oszillations/Synchronisationsschaltkreis 17R in der entsprechenden Weise wie die Datenübertragungseinrichtung auf, und die Empfangseinrichtung wird durch einen Paritätsprüfschaltkreis 250, einen Seriell-Parallel-Konvertierschaltkreis 270 und einen Ausgangsdaten-Verriegelungsschaltkreis 290 gebildet. Der Seriell-Parallel-Konvertierschaltkreis 270 ist mit dem Ausgangsdaten-Verriegelungsschaltkreis 290 über die Schaltkreisleitung L11 verbunden und der Paritätsprüfschaltkreis 250 ist mit dem Ausgangsdaten-Verriegelungsschaltkreis 290 über die Schaltkreisleitung L12 verbunden. Es ist anzumerken, daß eine Pfeilmarkierung mit einem Symbol IN eine Dateneingangsschaltkreisleitung von einem (nicht dargestellten) Kodierschaltkreis bezeichnet und eine Pfeilmarkierung mit einem Symbol OUT eine Datenausgangsschaltkreisleitung von Übertragungs-Datensätzen bezeichnet.
Für den Fluß der Datensätze in dem Netzwerksystem wird eine detaillierte Beschreibung in dem letzten Abschnitt der zweiten bevorzugten Ausführungsform vorgenommen.
Die Fig. 4 zeigt einen inneren Schaltkreis des Adressentaktgenerators 70, der in Fig. 3 dargestellt ist, der in der zweiten Ausführungsform verwendet wird.
Die Fig. 5(a) bis 5(d) zeigen Signalzustände in den inneren Schaltkreisen des Adressentaktgenerators 70 in Figur 4.
Der Adressentaktgenerator 70 weist folgende Merkmale auf: (a) einen Referenztaktgenerator 310, der ein Referenztaktsignal S3 erzeugt, das eine vorgegebene, konstante Periode T besitzt, wie dies in Fig. 5(c) gezeigt ist; (b) einen M-Folge- (M-seriellen) Codesignalgenerator 330, der in Abhängigkeit des Taktsignals 53 von dem Referenz-Takt-Generator 310 ein M-Folgecodesignal S3 erzeugt, wie es in Figur 5(a) gezeigt ist; einen Impulsgenerator 350, der ein Impulsfolgesignal S2 erzeugt, das eine Pulsbreite Δt aufweist, wie dies in Fig. 5(b) gezeigt ist. Das Referenz- Takt-Signal S3 besitzt eine Periode T und ein Tastverhältnis von 50%. Der M-Folgecodesignalgenerator 33 weist ein Mehrstufen-Schieberegister und ein Exklusiv-ODER-Gatter auf und gibt Codesignale der Form "1" und "0" auf der Basis des vorstehend beschriebenen Taktsignals 53 in einem M-Folgecode fünfter Ordnung, wie das Codekettensignal S1, in dem Zeitfolgemodus aus. Der M-Folgecodesignalgenerator 330 gibt das M-Folgecodesignal der fünften Ordnung für jede zugehörige Periode sequentiell wie folgt aus:
0000101011101100011111001101001. Das M-Folgecodesignal der fünften Ordnung kann von einem Fünf-Bit-Schieberegister und Exklusiv-ODER-Gatter in der ähnlichen Weise abgeleitet werden, wie dies anhand der ersten bevorzugten Ausführungsform beschrieben wurde. Der Impulsgenerator 350 weist einen monostabilen Multivibrator auf, der mit einer ansteigenden Flanke des Eingangssignals synchronisiert ist und der ein Signal ausgibt, das eine Pulsbreite Δt aufweist, und erzeugt ein Impulssignal S2, das eine Impulsbreite Δt und eine Periode T/2 in Synchronisation mit jeder ansteigenden und abfallenden Flanke des Referenztaktsignals S3 besitzt.
Der Adressentaktgenerator 70 weist weiterhin einen logischen Gatterschaltkreis 370 auf.
Der logische Gatterschaltkreis 370 weist folgende Merkmale auf: einen Inverter 390, der das Codekettensignal S1 in das M-Folgecodesignal invertiert; ein UND-Gatter 410, das das invertierte Codekettensignal von dem Inverter 390 und das Impulssignal S2 von dem Impulsgenerator 350 aufnimmt; ein UND-Gatter 430, das das Referenztaktsignal 53 von dem Referenztaktsignalgenerator 310 und das Codesignal S1 von dem M-Folgecodesignalgenerator 350 aufnimmt; und ein ODER-Gatter 450, das das Ausgangssignal des UND-Gatters 430 und das Ausgangs-UND-Signal des UND-Gatters 41 aufnimmt. Der logische Gatterschaltkreis 370 schaltet die drei Eingangssignale S1, S2 und S3 zu vorgegebenen Zeitpunkten und gibt das Adressentaktsignal S4, wie es in Fig. 5(d) gezeigt ist, an die Adressentaktsignalleitung 3 weiter.
Das Adressentaktsignal S4 ist ein Signal in einer solchen Form, daß das Impulssignal während dem Code O, das an dem UND-Gatter 410 gebildet ist, und das Referenztaktsignal, das während des Codes 1 an dem UND-Gatter 430 gebildet wird, durch die Einrichtung des ODER-Gatters 450 verknüpft werden, und zwar in einer solchen Art und Weise, wie der Zeitfolgecode, zu dem ein Signal zur Bildung eines Synchronisationssignals für eine Zwischenkorrektur, die nachfolgend noch beschrieben wird, hinzugefügt wird.
Fig. 6 zeigt einen inneren Schaltkreis des Adressenreproduktionsschalkreises 130 in der zweiten bevorzugten Ausführungsform. Die Fig. 7(a) bis 7(i) zeigen Ausgangssignalzustände der jeweiligen internen Schaltkreise des Adressenreproduktionsschaltkreises 130, wie er in Fig. 6 gezeigt ist. Es ist anzumerken, daß die Zeitfolge-Diagramme der Figuren 5(a) bis 5(d) und der Fig. 7(a) bis 7(i) nur Teile der Zeitbereiche (Zeitschlitze) in dem M-Folgecodekettensignal der fünften Ordnung zeigen.
Der Adressenreproduktionsschaltkreis 130 weist folgende Merkmale auf: (a) einen Integrator 470, der einen Widerstand 47a, einen Kondensator 47b und eine Diode 47c aufweist; (b) drei Flip-Flop-Schaltkreise 490, 510 und 530; (c) drei logische Schaltkreise 550, 570 und 590; und (d) ein Schieberegister 610.
Es ist anzumerken, daß das Symbol τ, das einem Eingangsanschluß jedes logischen Gatters 55, 57 und 59 zugeordnet ist, einen Verzögerungsschaltkreis bezeichnet, der, wie in Figur 6 gezeigt ist, einen Widerstand und einen Kondensator aufweist, dessen einer Anschluß auf Masse gelegt ist, um eine Phase für eine kurze Zeitspanne zu verzögern.
Zusätzlich ist die Leiterbahn L1, die mit der vorstehend beschriebenen Adressentaktsignal-Übertragungsleitung 3 verbunden ist, (a) mit einem Takt-Signal-Eingangsanschluß des Flip-Flop-Schaltkreises 490 verbunden; (b) mit einem Kathodenanschluß der Diode 47c, die den Integrator 470 bildet, und mit dem Widerstand 47a, der das gleiche Teil bildet, verbunden; (c) mit einem Eingangsanschluß eines Exklusiv- ODER-Gatters 550 und mit dem anderen Eingangsanschluß davon über den Verzögerungsschaltkreis τ verbunden; und (d) mit einem Taktsignaleingangsanschluß des Flip-Flop-Schaltkreises 530 verbunden.
Ein Anodenanschluß der Diode 47c, der andere Anschluß des Widerstandes 47a und der andere Anschluß des Kondensators 47b, dessen einer Anschluß auf Massepotential liegt, sind miteinander verbunden und sind auch mit den Dateneingangsanschlüssen D der zwei Flip-Flop-Schaltkreise 490, 510 verbunden. Der Ausgangsanschluß des Exklusiv-ODER-Gatters 550 ist mit dem Taktsignaleingangsanschluß CK des Flip-Flop-Schaltkreises 510 verbunden. Der Ausgangsanschluß Q des Flip-Flop-Schaltkreises 510 ist unmittelbar mit einem Eingangsanschluß des logischen Gatters 570 und mit dem anderen Eingangsanschluß (Sperranschluß) des logischen Gatters 57 über den Verzögerungsschaltkreis τ verbunden. Der Ausgangsanschluß des logischen Gatters 570 ist mit einem Dateneingangsanschluß R des Flip-Flop-Schaltkreises 530 verbunden. Der Ausgangsanschluß Q des Flip-Flop-Schaltkreises 530 ist mit jedem Taktsignaleingangsanschluß CK des Schieberegisters 610, mit einem ersten Bit-Bereich des Schieberegisters 610, das mit dem Ausgangsanschluß Q des Flip-Flop-Schaltkreises 490 verbunden ist, verbunden. Jeder Bit-Bereich des Schieberegisters 610 ist mit der Leiterbahn L5, wie dies ebenfalls in Fig. 3 gezeigt ist, verbunden. Weiterhin ist der Ausgangsanschluß Q des Flip-Flop- Schaltkreises 530 unmittelbar mit einem Eingangsanschluß (Sperranschluß) des logischen Gatters 590 und indirekt mit dem anderen Eingangsanschluß davon über den Verzögerungsschaltkreis τ verbunden.
Da der vorstehend angegebene Adressenreproduktionsschaltkreis 130 das Adressentaktsignal S4 (siehe Fig. 7(a)), das über die Leiterbahn L1 aufgenommen wird, durch die Einrichtung des Integrators 470 integriert wird, wird die Wellenform des Ausgangssignals zu einer intermittierenden Dreieckswelle S5, wobei deren Amplitude mit einem Gradienten während des Codes von 1 des Adressentaktsignals S4 erhöht wird, wie dies in Fig. 7(b) gezeigt ist. Andererseits zeigt das Ausgangswellensignal an dem Ausgangsanschluß Q des Flip-Flop-Schaltkreises 49, das das Dreieckswellensignal S5 an dem Dateneingangsanschluß D empfängt und das das Adressentaktsignal S4 an dem Taktsignaleingangsanschluß CK davon empfängt, ein Signal S6 an, das eine hohe Amplitude zu dem Zeitpunkt aufweist, wenn ein Scheitelpunkt der Dreieckswelle an dem Dateneingangsanschluß D empfangen wird, beispielsweise an einem Mittelpunkt des Codes von 1 des Adressentaktsignals S4, und welches dies beibehält, bis die abfallende Kante des nachfolgenden, ankommenden Impulses des Adressentaktsignals S4 vorliegt, wie dies in Fig. 7(c) gezeigt ist.
Da die zwei Eingangsanschlüsse des Exklusiv-ODER-Gatters 550 unmittelbar das Adressentaktsignal S4 und ein verzögertes Signal des Adressentaktsignals S4 um eine kurze Zeit durch die Einrichtung des Verzögerungsschaltkreises τ empfangen, nimmt das Ausgangssignal S7 des Exklusiv-ODER-Gatters 550 die Form eines scharfen Impulses an, der eine hohe Amplitude nur für die kurze Zeit zu einem Zeitpunkt aufweist, wenn diese Eingangssignale zueinander verschiedene Amplituden aufweisen, beispielsweise wenn entweder die ansteigende oder die abfallende Flanke des Adressentaktsignals S4, wie dies in Fig. 7(d) gezeigt ist, vorliegt. Da der Dateneingangsanschluß D des Flip-Flop-Schaltkreises 510 das Ausgangssignal S5 des Integrators 470 und dessen Taktsignalanschluß CK das Ausgangssignal S7 des Exklusiv-ODER-Gatters 550 aufnimmt, ist das Ausgangssignal des Flip-Flop-Schaltkreises 510 ein Signal S8, das eine hohe Amplitude während eines Zeitraumes von der Spitze des Dreieckswellensignals S5 bis zu dem Auftreten des darauffolgenden scharfen Impulses S7 besitzt, wie dies in Fig. 7(e) gezeigt ist. Das Signal S8 besitzt ein Tastverhältnis von 50% und besitzt eine ansteigende Flanke in der Mitte des Codes von 1 des Adressentaktsignals.
Da ein Eingangsanschluß des logischen Gatters 570 unmittelbar das Ausgangssignal S8 des Flip-Flop-Schaltkreises 510 und der andere Eingangsanschluß (der einen Inverter aufweist) davon das Signal S8 über den Verzögerungsschaltkreis τ aufnimmt, handelt es sich bei dem Ausgangssignal S9 des logischen Schaltkreises 570 um ein impulsgeformtes Signal, das eine hohe Amplitude nur für eine kurze Zeit Δt aufweist, die durch den Verzögerungsschaltkreis τ zu einem Zeitpunkt festgelegt wird, wenn das Signal S8, wie dies in Fig. 7(e) gezeigt ist, ansteigt, wie dies in Fig. 7(f) gezeigt ist.
Da der Reset-Anschluß R des Flip-Flop-Schaltkreises 530 das vorstehend angegebene Signal S9 von dem UND-Gatter 570 aufnimmt und der Taktsignaleingangsanschluß CK des Flip-Flop- Schaltkreises 530 das Adressentaktsignal S4 aufnimmt, besitzt das Ausgangssignal des Flip-Flop-Schaltkreises 530, das alternierend unterschiedliche Amplituden zu jeder ansteigenden Flanke des Adressentaktsignals S4 aufweist, das an dem Taktsignaleingangsanschluß CK aufgenommen wird, wenn der Code des Adressentaktsignals auf einer "0" liegt, und der eine Amplitudenumwandlung zu einem im wesentlichen mittleren Bereich zwischen den Zeiten (Zeitschlitz) besitzt, wenn der Code des Adressentaktsignals bei einer "1" liegt (entsprechend zu der impulsgeformten Welle des Tastverhältnis von 50%), so daß das Demodulationssignal des Referenztaktsignals S3 so gebildet wird, wie es in Fig. 7(g) gezeigt ist.
Da der eine Eingangsanschluß, der den Inverter des logischen Gatters 59 aufweist, unmittelbar das Demodulationssignal S10 über den Verzögerungsschaltkreis τ aufnimmt, besitzt das Ausgangssignal S11 des logischen Gatters 590 eine solche Wellenform, die einen scharfen Impuls aufweist, der eine Zeitbreite besitzt, die durch den Verzögerungsschaltkreis τ an der abfallenden Kante des Signals S10, wie dies in Figur 7(h) gezeigt ist, bestimmt wird. Das Signal S11 ist ein Synchronisationssignal zur Durchführung einer Zwischenkorrektur, die nachstehend beschrieben wird, die in einem Zwischenbereich der Periode T jedes Codes des Adressentaktsignals S4 synchronisiert wird.
Da der Dateneingangsanschluß D der ersten Bit-Stufe des Schieberegisters 610 das Demodulationssignal S6 in der vorstehend beschriebenen Codekette aufnimmt und jeder Taktsignalanschluß CK des Schieberegisters 610 das Demodulationssignal S10 des Referenztaktsignals aufnimmt, wird das Demodulationssignal S6 in der Codekette mit jeder ansteigenden Flanke des Signals S10 synchronisiert, da das Takteingangssignal des Schieberegisters 61 gelesen und zu der rechten Seite der Fig. 6 sequentielle verschoben wird. Falls die Codekette beispielsweise ein M-Folgecodesignal der fünften Ordnung ist und das Schieberegister 610 ein Fünf-Bit-Schieberegister aufweist, erzeugt das Schieberegister 610 ein Fünf-Bit-Codekettenmuster, wie es in Fig. 7(i) gezeigt ist, zu Beginn jedes Zeitschlitzes des Adressentaktsignals S4, zum Beispiel zu Beginn jedes Zeitschlitzes des demodulierten Taktsignals S10. Es ist anzumerken, daß die Zahl n der Bit- Stufen des Schieberegisters 610 willkürlich als M-Folgecode kette der fünften Ordnung gewählt ist.
Auf diese Weise gibt der Adressenreproduktionsschaltkreis 130, wie er in Fig. 6 gezeigt ist, den unmittelbaren, vorherigen Inhalt des Fünf-Bit-Codekettenmusters 00100, 00010, 00001, . . . zu jedem Zeitschlitz, wie dies in Figur 7(i) gezeigt ist, an der Leiterbahn L5 und das Synchronisationssignal S11 für die Zwischenkorrektur, wie dies in Fig. 7(h) gezeigt ist, an der Leiterbahn L7 aus.
Der Adressen-Koinzidenz-Schaltkreis 150, wie er in Fig. 3 gezeigt ist, vergleicht die fünffach digitalen Codekettenmuster 00100, 00010, . . . an den parallelen Ausgängen des Schieberegisters 610 mit einer fünffach digitalen Adresse, die hierzu zugeordnet ist. Falls sie miteinander übereinstimmen, gibt der Adressen-Koinzidenz-Schaltkreis 150 ein Adressen-Koinzidenz-Signal S12 (siehe Fig. 10(a)) aus, das eine hohe Amplitudendauer aufweist, die sich von der nächsten Anstiegszeit des Demodulationstaktsignals S10 zu der nächsten und übernächsten Anstiegszeit des Demodulationstaktsignals S10 erstreckt.
Die Zeitbreite T der Zeitdauer unter hoher Amplitude des Signals S12 ist die gleiche wie der Zeitschlitz T, wie dies in Fig. 5(a) gezeigt ist.
Fig. 8 zeigt ein Schaltkreis-Blockdiagramm des Oszillations-/Synchronisations-Schaltkreises 171, der in dem Datenübertragungsglied 90 eingesetzt ist.
Die Fig. 10(a) bis 10(g) zeigen Zeitdiagramme, die jeweils die Signalzustände der Schaltkreise, die in den Figuren 8 und 9 gezeigt sind, darstellen.
Der Oszillations-/Synchronisations-Schaltkreis 17T bildet ein Synchronisationssignal, wenn die Datenübertragungseinrichtung, die nachfolgend noch beschrieben wird, Daten in dem NRZ-Code ausgibt. Der Oszillations-/Synchronisationsschaltkreis 17T weist folgende Merkmale auf: drei logische Gatter 630, 650 und 670; einen Zähler 690, der durch drei Flip-Flop-Schaltkreise gebildet ist; einen Reset-Flip-Flop- Schaltkreis 710, der eine erhöhte Priorität für das Setzen besitzt; und einen Oszillator 730, der durch die unterbrochene Linie eingeschlossen ist.
Der Oszillator 730 weist folgende Merkmale auf: einen Widerstand 73a; zwei Kondensatoren 73b, 73c; und ein NAND-Gatter 73g.
Wenn ein Signal mit einer hohen Amplitude an einem Eingangsanschluß des NAND-Gatters 73g auftritt, wird ein Impulsfolgesignal, das eine vorgegebene Frequenz aufweist, an dem Ausgangsanschluß des Inverters 73e ausgegeben.
Das Synchronisationssignal S11 für die Zwischenkorrektur, das über die Leiterbahn L7, wie dies in Fig. 8 gezeigt ist, aufgenommen wird, wird an einen Set-Eingang S des Flip- Flop-Schaltkreises 710 und an einen Eingangsanschluß eines ODER-Gatters 630 abgegeben. Andererseits wird das Adressen-Koinzidenz-Signal S12, das über die Leiterbahn L6 aufgenommen wird, an jeden Reset-Anschluß R des Zählers 690 und an einen Eingangsanschluß des UND-Gatters 670 abgegeben.
Es wird angenommen, daß das Adressen-Koinzidenz-Signal S12 anfänglich auf einer niedrigen Amplitude und der Ausgangsanschluß Q des Flip-Flop-Schaltkreises 710 auf einer hohen Amplitude liegen. Wenn das Adressen-Koinzidenz-Signal S12 mit der hohen Amplitude, wie dies in Fig. 10(a) gezeigt ist, dem UND-Gatter 67 eingegeben wird, gibt das UND-Gatter 67 ein Signal mit hoher Amplitude aus und bildet das Signal mit hoher Amplitude für den einen Eingangsanschluß des NAND-Gatters 73g.
Zu diesem Zeitpunkt beginnt der Oszillator 730 zu schwingen und gibt das Übertragungs-Freigabetaktsignal S13, wie dies in Fig. 10(b) gezeigt ist, an die Leiterbahn L8 ab. Es ist anzumerken, daß zu diesem Zeitpunkt, falls die Übertragungsdaten 11-Bits aufweisen, einschließlich eines Start-Bits und eines Paritäts-Bits, diese Daten in den NRZ-Code sequentiell von dem Kopf-Bit synchron mit der ab fallenden Flanke des vorstehend beschriebenen Übertragungsfreigabetaktsignals S13 durch Übertragungseinrichtungen übertragen werden. Die Übertragungseinrichtungen, wie sie in Fig. 3 gezeigt sind, weisen folgende Merkmale auf: einen Paritäts-Bit-Generator 190; und einen Parallel-Seriell-Wandler 210.
Auf der anderen Seite zählt der Zähler 690, da der vorstehend beschriebene Zähler 690 das vorstehend beschriebene Übertragungsfreigabetaktsignal S13 über das ODER-Gatter 630 an seinem Taktsignaleingangsanschluß CK empfängt, die Zahl der Übertragungsfreigabetaktsignale S13 synchron mit jeder ansteigenden Flanke des Übertragungsfreigabetaktsignals S13. Wenn der Zählwert des Zählers 690 fünf erreicht, wobei beispielsweise der Inhalt des Zählers 690 ein Muster in der Form "101" in dem Bit-Speicherblock, der in Fig. 8 gezeigt ist, anzeigt, wird ein Übertragungs-Halt-Signal S14, das eine hohe Amplitude, wie in Fig. 10(c) gezeigt ist, aufweist, von dem UND-Gatter 650 ausgegeben und setzt den Flip-Flop-Schaltkreis 710 zurück. Entsprechend wird ein Signal, das eine niedrige Amplitude besitzt, an das UND-Gatter 670 und das NAND-Gatter 73g abgegeben, um die Oszillation des Oszillators 730 anzuhalten. Deshalb wird die Übertragung der 11-Bit-Daten zeitweise angehalten, wenn die erste 5-Bit-Datenübertragung ausgeführt wurde.
Als nächstes zählt der Zähler 690, da das ODER-Gatter 630 danach das Synchronisationssignal S11 für die Zwischenkorrektur (siehe Fig. 7(h) und ebenso Fig. 10(f)) von der Leiterbahn L7 erhält, nur um eins aufwärts und das Ausgangssignal S14 des UND-Gatters 650 wird wieder auf ein niedriges Niveau (Amplitude) zurückgesetzt. Da das Synchronisationssignal S11 für die Zwischenkorrektur dem Set-Anschluß S des Flip-Flop-Schaltkreises 710 eingegeben wird, wird der Flip- Flop-Schaltkreis 710 gesetzt und gibt das Signal mit hoher Amplitude zu dem einen Eingangsanschluß des UND-Gatters 670 ab.
Da zu diesem Zeitpunkt der andere Eingangsanschluß des UND- Gatters 670 das Adressen-Koinzidenz-Signal, das die momentane hohe Amplitude aufweist, empfängt, gibt das UND-Gatter 67 das Signal mit hoher Amplitude ab.
Somit beginnt der Oszillator 730 wieder mit seiner Oszillation synchron mit dem Signal S11, wie es in Fig. 10(f) und Fig. 10(b) gezeigt ist. Das Sendefreigabetaktsignal S13, wie es in Fig. 10(b) gezeigt ist, wird über die Leiterbahn L8 abgegeben und die Übertragung (Sendung) der nächsten verbleibenden sechs Bits, die die Paritäts- und END-Bits aufweisen, wird erneut synchron mit jeder abfallenden Flanke des Sendetaktsignals S13 durchgeführt. Es ist anzumerken, daß der Sendestatus DB des Daten-Bits in dem Datensende/Empfang in Fig. 10(g) gezeigt ist.
Fig. 9 zeigt einen Oszillations/Synchronisations-Schaltkreis 17R des Datenempfängers 110.
Der Oszillations/Synchronisations-Schaltkreis 17R des Empfängers 110 weist einen Flip-Flop-Schaltkreis 750 und ein UND-Gatter 770 auf. Ein Dateneingangsanschluß D des Flip- Flop-Schaltkreises 750 ist mit der Schaltkreisleiterbahn L6, ein Reset-Anschluß R davon mit der Schaltkreisleiterbahn L7, ein Taktanschluß CK davon mit der Adressen-Taktübertragungsleitung 3, ein Ausgangsanschluß Q davon mit einem Eingangsanschluß des UND-Gatters 770 verbunden. Der andere eine Eingangsanschluß des UND-Gatters 770 ist mit einem Ausgangsanschluß des vorstehend beschriebenen Oszillators 730 verbunden und dessen Ausgangsanschluß ist mit der Schaltkreisleiterbahn L8 verbunden.
Der Oszillator 730 startet die Oszillation in Abhängigkeit des Adressen-Koinzidenz-Signals S12 in der gleichen Weise wie der Oszillator 730, wie es in Fig. 8 gezeigt ist.
Da sich das Adressen-Koinzidenz-Signal S12 anfänglich auf einer niedrigen Amplitude (Niveau) befindet, wird der Ausgangsanschluß Q des Flip-Flop-Schaltkreises 750 auf den Status mit niedriger Amplitude gesetzt. Demzufolge wird in dem Oszillations/Synchronisations-Schaltkreis 17R, wie er in Fig. 9 gezeigt ist, das Taktsignal eines Oszillators 730 nicht zu dem ersten Zeitpunkt ausgegeben, sondern er gibt das Taktsignal nach dem Empfang des Start-Bits aus, beispielsweise "Start"-Signal des Daten-DB, wie es in Figur 10(g) gezeigt ist.
Dann werden die Daten, wie es in Fig. 10(g) gezeigt ist, durch die Empfangseinrichtungen, wie sie in Fig. 3 gezeigt sind, empfangen, die folgende Merkmale aufweisen: den Paritäts-Prüfschaltkreis 250; den Seriell-Parallel-Wandler 270; und den Ausgangs-Datenverriegelungsschaltkreis 290.
Die Arbeitsweise des Takt-Stop-Signals S14, wie es in Figur 9 gezeigt ist, ist die gleiche wie diejenige, wie sie in Fig. 8 gezeigt ist. Dies bedeutet, daß dann, wenn der Inhalt des Zählers 690 5 anzeigt, beispielsweise 101, ein Stop-Signal zu dem Oszillator 730 abgegeben wird und demzufolge hält der Oszillator 730 an.
Dann wird, wenn das Synchronisationssignal S11 für die Zwischenkorrektur an den Oszillator 730 über die Leiterbahn L7 abgegeben wird, die Schwingung (Oszillation) wieder in der gleichen Weise, wie dies in Fig. 8 gezeigt ist, gestartet. Dies bedeutet, daß dann, wenn die Phasenabweichung in dem fünften Bit des Empfangssignals auftritt, die Abweichung nicht auf den sechsten Bit des Empfangssignals übertragen wird. Anders ausgedrückt wird der Takt, der zum Empfang der Daten (-sätze) verwendet wird, beispielsweise in der Funktionsweise des Oszillators 730, wirksam korrigiert.
Die Empfangseinrichtung empfängt in Abhängigkeit des Empfangssignals S15, wie es in Fig. 10(d) gezeigt ist, die Daten, die das sechste Bit und die darauffolgenden, zugeführten Bits sequentiell an jeder ansteigenden Flanker des Freigabetaktsignals S15 aufweisen, und nachdem das Paritäts-Bit der zehnten Bit-Position empfangen wird, wird der Datenempfang an der ansteigenden Flanke des END-Bits der empfangenen Daten beendet, zum Beispiel innerhalb der hohen Amplitude des Signals S12.
Der Datenempfänger 110, wie er in Fig. 3 gezeigt ist, führt die Paritätsüberprüfung über den Paritäts-Prüf-Schaltkreis 250 auf der Basis des empfangenen Signals aus, das in dieser Weise von dem Oszillations/Synchronisations-Schaltkreis 17R ausgegeben wird, und führt die Seriell-Parallel- Konvertierung der seriellen Daten in dem NRZ-Code aus, der über den Seriell-Parallel-Konvertierschaltkreis 270 empfangen wird, verriegelt die empfangenen Daten über die Einrichtung des Verriegelungsschaltkreises 290, sendet die Daten zu einem Empfangssignalverarbeitungsschaltkreis (Dateneingangsanschluß) der nicht gezeigt ist, über die Datenausgangsschaltkreisleiterbahn OUT, wobei der Empfangssignal-Verarbeitungsschaltkreis eine vorgegebene Verarbeitung durchführt, zum Beispiel das Einschalten von Kraftfahrzeugscheinwerfern und die Betätigung eines vorbestimmten Betätigungsgliedes.
Da bei der zweiten Ausführungsform, wie sie in den Fig. 3 bis 10 gezeigt ist, die Zwischenkorrektur des Datensende/Empfangs-Freigabetaktes (Oszillators) durch die Einrichtung des Synchronisationssignals für die Zwischenkorrektur mit den 11-Bit-Daten vorgenommen werden kann, die in 5-Bit und 6-Bit-Daten aufgeteilt werden, können die 11-Bit-Daten (-sätze) fließend (einfach) ohne die Phasenabweichung im Hinblick auf ihren entsprechenden Empfänger übertragen werden.
Die Fig. 11 bis 14(f) zeigen eine dritte bevorzugte Ausführungsform, in der eine willkürliche Zahl von Synchronisationssignalimpulsen für die Zwischenkorrektur durch eine willkürliche Zahl innerhalb des Zeitschlitzes erhalten werden kann.
Da in der dritten Ausführungsform die inneren Schaltkreise des Adressentaktgenerators 70 und des Adressenreproduktionsschaltkreises 130 nur gegenüber denjenigen nach der zweiten Ausführungsform unterschiedlich sind, können die Oszillations/Synchronisationsschaltkreise 17T, 17R, wie sie in den Fig. 8 und 9 gezeigt sind, unmittelbar auf die dritte Ausführungsform ebenso wie die gesamte Zeichnung nach der Fig. 3 übertragen werden.
Es ist auch anzumerken, daß in der dritten Ausführungsform der M-Folgecode der dritten Ordnung verwendet wird.
Die Fig. 11 zeigt ein anderes Beispiel des Adressentaktgenerators 70, der nach der dritten Ausführungsform verwendet wird. Die Fig. 12(a) bis 12(h) zeigen Zeitdiagramme der Signalzustände der inneren Schaltkreise, die in der Figur 11 gezeigt sind.
Der Adressetaktgenerator 70 weist folgende Merkmale auf: einen Referenztaktgenerator 790, der ein Referenztaktsignal S16, wie es in Fig. 12(a) gezeigt ist, erzeugt; und einen Teiler 810, der die Frequenz des Referenz-Taktsignals in 1/2, 1/4 und 1/8, wie dies in den Fig. 12(b), 12(c) und 12(d) gezeigt ist, aufteilt.
Zusätzlich weist der Adressentaktgenerator 70 ODER- und UND-Gatter 830, 850 auf, die die Ausgangssignale S17, S18 der ersten und der zweiten Frequenzteilerstufe des Teilers 810 eingeben und Signale 520, 521 ausgeben, und einen M-Folgecodesignalgenerator 870, der das Ausgangssignal S19, wie dies in Fig. 12(d) gezeigt ist, von dem Ausgangsanschluß der dritten Frequenzteilerstufe des Teilers 810 aufnimmt, und ein M-Folgecodesignal S22 der dritten Ordnung für jeden Frequenzzeitabschnitt T erzeugt. Der Adressentaktgenerator 70 weist weiterhin folgende Merkmale auf: ein UND-Gatter 890, das Signale S22 und S20 empfängt; und ein UND-Gatter 930, dessen einer Eingangsanschluß das Signal S22 über einen Inverter 910 empfängt und dessen anderer Eingangsanschluß das Signal S21 empfängt; und ein ODER-Gatter 950, das die Ausgangssignale dieser UND-Gatter 890, 910 empfängt und das das Adressentaktsignal S23 an die Adressentaktübertragungsleitung 3 weitergibt. Das UND-Gatter 890, der Inverter 910, das UND-Gatter 930 und das ODER-Gatter 950 bilden einen Schaltgatterschaltkreis 970.
Das ODER-Gatter 830 gibt ein Signal S20, das eine breite, hohe Amplitudendauer der Periode T/2 besitzt, wie dies in Fig. 12(e) gezeigt ist, in Abhängigkeit der unterteilten Taktsignale S17, S18, ab.
Das UND-Gatter 850 gibt ein Signal S21, das eine breite, niedrige Amplitudendauer der Periode T/2 besitzt, wie dies in Fig. 12(f) gezeigt ist, ab.
Da das UND-Gatter 890 das M-Folgecodesignal S22, wie dies in Fig. 12(g) gezeigt ist, und das Signal S20 empfängt, ist dessen Ausgangssignal so, daß es auf eine niedrige Amplitude in einem Bereich umgesetzt wird, in dem der Code des M-Folgecodesignals S22 0 ist, und bildet unmittelbar den Status des Signals S20 in einem Bereich, in dem der Code des M-Folgecodesignals 1 ist. Andererseits wird dessen Ausgangssignal, da das UND-Gatter 930 das invertierte Signal des M-Folgecodesignals S22, wie dies in Fig. 12(g) gezeigt ist, und das Signal S21 empfängt, in einer solchen Weise geformt, daß es auf eine niedrige Amplitude in einem Bereich gesetzt wird, in dem der Code des M-Folgecodesignals S22 1 ist, und das UND-Gatter 930 gibt unmittelbar den Status des Signals S20 in einem Bereich aus, in dem der Code 0 ist. Somit ist das Adressentaktsignal, das von dem ODER-Gatter 950 ausgegeben wird, derart, wie das Signal S20, das eine breite, hohe Amplitudendauer besitzt, wenn der M-Folgecode 0 ist, und wie das Signal S23, das eine breite, niedrige Amplitudendauer besitzt, wenn der M-Folgecode 1 ist.
Die Fig. 13 zeigt eine andere Ausführungsform des Adressenreproduktionsschaltkreises 130 nach der dritten Ausführungsform. Die Fig. 14(a) bis 14(f) zeigen Zeitdiagramme, die die Signalzustände der jeweiligen internen Schaltkreise des Adressenreproduktionsschaltkreises 130 darstellen.
Der Adressenreproduktionsschaltkreis 130 weist folgende Merkmale auf: einen Integrator 470; einen Flip-Flop-Schaltkreis 490; ein Schieberegister 61a; ein Sechs-Bit-Schieberegister 990, das das Ausgangssignal S25 des Flip-Flop- Schaltkreises 490 aufnimmt und das Signal S25 zu der linken Seite aus Sicht der Fig. 13 synchron mit dem Adressentaktsignal S23 verschiebt; drei Exklusiv-ODER-Gatter 101, 103 und 105, die ein Ausgangssignal von jedem Bit-Bereich (1) bis (6) des Schieberegisters 990 aufnehmen; ein NOR-Gatter 107, das die Ausgangssignale dieser Exklusiv-ODER-Gatter 101, 103 und 105 aufnimmt; und ein UND-Gatter 111, dessen einer Eingangsanschluß das Synchronisationssignal S27 für die Zwischenkorrektur über den Verzögerungsschaltkreis τ empfängt, und wobei der andere Eingangsanschluß das Synchronisationssignal S26 über einen Inverter, der damit verbunden ist, empfängt. Jeder Takteingangsanschluß des Schieberegisters 990 empfängt das Ausgangssignal S26 des NOR-Gatters 107.
Da der M-Folgecode der dritten Ordnung in der dritten bevorzugten Ausführungsform verwendet wird, beträgt die Bit-Zahl des Schieberegisters 61a 3 Bits. Das Adressentaktsignal S23 ist in Fig. 14(a) gezeigt. Dieses Signal S23 wird in ein Signal durch den Integrator 470 konvertiert, wie dies in Fig. 14(b) gezeigt ist. Da das Signal S24 in den Flip- Flop-Schaltkreis 490 mit jeder ansteigenden Flanke des Adressentaktsignals S23 eingelesen wird, ist das Ausgangssignal des Flip-Flop-Schaltkreises 490 ein demoduliertes Signal S25 in der Codekette, in der die zwei Zustände der Code 1 und 0 zweimal zu einem Zeitpunkt kurz vor einem Zwischenzustand jedes Zeitschlitzes des Datentaktsignals und zu einem Zeitpunkt des Endes jedes Zeitschlitzes davon gelesen werden. Es ist anzumerken, daß die kurze Zeitspanne vor dem Zwischenzustand ein Zeitabschnitt Δt des Referenztaktes S16 bedeutet, wie dies in Fig. 12(a) gezeigt ist.
Das Schieberegister 990 liest das demodulierte Signal S25 der vorstehend beschriebenen Codekette mit jeder ansteigenden Flanke des Adressentaktsignals S23. Das bedeutet, daß dasselbe Signal zweimal bei jedem Zeitschlitz gelesen wird. Demzufolge sieht der Inhalt des 6-Bit-Schieberegisters 990 zu jeder Zeit wie folgt aus:
T6 → 000 001
T7 → 000 011
T8 → 000 110
T9 → 001 100
T10 → 011 001
T11 → 110 011
T12 → 100 111
Wie vorstehend gezeigt ist, zeigt der Inhalt des Schieberegisters 990 zu dem Zeitpunkt T6 000 001 und zu dem Zeitpunkt T7 den Inhalt 000 011 an. Zu diesem Zeitpunkt zeigt das Ausgangs-Kombinationsmuster der Exklusiv-ODER-Gatter 101, 103 und 105 die Folge 001 zu dem Zeitpunkt T6 und 000 zu dem Zeitpunkt T7 an.
Auf diese Weise wiederholen die Ausgangssignale der drei Exklusiv-ODER-Gatter 101, 103 und 105 die Koinzidenz und Nicht-Koinzidenz zu jedem Zeitpunkt der T/2-Periode. Demzufolge gibt das NOR-Gatter 107 das Demodulationssignal S26, wie es in Fig. 14(d), des Taktsignals S19, wie die in Figur 12(d) gezeigt ist, ab, zum Beispiel wird die Amplitude des Signals bei jeder Periode von T/2 invertiert.
Das UND-Gatter 111, das das Signal S26 über den Verzögerungsschaltkreis τ an einem Eingangsanschluß und über einen Inverter an dem anderen Eingangsanschluß aufnimmt, gibt ein Signal S27, das eine Impulsbreite aufweist, die durch den Verzögerungsschaltkreis τ an dem Mittelbereich jedes Zeitschlitzes des Codes entspricht, an die Leiterbahn L7 ab. Es ist anzumerken, daß das Signal S27 von derselben Art wie das Synchronisationssignal für die Zwischenkorrektur ist, die anhand der zweiten bevorzugten Ausführungsform unter Bezugnahme auf die Fig. 7(h) beschrieben wurde.
Es sollte angemerkt werden, daß das Ausgangssignal S26 des NOR-Gatters 107 in jeden Takteingangsanschluß des Schieberegisters 61a eingegeben wird und daß das Modulationssignal S25 des Adressentaktsignals, wie es in Fig. 14(c) gezeigt ist, sequentiell in das Schieberegister 61a eingelesen wird. Der Inhalt des Schieberegisters 61a, wie er zu jedem Zeitschlitz T vorliegt, ist in Fig. 14(f) gezeigt.
Die Wirkungsweise des Synchronisationssignal für die Zwischenkorrektur nach der dritten Ausführungsform ist dieselbe wie diejenige, die anhand der zweiten Ausführungsform beschrieben wurde. In der gleichen Weise, wie dies unter Bezugnahme auf die Fig. 8 bis 10 beschrieben wurde, wird die Zwischenkorrektur des Oszillators 730 ausgeführt, so daß die Elf-Bit-Daten (-sätze) in dem NRZ-Code zweifach aus 5-Bits und 6-Bits übertragen werden können.
Obwohl die Zahl der Bits in dem Schieberegister 990 sechsstufig ist (sechs Stufen enthält), wie dies in Verbindung mit der dritten bevorzugten Ausführungsform beschrieben wurde, ist in dem M-Folgecodesignal der n-ten Ordnung die Zahl der Bits im allgemeinen 2n-stufig (2n Stufen)
Zusätzlich können das Demodulationssignal S26, falls die Zahl der ansteigenden Flanken in dem Null-Code des Codekettensignals, wie es in Fig. 14(a) gezeigt ist, und die Zahl der abfallenden Flanken in dem einen Code des Codekettensignals geeignet ausgewählt wird, das Synchronisationssignal für die Zwischenkorrektur derselben Art, wie dies in Figur 14(e) gezeigt ist, innerhalb der individuellen Zeitschlitze mit einer geeigneten Zahl vorgesehen werden. Um dies durchzuführen, müssen die Signale S20, S21, wie dies in Fig. 12(e) und 12(d) gezeigt ist, passend sein. Allerdings kann dies einfach durch die geeignete Auswahl der Zahl der Teilungsstufen des Teilers 810 und durch die Ausgabe eines Signals, das für jeden Zeitraum von T/3 oder T/4 an dem NOR-Gatter 107 des Adressenreproduktionsschaltkreises 130 invertiert wird, durchgeführt werden.
Auf diese Weise besitzen die Daten, falls das Synchronisationssignal S27 für die Zwischenkorrektur, wie es in Figur 14(e) gezeigt ist, für ein Drittel eines jeden Zeitschlitzes oder für ein Viertel davon erzeugt wird, eine Vielzahl von Bits entsprechend der Genauigkeit des Oszillators 730, wie dies in den Fig. 8 und 9 gezeigt ist, die in eine Gruppe von vorbestimmten Bit-Zahlen unterteilt werden, und die Datenübertragung kann in dem NRZ-Code ohne die Abweichung in der Synchronisation durchgeführt werden.
Wie vorstehend beschrieben wurde, wird in dem Netzwerksystem gemäß der vorliegenden Erfindung das Synchronisationssignal an einer Zwischenstelle eines der Code erzeugt, dessen Zeitabschnitt länger als der andere Code ist, und eine Zwischenkorrektur eines Daten-Übertragungs/Empfangs-Freigabetaktes wird synchron mit dem Synchronisationssignal ausgeführt, und zur gleichen Zeit wird die Datenübertragung der Vielzahl von Bits in dem NRZ-Code ausgeführt, falls gleichzeitig die Adresse mit der vorgegebenen Adresse übereinstimmt. Weiterhin werden in dem Netzwerksystem gemäß der vorliegenden Erfindung eines oder eine Vielzahl von Synchronisationssignalen innerhalb eines Zeitschlitzes des Adressentaktsignals erzeugt, und die Daten, die eine Vielzahl von Bits enthalten, können in dem NRZ-Code mehrfach durch eine vorgegebene Zahl von Bits, die eine Synchronisation mit dem (den) Synchronisations-Signal(en) annehmen, übertragen werden. Demzufolge können die Daten, die eine Vielzahl von Bits aufweisen, mit einer höheren Geschwindigkeit ohne die Erzeugung eines Hochfrequenzrauschens infolge der Daten- und Adressen-Taktübertragungsleitungen übertragen werden.
Weiterhin kann das Netzwerksystem entsprechend billiger aufgebaut werden, da das Netzwerksystem gemäß der vorliegenden Erfindung nicht ständig eine hohe Genauigkeit für den Daten-Übertragungs/Empfangs-Freigabetakt (Oszillator) erfordert.

Claims

1. Netzwerksystem, das mehrere miteinander verbundene Datenverarbeitungssysteme hat, mit:

a) einer ersten Einrichtung (7, 70) zum Erzeugen und Aussenden eines periodischen ersten Impulsfolge-Signals nach Maßgabe einer vorbestimmten Zeitfolge-Codekette;

b) einer zweiten Einrichtung (9) zum Verarbeiten des ersten Impulsfolge-Signals, das von der ersten Einrichtung (7, 70) erhalten wird, um mindestens ein Zwischen- Synchronisationssignal und eines von mehreren vorbestimmten Codeketten-Mustern nacheinander während eines Zeitschlitzes zu bilden, der mindestens einen Code des vorbestimmten Zeitfolge-Codes aufgrund des ersten Impulsfolge-Signals definiert;

c) einer dritten Einrichtung (13), einschließlich eines Datensende- und Empfangsermöglichungs-Taktgenerators, zum Ausgeben eines Datensende- und Empfangsermöglichungs-Taktsignals immer dann, wenn jeder Zeitschlitz gestartet wird, der jeden Code der vorbestimmten Zeitfolge-Codekette definiert, während eine Frequenzänderung des Datensende- und Empfangsermöglichungs-Taktgenerators mit Hilfe des von der zweiten Einrichtung (9) erhaltenen Zwischensynchronisationssignals korrigiert wird, und

d) einer vierten Einrichtung (15) zum Ausführen mindestens eines von Senden und Empfangen einer Datengröße einer vorbestimmten Anzahl von Bits in einem NRZ-(Non-Return-To- Zero)-Code synchron mit dem korrigierten Datensende- und Empfangsermöglichungs-Taktsignal, das von der dritten Einrichtung (13) erhalten wird; gekennzeichnet durch

e) eine fünfte Einrichtung (11) zum Bestimmen, ob eines der mehreren vorbestimmten Codekettenmuster, die von der zweiten Einrichtung (9) erhalten werden, mit einem bestimmten, eine Adresse angebenden Code übereinstimmt, wodurch von der vierten Einrichtung (15) Sendung und Empfang ausgeführt wird in Abhängigkeit von den Inhalten des vorbestimmten Adresscodes, wenn die fünfte Einrichtung (11) bestimmt, daß das eine der mehreren vorbestimmten Codekettenmuster mit dem vorbestimmten Adresscode übereinstimmt.

2. Netzwerksystem nach Anspruch 1, wobei die erste Einrichtung (7) eine erste Leitung (3) zum Senden des ersten Impulsfolgesignals, das von der ersten Einrichtung (7) erzeugt wird, an mehrere der Datenstationen und außerdem eine zweite Leitung (5) aufweist, die parallel zu der ersten Leitung (3) angeordnet und zum Vorsehen eines Durchgangs für die gesendeten Daten von der fünften Einrichtung (15) von einer Datenstation an mindestens eine weitere der fünften Einrichtung (15) von anderen Datenstationen vorgesehen ist.

3. Netzwerksystem nach Anspruch 1, wobei die erste Einrichtung (7) aufweist:

a) eine sechste Einrichtung (27) zum Erzeugen eines Bezugstakt-Impulsfolgesignals (t), von dem jeder Taktimpuls eine Bezugstaktperiode (ta) hat;

b) eine siebte Einrichtung (17) zum Erzeugen eines vorbestirnten Zeitfolge-Codekettensignals, und

c) eine achte Einrichtung (35) zum Ausgeben des ersten Impulsfolgesignals aufgrund des Bezugstakt-Impulsfolgesignals und des vorbestimmten Zeitfolge-Codekettensignals in einer solchen Form, daß ein Zeitschlitz, der einen Code der vorbestirnten Zeitfolge-Codekette definiert, der Bezugstaktperiode entspricht, und einen anderen Code von ihr derart definiert, daß er der Bezugstaktperiode, multipliziert mit einer mehrfachen Anzahl, entspricht.

4. Netzwerksystem nach Anspruch 3, wobei die zweite Einrichtung (9) das Zwischensynchronisationssignal immer dann bildet, wenn ein Zwischenpunkt des Zeitschlitzes, der den anderen Code der vorbestimmten Zeitfolge-Codekette definiert, erreicht wird.

5. Netzwerksystem nach Anspruch 4, wobei die zweite Einrichtung (9) außerdem ein zweites Impulsfolgesignal bildet, von dem jeder Impuls eine vorbestimmte Impulsbreite hat und immer dann ansteigt, wenn jeder Impuls des ersten Impulsfolgesignals von der ersten Einrichtung (7) ansteigt, und wobei die dritte Einrichtung (13) das Datensende- und Empfangsermöglichungs-Taktsignal im Ansprechen auf jede ansteigende Flanke des zweiten Impulsfolgesignals abgibt.

6. Netzwerksystem nach Anspruch 5, wobei die zweite Einrichtung (9) jedes der mehreren von vorbestimmten Codekettenmuster synchron mit jeder ansteigenden Flanke des zweiten Impulsfolgesignals bildet.

7. Netzwerksystem nach Anspruch 5, wobei die dritte Einrichtung (15) das Ausgangssignal des Datensende- und Empfangsermöglichungstaktsignals hält, wenn die Anzahl der Ermöglichungstakte des Datensende- und Empfangsermöglichungs-Taktsignals eine vorbestimmte Anzahl erreicht, so daß die vierte Einrichtung (15) die Daten aus der Anzahl von Bits sendet oder empfängt, die der vorbestimmten Anzahl von Ermöglichungstakten des Datensende- und Empfangsermöglichungs-Taktsignals entspricht.

8. Netzwerksystem nach Anspruch 5, wobei die dritte Einrichtung (13) zeitweilig die Ausgabe des Datensende- und Empfangsermöglichungs-Taktsignals anhält, wenn die Anzahl der Ermöglichungstakte des Datensende- und

Empfangsermöglichungs-Taktsignals eine vorbestimmte Anzahl erreicht, und die Ausgabe des Datensende- und Empfangsermöglichungs-Taktsignals im Ansprechen auf die ansteigende Flanke des Zwischensynchronisationssignals erneut aufnimmt und fortsetzt, bis die Anzahl von Ermöglichungstakten von diesem eine vorbestimmte Anzahl während des Zeitschlitzes erreicht, der den anderen Code der vorbestimmten Zeitfolge-Codekette definiert, so daß die vierte Einrichtung (15) die Daten von der vorbestimmten Anzahl von Bits in dem NRZ-Code eine mehrfache Anzahl von Malen sendet oder empfängt, die der mehrfachen Anzahl entspricht, mit der die Bezugstaktperiode für den Zeitschlitz, der den anderen Code definiert, mit Bits multipliziert wurde, die die der bestimmten Anzahl entsprechende Anzahl haben.

9. Netzwerksystem nach Anspruch 4, wobei der Zwischenpunkt im wesentlichen eine Mitte des Zeitschlitzes ist, der den anderen Code der vorbestimmten Codekette definiert.

10. Netzwerksystem nach Anspruch 1, wobei die vorbestirnte Zeitfolge-Codekette eine Drei-aus-M-Folge-Codekette ist.

11. Netzwerksystem nach Anspruch 1, wobei die erste Einrichtung (70) aufweist:

a) eine sechste Einrichtung (310) zum Erzeugen eines Bezugstakt-Impulsfolgesignals, von dem jeder Taktimpuls eine Bezugstaktperiode hat;

b) eine siebte Einrichtung (330) zum Erzeugen eines vorbestimmten Zeitfolge-Codekettensignals;

c) eine achte Einrichtung (350) zum Erzeugen eines zweiten Impulsfolgesignals, von dem jeder Impuls immer dann erzeugt wird, wenn ein Bezugstaktimpuls des Bezugstakt-Impulsfolgesignals der sechsten Einrichtung (310) ansteigt und abfällt, und

d) eine neunte Einrichtung (370) zum Empfangen des Bezugstakt-Impulsfolgesignals und des zweiten Impulsfolgesignals und zum Ausgeben des ersten Impulsfolgesignals derart, daß die erste Impulsfolge das zweite Impulsfolgesignal während eines Zeitschlitzes ist, der einen Code der vorbestimmten Zeitfolge-Codekette definiert, und in dem Bezugstakt-Impulsfolgesignal während eines Zeitschlitzes ist, der den anderen Code der vorbestimmten Zeitfolge-Codekette definiert, wobei der Zeitschlitz der Bezugstaktperiode entspricht.

12. Netzwerksystem nach Anspruch 11, wobei die zweite Einrichtung (9) das Bezugstakt-Impulsfolgesignal von dem ersten Impulsfolgesignal demoduliert, das von der ersten Einrichtung (7) empfangen wird, so daß das Zwischensynchronisationssignal immer dann gebildet wird, wenn das demodulierte Bezugstakt-Impulsfolgesignal abfällt.

13. Netzwerksystem nach Anspruch 12, wobei die zweite Einrichtung (9) jedes der mehreren vorbestimmten Codekettenmuster synchron mit dem demodulierten Bezugstakt-Impulssignal bildet.

14. Netzwerksystem nach Anspruch 12, wobei die fünfte Einrichtung (11) ein Signal ausgibt, wenn eines der mehreren der vorbestimmten Zeitfolge-Codekettenmuster mit dem bestimmten Adresscode übereinstimmt, wobei das Signal an die dritte Einrichtung (13) während des nachfolgenden Zeitschlitzes ausgegeben wird, der einen Code der vorbestimmten Codekette bestimmt, und wobei die dritte Einrichtung (13) das Ausgangssignal der fünften Einrichtung (11) und das Zwischensynchronisationssignal der zweiten Einrichtung (9) erhält, das Datensende- und Empfangsermöglichungs-Taktsignal an die vierte Einrichtung (15) abgibt, wenn das Ausgangssignal der fünften Einrichtung (11) ansteigt, die Ausgabe des Datensende- und Empfangsermöglichungs-Taktsignals zeitweilig anhält, wenn die Anzahl der Ermöglichungstakte des Datensende- und Empfangsermöglichungs-Taktsignals eine vorbestimmte Anzahl erreicht, und erneut nach dem zeitweiligen Anhalten das Datensende- und Empfangsermöglichungs-Taktsignal abgibt, bis das Ausgangssignal der fünften Einrichtung (11) abfällt.

15. Netzwerksystem nach Anspruch 14, wobei die vierte Einrichtung (15) eine Datensendeeinrichtung (73T) aufweist, die Daten der vorbestimmten Anzahl von Bits aussendet, wenn die fünfte Einrichtung (11) bestimmt, daß das eine der mehreren der vorbestimmten Codekettenmuster mit dem bestimmten Adresscode übereinstimmt, dessen Inhalte die Datenübertragung von dieser angeben, und wobei die Sendeeinrichtung (73T) die Daten der vorbestimmten Anzahl von Bits synchron mit jeder abfallenden Flanke des Datensende- und Empfangsermöglichungs-Taktsignals sendet, das von der dritten Einrichtung (13) erhalten wird, so daß die Daten von einer Anzahl von Bits gesendet werden, die der vorbestimmten Anzahl von Ermöglichungstakten des Datensende- und Empfangsermöglichungs-Taktsignals entspricht.

16. Netzwerksystem nach Anspruch 14, wobei die vierte Einrichtung (15) eine Datenempfangseinrichtung (73R) aufweist, die Daten aus der vorbestimmten Anzahl von Bits empfängt, wenn die fünfte Einrichtung (11) bestimmt, daß das eine der mehreren von vorbestimmten Codekettenmuster mit dem vorbestimmten Adresscode übereinstimmt, dessen Inhalte den Datenempfang an diesem angeben, und wobei die Datenempfangseinrichtung (73R) die Daten synchron mit jeder abfallenden Flanke des Datensende- und Empfangsermöglichungs-Taktsignals empfängt, das von der dritten Einrichtung (13) erhalten wird, so daß die Daten durch eine Anzahl von Bits empfangen werden, die der vorbestirnten Anzahl von Ermöglichungstakten des Datensende- und Empfangsermöglichungs-Taktsignals entspricht.

17. Netzwerksystem nach Anspruch 14, wobei die Daten ein Paritätsbit umfassen.

18. Netzwerksystem nach Anspruch 11, wobei die vorbestimmte Zeitfolge-Codekette eine 5-aus-M-Folge-Codekette ist.

19. Netzwerksystem nach Anspruch 1, wobei die erste Einrichtung (70) aufweist:

a) eine sechste Einrichtung (790) zum Erzeugen eines Bezugstakt-Impulsfolgesignals, von dem jeder Taktimpuls eine Bezugstaktperiode hat;

b) eine siebte Einrichtung (870) zum Erzeugen eines vorbestimmten Zeitfolge-Codekettensignals;

c) eine achte Einrichtung (810) zur Frequenzteilung des Bezugstakt-Impulsfolgesignals durch mehrere vorbestimmte ganze Zahlen, wobei das durch eine größte ganze Zahl der mehreren vorbestimmten ganzen Zahlen frequenzgeteilte Bezugstakt-Impulsfolgesignal an die siebte Einrichtung gegeben wird, so daß ein Zeitschlitz, der jeden Code der vorbestimmten Zeitfolge-Codekette definiert, einem Zeitschlitz des an diese gegebenen frequenzgeteilten Bezugstakt-Impulsfolgesignals entspricht, und

d) eine neunte Einrichtung (970) zum Ausgeben des ersten Impulsfolgesignals in einer derartigen Form, daß das erste Impulsfolgesignal eine erste Pulsbreite hat, die der des durch eine kleinste ganze Zahl der mehreren vorbestimmten ganzen Zahlen frequenzgeteilten Bezugstakt-Impulsfolgesignals entspricht, wenn der Zeitschlitz, der den einen Code der vorbestimmten Zeitfolge-Codekette definiert, gestartet wird, und eine zweite Impulsbreite hat, die der der zusammengefaßten beiden Bezugstakt-Impulsfolgesignale entspricht, die durch die kleinste und nächstkleinere ganze Zahl frequenzgeteilt sind, wenn der Zeitschlitz, der den anderen Code der vorbestimmten Zeitfolge-Codekette definiert, gestartet wird.

20. Netzwerksystem nach Anspruch 19, wobei die zweite Einrichtung (9) das Zwischensynchronisationssignal durch eine geeignete Anzahl bildet, die einer Genauigkeit des Datensende- und Empfangsermöglichungstaktes innerhalb eines Zeitschlitzes entspricht, der jeden Code der vorbestimmten Zeitfolge-Codekette durch Auswahl der Anzahl der mehreren der vorbestimmten ganzen Zahlen definiert, die in der achten Einrichtung (810) eingestellt ist.