DE3014838A1 - Synchronisationssignalgenerator fuer fernsehuebertragungen - Google Patents

Description

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Beschreibung

Die Erfindung betrifft einen Synchronisationssignalgenerator für Fernsehübertragungen.

Bei Einrichtungen für Fernsehübertragungen, wie z.B. einer Fernsehkamera, wird ein Synchronsignalgenerator verwendet, um verschiedene Signale eines Hilfsträgersignals, eines Horizontalsynchronisationssignals, eines Vertikalsynchronisationssignals etc. zu erzeugen, die als Referenzen oder Bezugssignale bei Fernsehsendungen dienen. Um die Fernsehsendeeinrichtungen mit niedrigen Kosten und hoher Dichte auszustatten, sollte der Synchronisationssignalgenerator in diesem Falle zweckmäßigerweise so aufgebaut sein, daß die verschiedenen Signale durch Signalkombinationen usw. unter Bezugnahme auf ein einziges stabilisiertes Oszillationssignal erzeugt werden können.

Hierbei müssen im Gegensatz zu einem Falle, wo beispielsweise nur eine Fernsehkamera verwendet wird, wenn zwei oder mehrere Fernsehkameras verwendet werden, die verschiedenen Signale in einer Fernsehkamera synchron mit denen in der oder den anderen Fernsehkameras sein.

Der Synchronisationssignalgenerator muß daher so aufgebaut sein, daß er synchron mit einem extern gelieferten Synchronisatiorssignal arbeitet.

Da es außerdem verschiedene Fernsehsysteme gibt, wie z.B. NTSC, PAL und SECAM, sollte der Synchronisationssignalgenerator zweckmäßigerweise einen Aufbau besitzen, der ohne weiteres für die verschiedenen Systeme modifiziert und angepaßt werden kann.

Aufgabe der Erfindung ist es daher, einen Synchronisationssignalgenerator anzugeben) der ohne weiteres und in einfacher Weise an die verschiedenen Fernsehsysteme angepaßt werden kann, in-dem lediglich einige Änderungen in der Schaltung vorgenommen werden,

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Diese Aufgabe wird mit den im Anspruch 1 angegebenen Merkmalen in zufriedenstellender Weise gelöst, während vorteilhafte Weiterbildungen in den Unteransprüchen angegeben sind.

Der erfindungsgemäße Synchronisationssignalgenerator kann synchron mit einem extern zugeführten Synchronisationssignal arbeiten und ermöglicht es in vorteilhafter Weise, Synchronisationsfehler zu vermeiden oder zumindest erheblich zu reduzieren. Außerdem ist der erfindungsgemäße Generator in der Lage, eine Vielzahl von Farbhilfsträgersignalen zu erzeugen, deren Phasen für einander kompensiert sind. Außerdem kann der erfindungsgemäße Generator in vorteilhafter Weise als integrierte Halbleiterschaltung ausgebildet werden.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in

Fig. 1 ein Blockschaltbild zur Erläuterung einer Ausfuhrungsform des'erfindungsgemäßen Synchronisationssignalgenerators; Fig. 2 bis 7 detaillierte Schaltungen verschiedener Teile des Blockschaltbildes in Fig. 1; Fig. 8 ein Zeitdiagramm der Blöcke 3 bis 6 in Fig. 1;

Fig. 9A eine Logikschaltung eines Festwertspeichers; Fig. 9B eine der Fig. 9A entsprechende detaillierte Schaltung;

Fig. 10 und 11 Zeitdiagramme der Schaltung in Fig. 3; Fig. 12 ein Zeitdiagramm der Schaltung in Fig. 6; Fig. 13 eine Schaltung eines Inverters; Fig. 14 ein Diagramm der Eingangs/Ausgangs-Charakteristik der Schaltung in Fig. 13; Fig. 15, 16A, 16B und 16C Zeitdiagramme der Schaltung in Fig. 7;

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Fig. 17 eine Schaltung einer weiteren Ausführungsform ; und

Fig. 18 und 19 Zeitdiagramme der Schaltung in Fig. In Fig. 1 ist ein Blockschaltbild einer Ausführungsform des Synchronisationssignalgerierators dargestellt; bei dieser Anordnung kann der in einer strickpunktierten Linie 1 enthaltene Teil in Form einer integrierten Halbleiterschaltung aus komplementären Feldeffekttransistoren mit isolierter Steuerelektrode, die auch als CMOSIC-Schaltung bezeichnet wird, ausgebildet sein, obwohl die Anordnung nicht auf eine derartige Konstruktion beschränkt ist. Die Teile P1 bis P28 bilden externe Anschlüsse der Schaltung.

Ein in einer strichlierten Linie enthaltender Block 2 bildet einen Kristalloszillator. Er besteht aus einem Inverter G3 4, der als Verstärkerschaltung arbeitet, einem Kondensator CI, einem Quarzkristall XTA, einer Varactor- oder Kapazitätsdiode VP1, einem Wechselspannungs-Kopplungskondensator C2 und einem Widerstand R1, um der Eingangsklemme des Inverters G34 eine Gleichspannungs-Vorspannung zu liefern.

Die Eingangsklemme und die Ausgangsklemme des Inverters G34 sind in der dargestellten Weise über den Vorspannungs-Widerstand R1 und die externen Anschlüsse P5 und P6 verbunden. Infolgedessen ist die Eingangsklemme des Inverters G3 4 automatisch durch das Ausgangspotential an seiner Ausgangsklemme vorgespannt. Aufgrund der automatischen Vorspannung übt der Inverter G3 4 eine Verstärkungsoperation an einem gewünschten Arbeitspunkt aus, und zwar trotz einer Schwankung oder Streuung seiner Eigenschaften.

Der Kondensator C1, der Quarzkristall XTA, die Kapazitätsdiode VP1 und der Wechselspannungs-Kopplungskondensator C2 bilden eine Rückkopplungsschaltung für den Inverter G34. Die Eingangsklemme des Inverters G34 35

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wird mit einem Mitkopplungssignal versorgt, das einem Signal an der Ausgangsklemme des Inverters G34 bei der Resonanzfrequenz des Quarzkristalls XTA der Rückkopplungsschaltung entspricht.
Infolgedessen führt der Kristalloszillator 2 einen Oszillationsbetrieb bei der Resonanzfrequenz des Quarzkristalls XTA aus. Die Ausgangsklemme des Inverters G34 als Ausgangsklemme des Kristalloszillators 2 liefert ein Oszillations-Ausgangssignal mit einer Wellenform, wie sie bei A in Fig. 8 dargestellt ist.

Wie nachstehend näher erläutert ist, wird die Frequenz des Oszillations-Ausgangssignals des Kristalloszillators 2 durch 4 (vier) geteilt und somit in ein FarbhiIfsträgersignal umgewandelt.

Dementsprechend hat der beim Kristalloszillator 2 zu verwendende Quarzkristall XTA eine Charakteristik mit einem Pol bei einer Frequenz, die viermal höher ist als eine Farbhilfsträgerfrequenz, die nachstehend als '-fg_C" bezeichnet wird. Beispielsweise liegt im Falle des NTSC-Formats f_cn bei 3,579545 MHz, so daß der Pol des Quarzkristails XTA bei 14,31818 MHz liegen sollten.

Die Kapazität der Kapazitätsdiode VP1 im Kristalloszillator 2 schwankt in Abhängigkeit von ihrer Klemmenspannung.

Dementsprechend wird die Schwingungsfrequenz des Kristalloszillators 2 dadurch gesteuert, daß man eine S teuerspannung an die Kathode der Kapazitätsdiode VP1 über einen Widerstand R2 anlegt.

Eine derartige Steuerung der Schwingungsfrequenz ist erforderlich, wenn der Betrieb der in Fig. 1 dargestellten Anordnung mit dem Betrieb einer anderen, nicht dargestellten Einrichtung zu synchronisieren ist. Die Steuerspannung zum Steuern der Schwingungsfrequenz wird von einer nachstehend näher beschriebenen Schaltung 21 geliefert.

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In dem Falle, wo die Synchronisation der oben angegebenen Art nicht erforderlich ist, wird die Steuerspannung zu einer festen Spannung gemacht. Eine derartige feste Spannung kann beispielsweise von einer nicht dargestellten Spannungsteilerschaltung geliefert werden, die eine vorgegebene Referenzspannung erhält. Die Schwingungsfrequenz wird in diesem Falle durch Einstellung der festen Spannung eingestellt. Da der Wechselspannungs-Koppelkondensator C2 beim Kristalloszillator 2 verwendet wird, wird die Eingangs-Vorspannung des Inverters G3 4 auch dann konstant gehalten, wenn die Vorspannung der Kapazitätsdiode VP1 sich geändert hat.

Das Bezugszeichen 3 bezeichnet einen Binärzähler, der das Oszillations-Ausgangssignal des Kristalloszillators 2 erhält. Das Bezugszeichen 4 bezeichnet einen Binärzähler, der das nicht-invertierte Ausgangssignal des Binärzählers 3 über eine Leitung 1. erhält, während das Bezugszeichen 5 einen Binärzähler bezeichnet, der das invertierte Ausgangssignal des Binärzählers 3 über eine Leitung 1„ erhält.

Die Binärzähler 3, 4 und 5 sind jeweils so aufgebaut, daß sie eire Invertierung ihres Ausgangs mit der negativen Flanke ihres Eingangssignals vornehmen.

Dementsprechend erhält der Binärzähler vom Kristalloszillator 2 ein Signal mit der Frequenz 4«f , wie es bei A in Fig. 8 dargestellt ist, und liefert somit den Leitungen I₁ und I₀ Signale mit einer Frequenz von 2«f , welche entgegengesetzte Phasen besitzen, wie es bei C bzw. B in Fig. 8 dargestellt ist.

In Abhängigkeit von dem über die Leitung 1- erhaltenen Signal liefert der Binärzähler 4 den Leitungen I^ und Signale mit einer Frequenz f_cn/ deren Phasen entgegengesetzt sind, wie es bei D bzw. F in Fig. 8 dargestellt ist.

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In gleicher Weise liefert der Binärzähler 5 den Leitungen I₁- und 1, Signale, die bei E bzw. G in Fig. 8 dargestellt sind. Infolgedessen besitzen die Signale auf den Leitungen 1,, I₁. und 1, Phasendifferenzen von 180 , 90 bzw. 270 gegenüber dem Signal auf der Leitung I₃.

Das Bezugs zeichen 6 bezeichnet ein übertragungsgatter, welches das Signal auf der Leitung I₅ oder l_r auf einer Leitung l_o übeträgt, und zwar in Abhängig-

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keti von einem Torsignal, das über eine Leitung I₇ von einer nachstehend näher beschriebenen Schaltung 14 zugeführt wird. Im Falle des NTSC-Formats wird das Torsignal von der Schaltung 14 auf den einen oder anderen Pegel fixiert, mit der Ergebnis, daß das Signal mit der Phasenverschiebung von 90 auf der Leitung I_n- auf die

Leitung l_o übertragen wird. Im Falle des PAL-Formats ο

wird das Torsignal von der Schaltung 14 bei jedem horizontalen Rücklauf invertiert, mit dem Ergebnis, daß das Signal mit der Phasenverschiebung von 90 auf der Leitung 1- und das Signal mit der' Phasenverschiebung von 2 70° auf der Leitung 1, abwechselnd bei jedem zweiten horizontalen Rücklauf auf die Leitung l_o übertragen

werden.

Die Signale auf den Leitungen 1_β und I₄ werden als FarbhiIfsträgersignale verwendet.

Dementsprechend ist es wünschenswert, daß die Phasendifferenz zwischen dem Signal auf der Leitung I₄ und dem Signal auf der Leitung l_g exakt 90 beträgt.

Aus verschiedenen Gründen beginnen jedoch das nicht-invertierte Ausgangssignal und das invertierte

Ausgangssignal des Binärzählers nicht immer, sich gleichzeitig miteinander zu ändern. In gleicher Weise beginnen auch das nicht-invertierte Ausgangssignal und das invertierte Ausgangssignal der jeweiligen Binärzähler 4 35

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und 5, welche die Ausgangssignale des Binärzählers 3 erhalten, nicht immer, sich gleichzeitig miteinander zu ändern.

Außerdem gibt das Übertragungsgatter 6, welches das Ausgangssignal des BinärZählers 5 erhält, Veranlassung zu einer Verzögerung des Signals.

Infolgedessen wird die Phasendifferenz zwischen dem Signal auf der Leitung 1. und dem Signal auf der Leitung 1_R nicht exakt 90 .

Bei der vorliegenden Ausführungsform sind Verzögerungsglieder 7 und 8 vorgesehen, die vom Ausgangssignal des Kristalloszillators 2 getrieben sind, um Signale mit gewünschten Phasen an den externen Anschlüssen P7 und P8 der CMOSIC-Schaltung 1 zu liefern, und zwar unabhängig von Änderungen der Signalphasen aus den oben genannten Gründen.

Obwohl keinesfalls darauf beschränkt, können die Verzögerungsglieder 7 und 8 als Verzögerungs-Flipflops ausgelegt sein, welche die gleiche Anordnung haben.

Jedes Verzögerungs-Flipflop 7 und 8 erhält das Oszillations-Ausgangssignal vom Kristalloszillator 2 als Taktsignal und liefert das dem Eingangssignal entsprechende Ausgangssignal zu einem Zeitpunkt synchron mit dem Taktsignal. Infolgedessen liefern die Verzögerungs-Flipflops 7 und 8 die Farbhilfsträgersignale, deren Zeitpunkte, d.h. deren Phasen vom Taktsignal korrigiert sind.

Das Bezugszeichen 9 bezeichnet einen Zähler, der das Ausgangssignal vom Binärzähler 4 als Zählsignal über die Leitung 1., erhält.

Das Bezugszeichen 10 bezeichnet einen Zähler, der ein Ausgangssignal von einer spannungsgesteuerten Oszillatorschaltung 13 als Zählsignal über eine Leitung 1. erhält.

Das Bezugszeichen 11 bezeichnet einen Phasendetektor,

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der die Ausgangssignale von den Zählern 9 und 10 über Leitungen 1. bzw. I₁₁ erhält.

Das Bezugszeichen 12 bezeichnet einen Tiefpaßfilter, der ein Ausgangssignal vom Phasendetektor 11 erhält und der aus einem Inverter G35, einem Widerstand R5 und einem Kondensator C5' besteht, wie es in der Zeichnung dargestellt ist. Die spannungsgesteuerte Oszillatorschaltung besteht aus einem Inverter G1, Kondensatoren C3 bis C5, einem Widerstand R3 und einer Vara.ctor- oder Kapazitätsdiode VP2. Die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung 13 wird in Abhängigkeit von einem Ausgangssignal geändert, die vom Tiefpaßfilter 12 über einen Widerstand R4 geliefert wird.

Der Zähler 10, der Phasendetektor 11, der Tiefpaßfilter 12 und die spannungsgesteuerte Oszillatorschaltung 13 bilden eine Phasenverriegelungsschleife.

Die Zähler 9 und 10 bilden einen programmierbaren Zähler. Die entsprechenden Zählwerte der beiden Zähler 9 und 10 werden von eirem Signal gesteuert, das vom Anschluß P28 über eine Leitung l_q angelegt wird.

Der Anschluß P28 wird mit einem Signal mit niedrigem Pegel versorgt/ wenn die in Fig. 1 dargestellte Anordnung als Einrichtung für das NTSC-Format betrieben wird, und mit einem Signal mit hohem Pegel, wenn die Einrichtung im PAL-Format oder SECAM-Format betrieben wird.

Der Zähler 9 ist so aufgebaut, daß er als Teiler-Durch-161-Zähler arbeitet, wenn das NTSC-Format durch das Steuersignal am Anschluß P28 angegeben wird, und daß er als Teiler-Durch-162-Zähler arbeitet, wenn das PAL-Format oder das SECAM-Format angezeigt werden.

Der Zähler 10 ist so aufgebaut, daß er als Teiler-Durch-184-Zähler arbeitet, wenn das NTSC-Format angezeigt wird, und das er als Teiler-Durch-161-Zähler arbeitet, wenn das PAL-Format oder das SECAM-Format angezeigt werden.

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Obwohl nicht darauf beschränkt, sind konkrete Logikschaltungen für die Zähler 9 und 10 sowie den Phasendetektor 11 in Fig. 2 dargestellt.

Wie sich aus Fig. 2 entnehmen läßt, besteht der Zähler 9 aus Flipflops FF9 bis FF16, welche ihre nichtinvertierenden Ausgänge Q und invertierenden Ausgänge Q synchron mit der negativen Flanke des an ihre Eingangsklemmen C angelegten Eingangssignals invertieren; einem Verzögerungsflipflop DFF2, das ein an seine Eingangsklemme D angelegtes Signal invertiert und das invertierte Signal an seinen invertierenden Ausgang Q synchron mit der negativen Flanke des an seinem Takteingang C anliegenden Taktsignals liefert; einem übertragungsgatter TG6, das ein Signal an seinem Anschluß 0 an seinen Anschluß B überträgt, wenn das an seinem Steueranschluß C über die Leitung l_q anliegende Signal auf niedrigem Pegel ist, und welches das Signal an seinem Anschluß 0 an seinen Anschluß A überträgt, wenn anderenfalls das an seinem Steueranschluß C anliegende Signal auf hohem Pegel ist; einem NAND-Gatter G10 sowie Invertern G9 und G11. Bei den Flipflops FF9 bis FF16 bezeichnen der Buchstabe S einen Setzeingang und der Buchstabe R einen Rücksp.tzeingang.

Der Zähler 9 arbeitet in der nachstehend beschriebenen Weise. Bei der folgenden Beschreibung wird angenommen, daß das Signal auf der Leitung 1„ auf dem Pegel des NTSC-Formats liegt, d.h. auf niedrigem Pegel. Es wird ferner angenommen, daß der invertierende Ausgang Q des Verzögerungs-Flipflops DFF2 im Anfangs zustand auf hohem Pegel gehalten wird.

Der Rücksetzeingang R des Flipflops FF9 und der Setzeingang S des Flipflops FF10 werden mit dem invertierten Ausgangssignal Q des Verzögerungs-Flipflops DFF2 über das Übertragungsgatter TG6 versorgt. Die Setzeingänge S oder Rücksetzeingänge R der Flipflops FF11 bis FFI6 werden direkt

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mit dem invertierten Ausgangssignal Q des Verzögerungs-Flipflops DFF2 versorgt.

Dementsprechend setzt der hohe Pegel des invertierten Ausgangssignals Q des Verzögerungsflipflops DFF2 im Anfangszustand die Flipflops FF10, FF11 bis FF13 und FF15 und bewirkt ein Rücksetzen der übrigen Flipflops FF9, FF14 und FF16.

Da zumindest eines unter den nicht-invertierten Ausgangssignalen der Flipflops FF9 und FF11 bis FF16 und das invertierte Ausgangssignal des Flipflops FF10 auf den niedrigen Pegel gehen, liefert das NAND-Gatter G1O ein Ausgangssignal mit hohem Pegel.

Das erste Signal wird vom Oszillator 2 (vgl. Fig. 1) der Leitung 1-, zugeführt. In diesem Falle ist das Ausgangssignal des NAND-Gatters G10 auf hohem Pegel, so daß das invertierte Ausgangssignal Q des Verzögerungs-Flipflops DFF2 sich vom hohen Pegel zum niedrigen Pegel synchron mit der Rückflanke des ersten Signals ändert. Infolgedessen werden die zwangsläufig gesetzten und rückgesetzten Zustände der Flipflops FF9 bis FF16 freigegeben.

Das zweite Signal wird der Leitung I₃ zugeführt. Das invertierte Ausgangssignal des Flipflops FF9 in der ersten Stufe wird vom niedrigen Pegel zum hohen Pegel synchron mit der Rückflanke des zweiten Signals geändert.

Das dritte Signal wird der Leitung 1, zugeführt. Das nicht-invertierte Ausgangssignal des Flipflops FF9 wird auf den niedrigen Pegel synchron mit der Rückflanke des dritten Signals geändert. Das nicht-invertierte Ausgangssignal des Flipflops FF10 in der zweiten Stufe, das vorher auf den hohen Pegel gebracht worden ist, wird beim Abfall des Ausgangssignals des Flipflops FF9 auf den niedrigen Pegel geändert. In gleicher Weise werden die Ausgangssignale der Flipflops FF11 bis FF14 beim Abfall der Ausgangssignale der Flipflops in den jeweils vorhergehenden Stufen invertiert.

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In gleicher Weise werden die Ausgangssignale der Flipflops FF9 bis FFI6 von Signalen nach dem dritten Signal geändert, welche der 1_ zugeführt werden.

Die nicht-invertierenden Ausgänge der Flipflops FF9 und FF11 bis FF16 und der invertierende Ausgang des Flipflops FF1O werden von dem 159. Signal, das der Leitung I₃ zugeführt wird, auf hohen Pegel gebracht. Infolgedessen wird das Ausgangssignal des NAND-Gatters G10 vom hohen Pegel auf den niedrigen Pegel geändert.

Da das Ausgangssignal des NAND-Gatters G10 auf den niedrigen Pegel gebracht worden ist, wird der invertierende Ausgang Q des Verzögerungs-Flipflops DFF2 auf hohen Pegel geändert, und zwar synchron mit der Rückflanke des 160. Signals, das der Leitung 1 zugeführt wird. Infolgedessen werden die Flipflops FF9 bis FF16 wieder in die Ausgangszustände gebracht, wie es oben angegeben worden ist.

Infolgedessen arbeitet der Zähler 9 als Teiler-Dur eh-161-Zähler.

Wenn das Signal auf der Leitung 1_ auf hohem Pegel ist, sind der Eingang 0 und der Ausgang A der übertragungsgatters TG6 verbunden, und somit arbeitet der Zähler 9 als Teiler-Durch-162-Zähler.

Der Zähler 10 besitzt den gleichen Aufbau wie der Zähler 9. Er besteht aus Flipflops FF1 bis FF8, einem Verzögerungs-Flipflop DFF1, einem Übertragungsgatter TG5, einem NAND-Gatter G7 sowie Invertern G6 und G8.

Der Phasendetektor 11 besteht aus NAND-Gattern G12 bis G20, einem Inverter G21, einem P-Kanal MOSFET TR1 und einem N-Kanal MOSFET TR2.

Der Phasendetektor 11 variiert die Länge der abwechselnden Leitungszeiten der MOSFETs TR1 und TR2 in · Abhängigkeit von der Phasendifferenz zwischen den Aus-

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gangssignalen der Zähler 9 und 10, die über die Leitungen I_1n und I₁₁ angelegt werden.

Dementsprechend wird der Durchschnitts- oder Mittelwert der Ausgangssignale, der von den MOSFETs TR1 und TR2 einer Leitung I₁₂ zugeführt wird, in Abhängigkeit.von der Phasendifferenz variiert. In Fig. 2 ist eine äquivalente Eingangskapazität C5" des Tiefpaßfilters 12 in Fig. 1 dargestellt.

Die Ausgangsspannung des Tiefpaßfilters 12 in Fig.

wird in Abhängigkeit vom durchschnittlichen Wert des Ausgangssignals auf der Leitung I₁₃ geändert.

Die Kapazität zwischen den Anschlüssen der Kapazitätsdiode VP2 in der spannungsgesteuerten Oszillatorschaltung 13 wird von der Ausgangsspannung des Tiefpaßfilters 12 gesteuert. Infolgedessen wird die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung vom Ausgangssignal des Phasendetektors 11 gesteuert.

In dem Falle, wo beispielsweise die Phase des Ausgangssignals des Zählers 10 gegenüber der des Ausgangssignals des Zählers 9 voreilt, steigt der Mittelwert der Ausgangssignale, die vom Phasendetektor 11 in Fig. 2 der Leitung I₁₂ geliefert werden, so daß die Ausgangsspannung des Tiefpaßfilters 12 verringert wird. Das Absenken der Ausgangsspannung des Tiefpaßfilters 12 erhöht die Anschlußkapazität der Kapazitätsdiode VP1. Das Zunehmen der Anschlußkapazität der Kapazitätsdiode VPT verringert die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung. Infolgedessen wird die Phase des Ausgangssignals des Zählers 10 verzögert.

Wie sich aus dem oben beschriebenen Steuervorgang entnehmen läßt, hat die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung 13 einen Wert, der durch die Frequenz des über die Leitung 1_ zugeführten Signals und die Frequenzteilerverhältnisse der Zähler 9 und 10 bestimmt ist.

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In dem Falle, wo ein NTSC-Format angezeigt wird, arbeiten der Zähler 9 als Teiler-Durch-161-Zähler und der Zähler 10 als Teiler-Durch-184-Zähler, so daß die Oszillationsfrequenz f der spannungsgesteuerten Oszillatorschaltung 13 auf einen Wert geht, der durch die nachstehende Gleichung (1) gegeben ist. Da beim NTSC-Format die Frequenz f„ des Horizontalsynchronisationssignals durch eine Relation gemäß der nachstehenden Gleichung (2) definiert ist, stehen die Frequenzen f_np„ und f„ in einer Relation, die durch die nachstehende

ObC ti

Gleichung (3) gegeben ist:

^fOSC = U84/161).f_sc (D

f_H = (2/455).f_sc (2)

^fOSC ^{= 26O}'^fH ⁽³⁾

In gleicher Weise erhalten in den Fällen, wo das PAL-Format oder das SECAM-Format angezeigt wird, die Frequenzen f_osr. und f„ Werte, welche durch die nachstehenden Gleichungen (4) bis (6) gegeben sind:

= (161/162).f_sc (4)

f_H = [4/(1135 + 4/625)].f_sc (5)

^fOSct ²⁸²*^fH ^{6)·

Im Falle des NTSC-Formats wird die Frequenz f_c des Hilfsträgersignals in der oben angegebenen Weise auf 3,579545 MHz gebracht, so daß die Frequenz f„ des Horizontalsynchronisationssignals, die auf der Basis der Gleichung (2) erhalten wird, 15734,26 Hz beträgt.

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Im Falle des PAL-Formats wird f auf den Wert 4,43361875 MHz gebracht, so daß der Wert der Frequenz

f„, die auf der Basis der Gleichung (5) erhalten wird, ri

15625,0026 Hz beträgt.

Das Taktsignal bei 260 f oder 282 f_R, das von der spannungsgesteuerten Oszillatorschaltung geliefert wird, wird an eine Flipflopschaltung 15 angelegt, die einen Binärzähler bildet, und von der Flipflopschaltung 15 in ein Taktsignal bei 13O'f„ oder 141*f_H umgewandelt.

Das Ausgangssignal der Flipflopschaltung 15 wird an einen Zähler 16 und außerdem über einen Inverter G58 an einen Decodierer 17 angelegt.

Der Zähler 16 wird als Teiler-Durch-130-Zähler betrieben, wenn das NTSC-Format durch den niedrigen Pegel des Steuersignals angezeigt wird, das über den Anschluß P28 auf der Leitung l_q angelegt wird, und als Teiler-Durch-141-Zähler betrieben, wenn das PAL-Format oder das SECÄM-Format durch den hohen Pegel des Steuersignals vorgegeben werden. Dementsprechend bildet eine Periode des Zählers 16 einen Zyklus de^ Horizontalsynchronisationssignals.

Ein detaillierter Aufbau des Zählers 16 sowie des Decodierers 17 sind in Fig. 3 dargestellt.

Obwohl nicht ausdrücklich darauf beschränkt, kann der Zähler 16 aus in Reihe geschalteten Binärzählern BC1 bis BG8, einem Verzögerungsflipflop DFF5, einem Inverter G56, einem NOR-Gatter 57, und einem Teil des Decodierers 17 bestehen.

Der Binärzähler BCT besteht aus einem Inverter G59 und einem Flipflop FF17. Der Binärzähler BC2 besteht aus einem NAND-Gatter G60, Invertern G61 und G62 und einem Flipflop FF18. Obwohl nicht eigens dargestellt, haben die Binärzähler BC3 bis BC7 den gleichen Aufbau wie der Binärzähler BC8, der aus einem" NAND-Gatter 78, Invertern G79 und G80 und einem Flipflop FF24 besteht.

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Der Decodierer 17 besteht aus Festwertspeichern
17A und 17B, die nachstehend kurz als ROMs bezeichnet werden, und einer Gruppe von RS-Flipflops 17C, die
in Fig. 5 dargestellt sind.

Bei den ROMs 17A und 17B sind die Eingangsfeitungen mit dünnen oder mittleren Linien dargestellt, während die Ausgangsleitungen mit ausgezogenen Linien angegeben sind. In Fig. 3 sind Schaltelemente, die Signale der
Eingangsleitungen erhalten, in Bereichen mit der MarkierungQ an den Kreuzungspunkten zwischen den Eingangsleitungen und Ausgangsleitungen vorgesehen. Um das Verständnis der Schreibweise der ROMs in Fig. 3 zu erleichtern, zeigt Fig. 9A einen ROM mit der gleichen Schreibweise wie Fig. 3 und Fig. 9B eine der Anordnung nach Fig. 9A entsprechende Schaltung. Wie sich aus Fig. 9 ergibt, bildet der ROM in Wirklichkeit eine NOR-Schaltung.

Wie sich aus Fig. 3 entnehmen läßt, wird der ROM 17A mit nicht-invertierten Ausgangssignalen Q und invertierten Ausgangssignalen Q der Binärzähler BC1 bis BC8 bzw. einem nicht-invertierten Ausgangssignal Q des Verzögerungs-Flipflops DFF5 über Inverter G197 bis G213 versorgt und wird außerdem mit dem Signal auf der Leitung Iq direkt und über einen Inverter G82 beaufschlagt.

Die Signale auf den Aus gangs leitungen I₁₂I ^un(^ ^i des ROM 17A werden an den D-Eingang des Verzögerungs-Flipflops DFF5 über das NOR-Gatter 57 angelegt. Ein
invertiertes Ausgangssignal Q des Verzögerungs-Flipflops DFF5 wird an die Flipflops FF17 bis FF24 als Rücksetzsignal angelegt.

Der Zählwert des Zählers 16 wird durch das Ausgangssignal auf der Leitung I₁^₁ oder I₁ ^₇ des ROM 17A gesteuert. Die Leitung I₁₂₁ oder 1.₂₂ wird durch das an die Leitung 1 gelegte Signal gewählt, d.h. das Signal zur Festlegung des Fernsehformats.

Wenn das Signal auf der Leitung l_q auf niedrigem

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Pegel ist, geht das Schaltelement am Kreuzungspunkt zwischen der Eingangsleitung I₁₁Q und der Ausgangsleitung I₁₂₁ des ROM 17A in den "aus"-Zustand. Gleichzeitig "geht das Schaltelement am KreuzungspunM: zwischen der Eingangsleitung I₁₂₀ ^{und der} Ausgangsleitung I₁₂₂ in den "ein"-Zustand aufgrund des hohen Pegels am Ausgangs des Inverters G82. Unter dieser Bedingung wird der Signalpegel der Ausgangsleitung I₁₂₁ durch die Kombination der Ausgangssignale der Binärzähler BC1 bis BC8 abgetastet. Andererseits geht der Signalpegel der Ausgangsleitung I₁₂₂ auf den niedrigen Pegel, unabhängig von den Ausgangssignalen der Binärzähler. Das bedeutet, daß die Ausgangsleitung I_1?1 gewählt wird. Im Gegensatz dazu wird dann, wenn das Signal auf der Leitung l_q auf hohem Pegel ist, die Ausgangsleitung I₁₇₇ gewählt.

Fig. 10 zeigt ein Zeitdiagramm des Zählers 16 zu dem.· Zeitpunkt, wo sich die Leitung l_q auf niedrigem Pegel befindet. In Fig. 10 bezeichnen der Buchstabe A das Taktsignal, das von der Flipflopschaltung 15 (vgl. Fig.1) an die Leitung I₁ ^ gelegt wird, der Buchstabe B ein Ausgangssignal vom Inverter G58, die Buchstaben C, D und E die nicht-invertierten (Q) Ausgangssignale der Flipflops FF17, FF23 bzw. FF24, der Buchstabe F das Ausgangssignal des NOR-Gatters G57 und der Buchstabe G das invertierte Ausgangssignal Q des Verzögerungs-Flipflops DFF5.

Die Flipflops FF17 bis FF2 4 sind in den Ausgangszustand zurückgesetzt.

Die entsprechenden Ausgangssignale der Flipflops FF17 bis FF24 werden durch die negativen Flanken der Taktsignale invertiert, welche auf ihre Takteingänge C aufgeprägt werden.

Die Zustände der Flipflops FFl7 bis FF24 werden durch das Taktsignal geändert, das auf der Leitung I₁₅ aufgeprägt wird.

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Beim Abfall des 127. Taktsignals, das zu einem Zeitpunkt t.„₇ auf der Leitung I₁,. aufgeprägt ist, werden die Ausgänge Q von FF17 bis FF23 der Flipflops FF17 bis FF24 auf den hohen Pegel (Logikpegel 1) gebracht.

Beim Abfall des 128. Taktsignals, das zu einem Zeitpunkt t_12g auf der Leitung I₁₅ aufgeprägt ist, werden die Ausgänge Q der Flipflops FF17 bis FF23 auf den niedrigen Pegel (Logikpegel 0) gebracht, und der Ausgang Q des Flipflops FF2 4 wird auf den hohen Pegel gebracht. Da die Schaltelemente auf der Ausgangsleitung I_1?1 des ROM 17A in der in Fig. 3 dargestellten Weise angeordnet sind, wird das Signal auf dieser Ausgangsleitung 1-J₂I ^au^ ^^en hohen Pegel gebracht. Der Ausgang des NOR-Gatters G57 wird dementsprechend auf niedrigen Pegel gebracht.

Beim Abfall des Taktsignals liefert das Verzögerungs-Flipflop DFF5 ein Signal, das einem Eingangssignal von einer vorhergehenden Taktperiode entspricht.

Dementsprechend wird beim Abfall des Taktsignals, das zu einem Zeitpunkt t_1?g auf der Leitung I_1g aufgeprägt ist, das invertierte Ausgangssignal Q des Verzögerungs-Flipflops DFF5 auf den hohen Pegel gebracht, wie es bei F in Fig. 10 dargestellt ist. Die Flipflops FF17 bis FF24 werden zurückgesetzt, da ihre Rücksetzeingänge R das Signal mit hohem Pegel vom Verzögerungs-Flipflop DFF5 erhalten.

Wenn das auf der Leitung 1_1C. aufgeprägte, 130. Taktsignal zu einem Zeitpunkt t.. _3O abfällt, geht der Ausgang des Verzögerungs-Flipflops DFF5 auf niedrigen Pegel und das Rücksetzen der Flipflops FF17 bis FF24 hört auf.

Anschließend werden gleiche Operationen wiederholt, mit dem Ergebnis, daß der Zähler 16 als Teiler-Durch-130-Zähler arbeitet.
Wenn die Leitung 1« auf hohem Pegel ist, wird die Aus gangs leitung I₁₂? ^{im R0M} ^^A gewählt, so daß der Zähler

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16 als Teiler-Durch-141-Zähler arbeitet.

Der ROM 17A decodiert das Ausgangssignal des Zählers 16 und versorgt die Leitungen I,.,-, bis l..,.,

l Δ J ΙΟΙ

mit verschiedenen Zeitsteuerungssignalen, um .das Horizontalsynchronisationssignal und sämtliche damit zusammenhängende Signale zu bilden. Aufgrund der Anordnung· der Schaltelemente in der gezeigten Art tritt beispielsweise ein Signal, das während der Periode des 68. Taktsignals auf hohem Pegel ist, auf der Ausgangsleitung I₁93 ^auf·

Um es bei dieser Ausführungsform zu ermöglichen, das Zeitintervall des Zeitsteuerungssignals mit hoher Präzision zu ändern, wird auch das Taktsignal auf der Leitung I₁ ^ als Eingangssignal des ROM 17A verwendet, wie es in der Zeichnung dargestellt ist.

Auf der Ausgangs leitung I_{1 ?t}- des ROM 17A ist beispielsweise das Schaltelement angeordnet, welches das Taktsignal der Leitung I₁- über den Inverter G58 erhält. Infolgedessen wird diese Ausgangsleitung I₁₇₁-mit einem Signal versorgt, das auf den hohen Pegel während eines halben Zyklus vom 78,5-ten Taktsignal geht.

Die verschiedenen vom ROM 17A gelieferten Zeitsteuerungssignale werden dem ROM 17B geliefert. Die Ausgangs-Zeitsteuerungssignale des ROM 17A werden vom ROM 17B gewählt und werden den Ausgangsleitungen I₁₇₁ bis I₁₈₆ zugeführt.

In diesem Falle werden kombinierte Zeitsteuerungssignale von den Ausgangsleitungen, beispielsweise der Ausgangsleitung I₁₇₁ geliefert, auf denen eine Vielzahl von Schaltelementen in der dargestellten Art angeordnet sind.

Die Ausgangqsignale der Ausgangs leitungen I₁₇-J, bis I₁₈₆ werden den RS-Flipflops FF51 bis FF63 in Fig. 5 zugeführt. Jedes der RS-Flipflops FF51 bis FF6 3 wird

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gesetzt, wenn das auf seinen Setzeingang S aufgeprägte Zeitsteuerungssignal auf den niedrigen Pegel geht.

Da eine Periode des Zählers 16 in der beschriebenen Weise gleich einem Zyklus des Horizontalsynchronisationssignals ist, werden verschiedene Signale, die für die Horizontalsynchronisation erforderlich sind, von den RS-Flipflops FF51 bis FF63 geliefert.

Das Signal einer Leitung 1_?1, das mit einem nichtinvertierenden Ausgang des RS-Flipflops FF51 geliefert wird, wird in einer Periode des Zählers 16 zweimal geliefert. Das bedeutet, das Signal auf der Leitung I₂₁ hat eine Frequenz 2«f„. Dieses Signal auf der Leitung I₇₁ wird als Taktsignal für einen nachstehend näher beschriebenen Zähler 25 verwendet. Das Signal einer Leitung 1_?1', das mit einem nicht-invertierten Ausgang vom Flipflop FF53 geliefert wird, und das Signal einer Leitung I_1fi', das mit einem invertierten Ausgang vom Flipflop FF57 geliefert wird, werden als Eingangssignale für eine Teilbild-Rücksetzschaltung 22 in Fig.7 verwendet, die nachstehend näher erläutert ist. Das Signal einer Leitung l^o / die mit einem nicht-invertierten Ausgang vom Flipflop FF54 versorgt wird, wird als Eingangssignal für einen im folgenden näher beschriebenen Phasendetektor 20 verwendet.

Der Zähler 25 hat den gleichen Aufbau wie der Zähler 16. Wie in Fig. 4 dargestellt, besteht er aus Binärzählern BC9 bis BC16, einem Verzögerungs-Flipflop DFF6, NOR-Gattern G81 und G95, Invertern G9 4 und G9 6 und einem Teil eines Decodierers 26. Dieser Zähler 25 zählt die Taktsignale der Frequenz 2«F mit der doppelten Frequenz des Horizonta!synchronisationssignals, die vom Flipflop FF51 über die Leitung I₃₁ geliefert werden.

Der Zähler 25 arbeitet als Teiler-Durch-525-Zähler, wenn das Signal mit niedrigem Pegel zur Angabe des NTSC-

35' Formats an die Leitung 1_ gelegt wird, und als Teiler-

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Durch-625-Zähler, wenn ein Signal mit hohem Pegel zur Anzeige des PAL-Formats oder des SECAM-Formats an die Leitung l_q angelegt wird.

Der Zähler 25 wird in den Ausgangszustand zurückgesetzt, wenn er ein Signal von einer Vertikalrücksetzschaltung 2 8 über eine Leitung I₂ ^ erhält. Die Vertikalrücksetzschaltung 28 wird nachstehend unter Bezugnahme auf Fig. 6 näher erläutert.

Ein Ausgangssignal vom Zähler 25 wird an den Decodierer 26 angelegt. Der Decodierer 26 ist in gleicher Weise aufgebaut wie der Decodierer 17 und besteht aus ROMs 26A und 26B sowie einer Gruppe von RS-Flipflops 26C (vgl. Fig. 6) .

Der Decodierer 26 erhält ebenfalls ein Ausgangssignal von einem Zähler 27 von zwei Bits zur Bestimmung von Feldern bzw. Bildern. Bekanntlich besteht beim NTSC-Format ein Vollbild aus zwei Halbbildern, wobei ein Vollbild ein Bild ergibt. Beim PAL-Format und beim SECAM-Format besteht ein Vollbild aus vier Teilbildern.

Daher müssen beim NTSC-Format die beiden Arten des ersten und zweiten Halbbildes unterschieden werden, während beim PAL-Format und beim SECAM-Format die vier Arten der ersten bis vierten Teilbilder unterschieden werden müssen. . .

Der Teilbildbestimmungszähler 27 ist so aufgebaut, daß er vom Zähler 25 ein Taktsignal erhält, dessen Periode gleich der Periode des Vertikalsynchronisationssignals ist. Er liefert ein Signal, das höchstens vier Teilbildern der oben beschriebenen Art entspricht.

Der Decodierer 26 erhält das vom Zähler 25 gelieferte. Ausgangssignal mit der gleichen Periode wie das Vertikalsynchronisationssignal sowie das vom Zähler 27 gelieferte Teilbildbestimmungssignal und liefert verschiedene Signale synchron mit dem Vertikalsynchronisatxonssignal bei den entsprechenden Teilbildern.

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Teile der von den Decodierern 17 und 26 gelieferten . Synchronisationssignale werden an einen Decodierer 23 angelegt, der in der in Fig. 5 dargestellten Weise aus NAND-Gattern G16 8 bis G178 aufgebaut ist. Von diesem Decodierer 23 wird beispielsweise ein zusammengesetztes Signal gebildet.

Die Ausgangssignale der Decodierer 17, 2 3 und 26 werden an eine Gruppe von Pufferverstärkern 24 angelegt, die aus Invertern G179 bis G19O bestehen. Verschiedene Synchronisationssignale werden über die Anschlüsse P13 bis P24 aus der Gruppe von Pufferverstärkern 24 abgegriffen.

Die Wellenformen der Signale, die an den obigen Anschlüssen auftreten, sind in Fig. 18 und 19 dargestellt.

Das Signal mit der Frequenz 2f , das bei A in Fig. 18 und 19 dargestellt ist, wird vom Binärzähler 15 (vgl. Fig. 1) geliefert, und das Horizontalsynchronisationssignal, das bei B in Fig. 18 und 19 angegegen ist, tritt am Anschluß . P16 auf.

Ein Horizontaltreibersignal für eine Kamera, ein Klemmimpulssignal, ein Vertikalsynchronisationssignal, ein Burst-Kennsignal und ein Farbaustastsignal, die in Fig. 18 und 19 mit C, D, E, F bzw. G bezeichnet sind, treten an den Anschlüssen, P15, P14, P24, P18 bzw. P19 auf, während ein Strahlverdunklungssignal, ein Gatterimpulssignal, ein Identifikationsimpulssignal für SECAM, ein HiIfsträgeraustastsignal und ein Gemisch-Synchronisationssignal, die mit H, I, J, K bzw. L in Fig. 18 und 19 bezeichnet sind, an den Anschlüssen P20, P21, P22, P23 bzw. P17 auftreten.

Bei der vorliegenden Ausführungsform wird ein Phasendetektor 20 zum Empfang eines externen Synchronisationasignal verwendet, wie es in Fig. 1 dargestellt ist.

Um die Anordnung unter Verwendung der Schaltung gemäß Fig. 1 mit dem extern zugeführten Horizontalsynchronisa-

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tionssignal zu synchronisieren, sind der externe Anschluß P9 der CMOSIC-Schaltung 1 und das eine Ende des Widerstandes R2 in der strichliert angedeuteten Weise miteinander verbunden.

Der Phasendetektor 20 wird einerseits über die Leitung I₂₂ mit dem Signal, das vom Decodierer 17 geliefert und mit dem Horizontalsynchronisationssignal synchronisiert wird, und andererseits über den externen Anschluß P11 und eine Leitung I₇-. mit dem Horizontal-Synchronisationssignal von einer anderen Einrichtung, wie z.B. einer nicht dargestellten Fernsehkamera, versorgt.

Das Signal, das auf der Leitung I-- zugeführt wird, ist in Fig. 11 bei 13 dargestellt, v/ährend das Horizontal-Synchronisationssignal, das dem externen Anschluß P11 zugeführt wird, bei D in Fig. 11 dargestellt ist. Dementsprechend wird ein Phasenabtastsignal, wie es bei E_ in Fig. 11 dargestellt ist, vom Phasendetektor 20 geliefert.

Das Phasenabtastsignal tfird vom Tiefpaßfilter 21 in ein Gleichspannungssignal umgewandelt. Das Gleichspannungssignal wird über den externen Anschluß P9 und den Widerstand R2 an die Kapazitätsdiode VP1 im Kristalloszillator 2 angelegt.

Dementsprechend wird die Osζillationsfrequenz des Kristalloszillators 2 von der Phasendifferenz zwischen den beiden Eingangssignalen, die dem Phasendetektor zugeführt werden, gesteuert. Das Ausgangssignal des Kristalloszillators 2 steuert die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung 13 und steuert damit die Phase des vom Decodierer 17 an die Leitung I₃₃ anzulegenden Signals. Infolgedessen wird die Phase des der Leitung 1„₂ zuzuführenden Signals in Koinzidenz mit der Phase des dem externen Anschluß P11 gelieferten Signals gebracht.

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Bei der externen Synchronisation wird jedoch das von der anderen Einrichtung gelieferte Horizontalsynchronisationssignal (vgl. _C in Fig. 11) dem externen Anschluß P11 nach einer Signalverzögerung mit einer Verzögerungszeit T₁ zugeführt, die bei einer Signalübertragungsleitung, wie z.B. einem Kabel, auftritt und bei E) in Fig. 11 dargestellt ist. Die Signalverzögerung der oben erwähnten Art führt zu einem Synchronisationsfehler zwischen der anderen Einrichtung und der Einrichtung unter Verwendung der Schaltung gemäß Fig. 1.

Bei der hier vorliegenden Ausführungsform sind die oben angegebenen Schaltelemente in der richtigen Weise innerhalb des Decodierers 17 angeordnet, so daß die Zeitsteuerung des vom Decodierer 17 der Leitung 1_?„ zu liefernden Signals in geeigneter Weise relativ zur Zeitsteuerung des Horizontalsynchronisationssignals gesetzt ist, das vom Decodierer 17 zu liefern ist, wie es bei A in Fig. 11 dargestellt ist.

Somit wird der Phasendetektor 20 mit dem vom Decodierer 17 verzögerten Signal und dem von der Signalübertragungsleitung, z.B. einem Kabel, verzögerten Horizontalsynchronisationssignal versorgt.

Infolgedessen kann ungeachtet dessen, daß eine Signalverzögerung in der Signalübertragungsleitung stattfindet, der Synchronisationsfehler der Anordnung nach Fig. 1 gegenüber der anderen, nicht dargestellten Einrichtung verringert werden.

Die Verzögerung des Signals zur Verringerung des Synchronisationsfehlers der oben beschriebenen Art kann auch mit beliebigen anderen, geeigneten Verzögerungseinrichtungen, wie z.B. einer Verzögerungsleitung oder einer Verzögerungsschaltung vorgenommen werden, anstatt mit dem Decodierer 17.

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In dem Falle jedoch, wo die Signalverzögerung in der oben beschriebenen Weise mit dem Decodierer 17 durchgeführt wird, kann die Verzögerungszeit vergleichsweise einfach durch die richtige Anordnung der genannnten Schaltelemente eingestellt werden. Darüber hinaus kann die Schaltungsanordnung vereinfacht werden, da weder eine Verzögerungsleitung noch eine Verzögerungsschaltung der genannten Art verwendet werden.

Bei der vorliegenden Ausfuhrungsform wird der Betrieb des Kristalloszillators 2 zur Erzeugung des Hilfsträgersignals vom Betrieb der Schaltung in der oben beschriebenen Art gesteuert, und somit können nicht nur das Synchronisationssignal, sondern auch das Hilfsträgersignal mit der anderen Einrichtung synchronisiert werden.

Bei dieser Ausfürhungsform hat der Phasendetektor20 den gleichen Aufbau wie der Phasendetektor 11 in Fig.2. Der in Fig. 2 dargestellte Phasendetektor weist einen Ausgangskreis auf, der aus den MOSFETs TR1 und TR2 besteht, welche die Schaltoperation in Abhängigkeit von der Phasendifferenz der beiden Eingangssignale für die Phasenabtastung in der beschriebenen Weise ausführt. Die MOSFETs TR1 und TR2 v/erden für die Periode im "aus"-Zustaijd gehalten, während der keines der beiden Eingangssignale geliefert wird. Damit besitzt der Ausgangskreis während dieser Periode eine Charakteristik mit hoher Ausgangsimpedanz. Ein Inverter G37 im Tiefpaßfilter 21 erhält das Ausgangssignal des Ausgangskreises und besitzt eine Charakteristik mit hoher Eingangsimpedanz, wenn er als MOSFET ausgelegt ist.

Dementsprechend wird der Ausgangsspannungspegel des Phasendetektors 20, der bestimmt wird von der Phasendifferenz zwischen einem externen Horizontalsynchronisationssignal, das der Leitung I₂^ über den externen Anschluß P11 zugeführt wird, und einem Signal, das der Leitung I₃₃ zugeführt wird, konstant gehalten und keiner Pegeländerung im Laufe der Zeit für ein vergleichsweise

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lange Zeitspanne unterworfen, bis das nächste externe Horizontalsynchronisationssignal geliefert wird. Der Tiefpaßfilter 21 liefert ein Spannungssignal mit einem Pegel, der dem Ausgangsspannungspegel des Phasendetektors 20 entspricht.

Infolgedessen wird die Phase des Oszillationsausgangssignals des Kristalloszillators 2 ohne irgendwelche Pegeländerung mit der Zeit während der Periode konstant gehalten, während der kein Horizontalsynchronisationssignal geliefert wird.

Die Schaltungsanordnung dieser Ausführungsform kann einfacher ausgelegt werden als in dem Falle, wo eine zusätzliche Phasendetektorschaltung vorgesehen ist, um ständig die Phasendifferenz zwischen dem von der An-Ordnung nach Fig. 1 gelieferten Hilfsträgersignal und dem von einer anderen Einrichtung gelieferten Hilfsträgersignal abzutasten, und wo der Betrieb des Kristalloszillators 2 auf der Basis eines Ausgangssignals von der zusätzlichen Phasendetektorschaltung gesteuert wird.

Bei dieser Ausführungsform wird zum Synchronisieren eines externen Vertikalsynchronisationssignals und des Vertikalsynchronisationssignals in der Anordnung gemäß Fig. 1 der 2ähler 25 gemäß der Zeitsteuerung des externen Vertikalsynchronisationssignals in den Ausgangszustand zurückgesetzt. Um die Rücksetz-Einstellung des Zählers zu steuern, ist die Vertikalrücksetzschaltung 28 vorgesehen.

Wie nachstehend näher erläutert, erhält diese Vertikalrücksetzschaltung 2 8 ein Vertikalsynchronisationssignal, das von einer anderen Einrichtung über den Anschluß P27 und die Leitung 1 . geliefert wird, ein Taktsignal, das vom Decodierer 17 über eine Leitung I₉₁ geliefert wird, sowie verschiedene Zeitsteuerungssignale, die vom Decodierer 26 über Leitungen \~._rr, I₀,-_n und I₀-,^¹ geliefert

Job Jby ο /u werden (vgl. Fig. 6), und versorgt die Leitung l_?t- mit

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hohem Pegel zum Rücksetzen des Zählers 25.

In gleicher Weise wie beim externen Horizontalsynchronisationssignal der oben beschriebenen Art ist das externe Vertikalsynchronisationssignal, das an dem Anschluß P27 angelegt wird, unvermeidlicherweise um eine Verzögerungszeit verzögert, die von einem nicht dargestellten Kabel o.dgl. bestimmt wird, welches diesen Anschluß P27 und den Anschluß für das Vertikalsynchronisationssignal der anderen Einrichtung verbindet, Bei der vorliegenden Ausführungsform wird zur Kompensation der Verzögerungszeit, d.h. zur Verringerung des Synchronisationsfehlers aufgrund der Verzögerungszeit, der Inhalt des Zählers 25 auf eine vorgegebene Zahl gebracht, wenn er von der Vertikalrücksetzschaltung 28 zurückgesetzt wird.

Für die eingestellte Zahl des Zählers 25 beim Rücksetzen wird ein Wert genommen, der im wesentlichen der Anzahl von Taktsignalen entspricht, die dem Zähler 25 innerhalb der Verzögerungszeit geliefert werden. Obwohl nicht darauf beschränkt, erweist es sich vorteilhaft, die eingestellte Zahl mit sechs zu wählen.

Fig. 6 zeigt eine detaillierte Darstellung der Vertikalrücksetzschaltung 28, während Fig. 12 ein dazugehöriges Betriebszeitdiagramm zeigt.

Die Vertikalrücksetzschaltung 2 8 in Fig. 6 enthält eine Eingangs/Ausgangs-Schaltung, die das über den Anschluß P27 zugeführte externe Vertikalsynchronisationssignal erhält und den Anschluß P27 mit einem Signal versorgt, das mit dem internen Vertikalsynchronisationssignal synchron ist. Diese Eingangs/Ausgangs-Schaltung besteht aus den Invertern G193 bis G195 sowie den MOS-FETs TR9 und TR10.

Da die Vertikalrücksetzschaltung 28 die. Eingangs/-Ausgangsschaltung der oben beschriebenen Art enthält, sind bei der Anordnung gemäß Fig. 6 eine Schaltung, die

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dazu dient, das Signal dem Anschluß P2 7 zuzuführen, und die aus den Widerständen R104 und R105 und einem Transistor TR7 besteht, sowie eine Schaltung vorgesehen, die zum Empfang des dem Anschluß P27 zugeführten Signals dient und die aus den Widerständen R106 und R107 und einem PNP-Transistor TR8 besteht.

Die Eingangs/Ausgangs-Schaltung wird mit einem Steuersignal über die Leitung L_ ' vom RS-Flipflops FF73 versorgt. Das der Leitung 1,- ^r zugeführte Steuersignal wird auf hohem Pegel für eine Zeitspanne vom Zeitpunkt t„ bis zum Zeitpunkt t_ synchron mit dem internen Vertikalsynchronisationssignal gehalten, wie es bei G in Fig. 12 dargestellt ist.

Während das Signal auf der Leitung 1-3_7O' ^auf niedrigem

Pegel gehalten wird, werden der MOSFET TR9 der Eingangs/-Ausgangs-Schaltung im "aus"-Zustand und der MOSFET TR10 entsprechend im "ein"-Zustand gehalten. Eine Eingangsspannung für den Inverter G19 4 wird auf niedrigen Pegel gelegt, der im wesentlichen gleich dem Erdpotential ist, und zwar mit dem im "ein"-Zustand befindlichen MOSFET TR10.

Bei dem obigen Zustand ist der Transistor TR7 im "aus"-Zustand, wenn nicht das externe Vertikalsynchronisationssignal an einem Anschluß VSI geliefert wird. Das Potential auf der Leitung 1„. wird auf hohen Pegel gebracht, der im wesentlichen gleich einer Versorgungsspannung VDD ist, und zwar mit dem Ausgangssignal des Inverters G194. Wenn der Transistor TR7 vom externen Vertikalsynchronisationssignal in den "ein"-Zustand gebracht wird, wird das Potential der Leitung 1„. auf niedrigen Pegel gebracht, der im wesentlichen gleich dem Erdpotential ist, und zwar mit dem Transistor TR7.

Wenn das Signal auf der Leitung 1^_7n ^{1 a}uf hohen Pegel gebracht wird, wird der MOSFET TR9 in den "ein"-Zustand und der MOSFET TR10 entsprechend in den "aus"-Zustand gebracht.

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Der Eingang des Inverters G194 ist automatisch in der Weise vorgespannt, daß der MOSFET TR9 in der oben beschriebenen Weise in den Zustand "ein" gebracht wird. Der Inverter Gl94 ist vorher in geeigneter Weise ausgelegt und so aufgebaut, er eine Ausgangsspannung mit einem Wert liefert, die im wesentlichen gleich der halben Versorgungsspannung VDD im automatisch vorgespannten Zustand ist.

Dementsprechend wird das Signal auf der Leitung ^24' ^{wie bei} — ^{in Fig}· ^² dargestellt, in Abhängigkeit von der Steuerspannung, die der Leitung 1-D₇₀ ¹ zugeführt wird, und dem externen Vertikalsynchronisationssxgnal geändert, das dem externen Anschluß VSI zugeführt wird.

Genauer gesagt, wird das Signal auf der Leitung 1«. vom hohen Pegel, der im wesentlichen gleich der Versorgungsspannung VDD ist, zu einem Zwischenpegel gleich VDD/2 geändert, wenn sich das der Leitung I₃₇₀ ¹ zugeführte Signal im Zeitpunkt t„ vom niedrigen Pegel zum hohen Pegel ändert, wie es bei G in Fig. 12 dargestellt ist. Wenn das externe Vertikalsynchronisationssignal nicht geliefert wird, kehrt das Signal auf der Leitung ■^24 ^{vortl Zw}i-^sch^enP^e9^el ^zum hohen Pegel zurück, wie es mit einer Kurve CO' bei C in Fig. 12 dargestellt ist, und zwar in Abhängigkeit von dem Umstand, daß das Signal auf der Leitung I₃₇₀" zum Zeitpunkt t_? wieder auf den niedrigen Pegel gebracht wird.

Wenn das nicht dargestellte externe Vertikalsynchronisationssignal, das dem externen Anschluß VSI zugeführt wird, für eine Periode vom Zeitpunkt t. bis zum Zeitpunkt t„ auf hohem Pegel gehalten wird, wird das Signal auf der Leitung I₃₄ auf niedrigem Pegel, der im wesentlichen gleich dem Erdpotential· ist, gehaiten, und zwar in Abhängigkeit vom Zustand des zuerst genannten Signals, wie es mit einer Kurve C1 bei C in Fig. 12 dargestellt ist.

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Das Signal auf der Leitung 1„· wird der Basis des PNP-Transistors TR8 über den Anschluß P27 und den Widerstand R106 einerseits und der Eingangsklemme des Inverters G19 3 andererseits zugeführt. Infolgedessen wird ein Binärsignal, das einen Teil aufweist, der mit dem Signal der Leitung I₃₇₀' in Phase ist, dem Kollektor-Lastwiderstand R107 des PNP-Transistors TR8 geliefert.

Der Inverter G193 ist so aufgebaut, daß er eine niedrigere Logik-Schwellwertspannung als der niedrige Ausgangspegel (VDD/2) des Inverters G194 hat, beispielsweise eine Logik-Schwellwertspannung von VDD/4. Obwohl nicht darauf beschränkt, kann der Inverter G193 aus komplementären MOSFETs TR20 und TR21 bestehen, wie es in Fig. 13 dargestellt ist. Bei der Schaltung gemäß Fig. 13 kann die Eingangs-Schwellwertspannung VTH in der in Fig. 14 dargestellten Weise auf einen niedrigen Pegel eingestellt werden, indem man das Verhältnis der wechselseitigen Leitwerte der beiden MOSFETs TR20 und TR21 richtig wählt.

Indem man die Eingangs-Schwellwertspannung in der oben beschriebenen Weise einstellt, kann das Ausgangssignal des Inverters G193 auf das externe Vertikalsynchronisationssignal ansprechen, wie es bei B_ in Fig.

dargestellt ist.

Genauer gesagt wird das Signal auf der Leitung 1~. in dem Falle, wo das externe Vertikalsynchronisationssignal nicht geliefert wird, vom Inverter G194 auf einen Pegel oberhalb der Eingangs-Schwellwertspannung des Inverters G193 gehalten. Infolgedessen liefert der Inverter G193 ein Signal mit niedrigem Pegel.

In dem Falle, wo das externe Vertikalsynchronisationssignal dem Anschluß VSI geliefert wird, wird das Signal auf der Leitung 1„. vom Inverter G193 auf einem Pegel unterhalb der Eingangs-Schwellwertspannung gehalten.

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Infolgedessen liefert der Inverter G193 ein Signal mit hohem Pegel.

Das Ausgangssignal des Inverters G193 wird dem einen Eingang eines NAND-Gatters G91 zugeführt. Ein anderer Eingang des NAND-Gatters G91 wird, wie bei A in Fig. 12 dargestellt, mit dem Taktsignal der Frequenz 2f„ über die Leitung 1„. versorgt, während ein weiterer Eingang des NAND-Gatters G91 mit einem Steuersignal von einem RS-Flipflop FF78 versorgt wird, wie es bei F in Fig. 12 dargestellt ist.

Das Ausgangssignal· vom NAND-Gatter G91 wird den Triggeranschlüssen C und C eines Flipflops FF40 direkt bzw. über einen Inverter G92 zugeführt.

Das Flipflop FF40 wird mit der Rückflanke des dem Triggereingang zugeführten Triggersignals getaktet. Ein nicht-invertierter Ausgang Q vom Flipflop FF4O wird an den Rücksetzeingang des Zählers 25 über die Leitung 1^_n. angelegt, während ein invertierter Ausgang Q an ein NOR-Gatter G9 3 und das RS-Flipflop FF78 angelegt wird.

Das NOR-Gatter G93 ist vorgesehen, um die Pulsbreite des Signals zu bestimmen, das vom Flipflop FF40 geliefert wird. Dementsprechend ist der Ausgang des NOR-Gatters G93 mit dem Rücksetzeingang des Flipflops FF40 verbunden, wie es in Fig. 6 dargestellt ist.

Der andere Eingang des NOR-Gatters G93 wird über eine Leitung It₆₆ mit einem Ausgangssignal vom ROM 26B in Fig. 4 versorgt.

Das Signal, das vom ROM 26B der Leitung lo_fifi zugeführt wird, wird auf niedrigen Pegel gebracht, wenn der Zähler 25 in seinen Ausgangszustand zurückgesetzt wird. Wie in Fig. 6 dargestellt, besteht das RS-Flipflop FF78 aus den beiden NAND-Gattern G89 und G90. Die RS-Flipflop FF71 bis FF77 und das RS-Flipflop FF78 haben den gleichen Aufbau.

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Das RS-Plipflop FF78 wird verwendet, um zu verhindern, daß eine Vielzahl von Impulssignalen vom NAND-Gatter 91 in einem Zyklus des Vertikalsynchronisationssignales geliefert wird. Zu diesem Zweck wird das RS-Flipflop FF78 periodisch mit Signalen gesetzt, die über die Leitung lo_fiq ^{vom R0M} 26B in Fig. 4 geliefert werden, und wird vom invertierten Ausgang Q des Flipflops FF4O zurückgesetzt. Obwohl nicht besonders darauf beschränkt, kann das Signal auf der Leitung 1_. ,„ auf den niedrigen Pegel beim Inhalt 0 (null) des Zählers 25 gebracht werden, d.h. beim ersten Taktsignalzyklus der Vertikalsynchronisation, wie es bei F₁ in Fig. 12 dargestellt ist.

Dementsprechend laufen die Operationen der Schaltung in Fig. 6 sowie den verschiedenen oben erläuterten Schaltungen wie folgt ab.

Zunächst einmal wird eine Vertikalperiode zum Zeitpunkt t ausgelöst. Zum Zeitpunkt der Auslösung der Vertikalperiode hat die gefehlte Zahl des Zählers 25 den Wert 0 (null). Der Zählwert des Zählers 25 wird fortschreitend von den Taktsignalen mit der Frequenz 2f„ erhöht (vgl. Zeile A in Fig. 12), welche vom Decodierer 17 zu entsprechenden Zeitpunkten nach dem Zeitpunkt t_n zugeführt werden.

Gemäß den gezählten Werten des Zählers 25 werden die Signale auf den Leitungen lof-q/ -^70' ' ^Ifiß ^unc^ ^?4 geändert, wie es bei E, G, D bzw. C in Fig. 12 dargestellt ist.

Zum Zeitpunkt t, wird das externe Vertikalsynchronisationssignal an den externen Anschluß VSI angelegt.

Dieses externe Vertikalsynchronisationssignal bringt das Ausgangssignal des Inverters G193 im wesentlichen zum gleichen Zeitpunkt wie dem genannten Zeitpunkt auf hohen Pegel, wie es bei B in Fig. 12 dargestellt ist^ Da das Ausgangssignal des Inverters G193 in der oben beschriebenen Weise vom externen Vertikalsyn-

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chronisationssignal auf hohen Pegel gebracht worden ist, wird das Ausgangssignal des NAND-Gatters G91 auf niedrigen Pegel gebracht, wie es bei H in Fig. 12 angegeben ist, und zwar zu einem Zeitpunkt t^ synchron mit dem Taktsignal, das bei A in Fig. 12 gezeigt ist.

Das Flipflop FF40 wird mit der Rückflanke des Ausgangssignals des NAND-Gatters G91 getriggert. Infolgedessen wird der nicht-invertierte Ausgang Q des Flipflops FF40 auf hohen Pegel gebracht, wie es bei I^ in Fig. 12 dargestellt ist, und der invertierte Ausgang Q wird auf niedrigen Pegel gebracht, wie es bei J in Fig. 12 gezeigt ist.

Das RS-Flipflop FF78 wird vom invertierten Ausgang Q des Flipflops FF40 zurückgesetzt und liefert somit ein Signal mit niedrigem Pegel, wie es mit der Kurve F₁ bei F in Fig. 12 angegeben ist.

Infolgedessen wird das Ausgangssignal des NAND-Gatters G91 wieder auf hohen Pegel gebracht, wie es bei H in Fig. 12 erkennbar ist. Am Ausgang des Inverters G193 kann ein Rauschen auftreten, das einem unerwünschten Rauschen entspricht, welches am Anschluß VSI oder P27 anliegt. Das NAND-Gatter G91 ist dadurch gehindert, auf das Rauschen anzusprechen, daß das RS-Flipflop FF78 in der oben beschriebenen Weise zurückgesetzt ist.

Wie oben erwähnt, wird der Zähler 25 in seinen Ausgangszustand zurückgesetzt, wenn das Signal auf der Leitung I_9n. durch das Triggern oder Takten des Flipflops FF40 auf hohen Pegel gebracht worden ist. Die Rücksetzzahl des Zählers 25 beträgt, wie oben erwähnt, sechs.

Entsprechend wird das Signal, das vom Decodierer 26 der. Leitung lo^c zugeführt wird, wieder auf den niedrigen Pegel gebracht, wie es bei I) in Fig. 12 angedeutet ist, und zwar zu einem Zeitpunkt t ', bei dem der Zähler 25 zurückgesetzt wird,

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Da der invertierte Ausgang Q des in den gesetzten Zustand gebrachten Flipflops FF4O auf niedrigem Pegel ist, liefert das NOR-Gatter G9 3 ein Signal mit hohem Pegel, wie es bei K in Fig. 12 dargestellt ist, unter der Voraussetzung, daß das der Leitung l_orr zu liefernde Signal in der oben beschriebenen Weise auf niedrigen Pegel gebracht ist.

Das Signal mithohem Pegel des NOR-Gatters G93 bewirkt ein Rücksetzen des Flipflops FF4O. Infolgedessen wird der Rücksetzeingang des Zählers

25 freigegeben.

Dementsprechend wird beim Abfall des Taktsignals bei A in Fig. 12 zum Zeitpunkt t_fi der Zählwert des Zählers 25 gegenüber der gesetzten Zahl beim obigen Rücksetzen erhöht. Aufgrund der Zunahme des Zählwertes des Zählers 25 wird das Signal, das vom Decodierer 26 der Leitung L_fifi geliefert wird, wieder auf hohen Pegel gebracht, wie es bei D in Fig. 12 dargestellt ist. Zum Zeitpunkt t„ kehrt das externe Vertikal-Synchronisationssignal wieder auf niedrigen Pegel zurück·. In Abhängigkeit von diesem externen Vertikalsynchronisationssignal wird das Ausgangssignal des Inverters G193 wieder auf niedrigen Pegel gebracht, wie es bei 13 in Fig. 12 gezeigt ist.

Beim Rücksetzen des Zählers 25 zum Zeitpunkt t.

wird das Signal, das vom RS-Flipflop FF73 des Decodierers

26 der Leitung 1-- ' geliefert wird, bis zu einem Zeitpunkt tg auf hohem Pegel gehalten, wie es mit der Kurve G₁ bei G in Fig. 12 dargestellt ist.

Bei der vorliegenden Ausführungsform werden ein Binärzähler 18, der das Horizdntalsynchronisationssignal vom Zähler 16 erhält, und ein Zeilenschalter 19 verwendet. Das Ausgangssignal vom Binärzähler 18 steuert das Übertragungsgatter 6 im Falle des PAL-Formats und steuert außerdem die Teilbildrücksetzschaltung 22.

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Eine detaillierte Darstellung des Binärzählers 18 sowie des Zexlenschalters 19 ist in Fig. 7 gegeben.

Wie sich aus Fig. 7 entnehmen läßt, besteht der Binärzähler 18 aus einem Flipflop FF25 und einem Inverter G81. Eine Leitung 1.. _ wird mit dem Ausgangssignal des Zählers 16 in Fig. 3 versorgt. Das Ausgangssignal des Flipflops FF25 wird über eine Leitung I₁_ an die Gatterschaltung 14 angelegt (vgl. Fig. 1).

Der Zeilenschalter 19 besteht aus einem Flipflop FF80, Invertern G39 bis G42 und einem N-Kanal MOSFET TR11 . Dieser Zeilenschalter hat einen Eingabe/Ausgabe-Anschluß, der an den externen Anschluß P12 der integrierten Schaltung angeschlossen ist.

Wie in der Zeichnung dargestellt, ist der Anschluß P12 an eine Schaltung angeschlossen, die dazu dient, ein von einer anderen Einrichtung geliefertes Signal über einen Anschluß LSI zu empfangen, und die aus einem Transistor TR5 und Widerständen R100 und R101 besteht; ferner ist eine Schaltung vorgesehen, die dazu dient, einer anderen Einrichtung ein Signal über einen"Anschluß LSO zu liefern, und die aus einem Transistor TR6 und Widerständen R102 und R103 besteht.

Hinsichtlich der Anschlüsse LSI und LSO wird nur einer von ihnen verwendet.

In dem Falle, wo der Betrieb der Schaltung gemäß Fig. 7 von einer anderen, nicht dargestellten Einrichtung gesteuert wird, wird ein Anschluß wie der Anschluß LSO, der in der anderen Einrichtung vorgesehen ist, mit dem Anschluß LSI verbunden. Umgekehrt wird in dem Falle, wo der Betrieb der anderen, nicht dargestellten Einrichtung von dem Signal gesteuert wird, das dem Anschluß LSO geliefert wird, der Anschluß LSO mit einem Anschluß wie dem Anschluß LSI verbunden, der in der anderen Einrichtung vorgesehen ist.

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Die in Fig. 7 dargestellte Schaltung arbeitet folgendermaßen.

Das Flipflop FF25 im Binärzähler 18 erhält über die Leitung I_{1 r} das Triggersignal, das vom Zähler 16 in Fig. 3 bei jeder horizontalen Periode geliefert wird. Dementsprechend werden Signale, die bei jeder horizontalen Periode invertiert werden, beim nichtinvertierenden Ausgang Q und beim invertierenden Ausgang Q des Flipflops FF25 geliefert.

Das Signal, das am nicht-invertierenden Ausgang Q des Flipflops FF25 geliefert wird, wird dem Anschluß P12 über einen Inverter zugeführt, der aus dem Inverter G42, dem MOSFET TR11 und einem Lastwiderstand R104 des MOSFET besteht. Das dem Anschluß P12 zugeführte Signal wird dem Anschluß LSO über den Transistor TR6 zugeführt. Das Signal, das dem Ausgangsanschluß LSO zugeführt wird, wird mit der entgegengesetzten Phase wie das Signal ausgestattet, welches vom nicht-invertierenden Ausgang Q des Flipflops FF25 geliefert wird.

Ein Signal, das vom Zeilenschalter 19 einer Leitung I_1q zugeführt wird, wird auf niedrigem Pegel gehalten, wenn der Anschluß LSI auf niedrigem Pegel gehalten wird oder wenn das Signal, das dem Anschluß LSI von dem gleichen Anschluß wie dem in der anderen Einrichtung angeordneten Anschluß LSO geliefert wird, mit dem vom Flipflop FF25 gelieferten Ausgangssignal synchronisiert ist.

Genauer gesagt wird im dem Falle, wo das Signal beim nicht-invertierenden Ausgang Q des Flipflops FF25 auf niedrigem Pegel gehalten wird, der Ausgang des Inverters G42 auf hohen Pegel gebracht und damit das Flipflop FF80 zurückgesetzt. Der Ausgang des Inverters G42 bringt den Ausgang des Inverters G40 auf niedrigen Pegel.

Wenn der Ausgang Q des Flipflops FF25 auf hohen Pegel gebracht wird, wird der Ausgang des Inverters G42 auf

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niedrigen Pegel gebracht, so daß der Rücksetzeingang des Flipflops FF8O freigegeben wird.

Beim Freigeben des Rücksetzeinganges wird das Ausgangssignal des Inverters G4O oder das Triggereingangssignal des Flipflops FF8O in der nachstehend beschriebenen Weise geändert.

Erstens wird in dem Falle, wo der Transistor TR5 ständig im "aus"-Zustand mit offenem Anschluß LSI gehalten wird, ein Signal auf einer Leitung I₂₀ nur von einem Inverter geändert, der aus dem Widerstand R104 und dem MOSFET TR11 besteht. Dementsprechend wird das Ausgangssignal des Inverters G40 in Abhängigkeit vom Ausgangssignal des Inverters G42 auf hohen Pegel gebracht.

Zweitens wird in dem Falle, wo der Anschluß LSI an einen Anschluß wie den Anschluß LSO angeschlossen ist, der in der anderen, nicht dargestellten Einrichtung vorgesehen ist, das Signal auf der Leitung l„_n vom Transistor TR5 sowie dem oben genannten Inverter aus dem Widerstand R104 und dem MOSFET TR11 bestimmt. In diesem Falle wird die Schaltung gemäß Fig. 1 mit der anderen Einrichtung vom externen Horizontalsynchronisationsaignal synchronisiert, das dem Anschluß P11 zugeführt wird. Der Anschluß wie der Anschluß LSO, der in der anderen Einrichtung vorgesehen ist, wird mit einem Signal versorgt, das sich vom hohen Pegel zum niedrigen Pegel im wesentlichen zum gleichen Zeitpunkt wie dem Zeitpunkt ändert, wo der Ausgang Q des Flipflops FF25 in Fig. 7 auf hohen Pegel gebracht wird. Das Signal, das dem Anschluß der anderen Einrichtung zugeführt wird, wird an den Anschluß LSI angelegt, nachdem es von einem Kabel o,dgl. verzögert worden ist. Das Signal auf der Leitung l„₀ wird unter der Voraussetzung auf hohen Pegel gebracht, daß der Transistor TR5 in den "aus"-Zustand gebracht ist. Dementsprechend wird das Ausgangssignal

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des Inverters G4O nach einer Verzögerungszeit auf den hohem Pegel gebracht, welche im wesentlichen durch das Kabel o.dgl. bestimmt ist.

Das Flipflop FF8O wird nicht mit der Vorderflanke des Ausgangssignals des Inverters G40 getriggert. Dementsprechend wird der Ausgang Q des Flipflops FF8O auf niedrigem Pegel gelassen.

Wenn infolgedessen der Ausgang Q des Flipflops FF25 vom hohen Pegel wieder auf niedrigen Pegel gebracht wird, wird das Flipflop FF80 mit einem Rücksetzsignal vom Inverter G42 versorgt. Das Ausgangssignal des Inverters G40 wird in Abhängigkeit vom Ausgangssignal des Inverters G42 dazu gebracht, daß es vom 'hohen Pegel auf den niedrigen Pegel abfällt. In diesem Falle erhält das Flipflop FF80 das Rücksetzsignal vom Inverter G42 in der oben beschriebenen Weise und wird somit auch durch den Ab-. fall des Ausgangssignals des Inverters G40 nicht getriggert.

Wenn das Signal, das dem dem Anschluß LSO entsprechenden und in der anderen, nicht dargestellten Einrichtung vorgesehenen Anschluß zugeführt wird, asynchron mit dem Ausgang Q des Flipflops FF25 ist, arbeitet der Zellenschalter 19 in der nachstehend beschriebenen Weise.

Wenn der Ausgang Q des Flipflops FF25 von dem der Leitung L16 zugeführten Signal auf hohen Pegel gebracht wird, wird der Rücksetzeingang des Flipflops FF80 in der oben beschriebenen Weise freigegeben. Der MOSFET TR11 wird in den "aus"-Zustand gebracht.

Die andere Einrichtung liefert ein Signal, das sich vom niedrigen Pegel zum hohen Pegel im wesentlichen zum gleichen Zeitpunkt wie dem Zeitpunkt ändert, wo der Ausgang Q des Flipflops FF25 auf hohen Pegel gebracht wird. Das Ausgangssignal der anderen Einrichtung wird dem Anschluß LSI zugeführt, nachdem es vom Kabel ο... dgl. verzögert worden ist.

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Dementsprechend wird der Transistor TR5 aus dem "aus"-Zustand in den "ein"-Zustand umgeschaltet/ nachdem der Ausgang Q des Flipflops FF25 auf hohen Pegel gebracht worden ist.
Das Signal auf der Leitung l„_n wird auf den hohen Pegel gebracht, und zwar in Abhängigkeit von der Änderung des Ausganges Q des Flipflops FF25 auf hohen Pegel, und wird anschließend vom Transistor TR5 auf niedrigen Pegel gebracht. Das Ausgangssignal des Inverters G4O unterliegt der gleichen Änderung wie das Signal auf der Leitung ^X20·

Das Flipflop FF8O wird von der Rückflanke des Ausgangssignals des Inverters G40 getriggert. Das Flipflop FF25 wird unter der Bedingung zurückgesetzt, daß der Ausgang Q des Flipflops FF8O auf hohem Pegel ist.

Infolgedessen wird die Synchronität zwischen der anderen Einrichtung und dem Flipflop FF25 in Fig. 7 hergestellt.

Der Ausgang Q des Flipflpps FF25 wird dem übertragungsgatter 6 über die Gatterschaltung 14 in Fig. zugeführt. Der Betrieb der Gatterschaltung 14 wird von einem Signal gesteuert, das über den Anschluß P2 8 geliefert wird. Wie oben erläutert, ist die Gatterschaltung 14 so aufgebaut, daß sie ein Signal mit dem einen oder anderen Pegel liefert, beispielsweise dem hohen Pegel, unabhängig vom Ausgang Q des Flipflops FF25, wenn das Signal des Anschlusses P2 8 auf niedrigem Pegel ist oder das NTSC-Format angibt, und ein Signal liefert, das abwechselnd auf den hohen Pegel und den niedrigen Pegel geht, und zwar in Abhängigkeit vom Ausgang Q des Flipflops FF25, wenn das Signal des Anschlusses P28 auf hohem Pegel ist und das PAL-Format anzeigt.

Wie oben erläutert, wird beim Fernsehen ein VoIlbild aus einer vertikalen Periode aufgebaut. Ein Vollbild

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eines Bildes besteht beim PAL-Format aus vier Teilbildern und beim NTSC-Format aus zwei Halbbildern.

Wie an sich bekannt, werden die Phasen eines Horizontalsynchronisationssignals und eines Vertikal-Synchronisationssignals in den ein Vollbild erzeugenden, entsprechenden Teilbildern geändert, und somit ist eine Einrichtung zur Anzeige der entsprechenden Teilbilder erforderlich.

Bei der vorliegenden Ausführungsform wird ein Teilbildbestimmungszähler 27 verwendet, der für die entsprechenden Formate gemeinsam verwendet werden kann, nämlich für NTSC-, PAL- und SECAM-Format.

Wie in Fig. 4 dargestellt, ist der Teilbildbestimmungszähler 27 aus zwei in Reihe geschalteten Flipflops FF36 und FF37 aufgebaut. Der Zählwert des Teilbildzählers 27 wird einmal pro Vertikalperiode mit dem Ausgangssignal des Zählers 25 erneuert.

Dementsprechend kann dafür gesorgt werden, daß die entsprechenden Teilbilder den Ausgangssignalen Qs der Flipflops FF36 und FF37 gemäß der nachstehenden Tabelle entsprechen:

Tabelle
Teilbild Ausgangssignal

Q (FF36) Q (FF37) 1 LL

2 HL

3 LH

4 HH.

In der obigen Tabelle bezeichnen L den niedrigen Pegel und H den hohen Pegel.

Die entsprechenden Ausgangssignale des Teilbildzählers 27 werden dem ROM 26A über Leitungen L„, bis l„_fi zugeführt.

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Bei Erhalt der Ausgangssignale der Zähler 25 und 27 liefert der ROM 26A die Signale in die entsprechenden Teilbilder.

In diesem Falle sind die beim NTSC-System erforderliehen Teilbilder nur zwei/ wie es oben angegeben worden ist. Der ROM 26 weist daher einen Aufbau auf, bei dem dann, wenn das vom Anschluß P28 über die Leitung l_q gelieferte Signal den das NTSC-Format anzeigenden Pegel hat, das erste Teilbild und das dritte Teilbild, die vom Teilbildzähler 27 angegeben werden, als das gleiche Teilbild oder Halbbild angesehen werden, während das^zweite Teilbild und das vierte Teilbild als das gleiche Teilbild oder Halbbild angesehen werden.

Wie oben angegeben^kann die Schaltung gemäß der vorliegenden Ausführungsform mit dem externen Horizontalsynchronisationssignal und dem externen Vertikalsynchronisationssignal synchronisiert werden.

Bei einer derartigen externen Synchronisationsoperation muß auch der Teilbildzähler 27 mit der anderen, nicht dargestellten Einrichtung synchronisiert sein.

Zu diesem Zweck ist die vorliegende Ausführungsform mit der Teilbildrücksetzschaltung 22 versehen. Die Teilbildrücksetzschaltung 22 liefert ein Signal zum Rücksetzen des Teilbildzählers 27 in Abhängigkeit von den Phasen verschiedener Signale, die mit den jeweiligen externen Synchronisationssignale synchronisiert worden sind, wie es nachstehend erläutert ist.

Die Teilbildrücksetzschaltung 22 besteht aus NAND-Gattern G83 und G85 sowie Invertern G84 und G86, wie es in Fig. 7 dargestellt ist. Sie erhält ihre nachstehend näher beschriebenen Signale auf Leitungen I₁₀,

I O

1.J₆', I₂-]' ^und ·*-357 ^und versorgt dadurch eine Leitung 1. . mit dem Signal zum Rücksetzen des Teilbildzählers 27 (FF36, FF37) in Fig. 4.
Die Leitung 1 „ wird vom Flipflop FF25 mit einem

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Signal versorgt, das bei Intervallen von einer horizontalen Periode (1 H) invertiert wird, wie es bei A in Fig. 15 dargestellt ist. Wenn ein externes Synchronisationssignal aufgrund der oben beschriebenen Betriebsweise der Schaltung vorhanden ist, ist das Signal auf der Leitung 1.„ damit synchronisiert.

Die Leitung 1 ' wird vom Flipflop FF54 in Fig. 5 mit einem Signal versorgt, das auf hohem Pegel für eine vorgegebene Zeitspanne von der Auslösung jeder horizontalen Periode an gehalten wird, wie es bei B_ in Fig. 15 dargestellt ist.

Die Leitung 1_?1' wird vom RS-Flipflop FF53 in Fig. 5 mit einem Signal versorgt, das bei D in Fig. 15 gezeigt ist. Das Signal hat eine Frequenz von 2f und wird auf den niedrigen Pegel in der Zeitspanne gebracht, während der das Signal auf der Leitung I_1fi' auf hohem Pegel gehalten wird.

Die Leitung 1,,._ wird vom ROM 26A in Fig. 4 mit einem Signal versorgt, das bei E in Fig. 15 dargestellt ist. Das der Leitung lot-₇ zu liefernde Signal wird auf hohem Pegel gehalten, während die Zählwerte des Zählers 25 und des Teilbildzählers 27 O (null) sind, d.h. für eine Taktpeiiode, die als erstes Teilbild definiert ist. Der Zähler 25, der die Impulse des Signals mit der Frequenz 2f„ zählt, ist ein ungerader Zähler in

rl

Übereinstimmung mit dem Fernsehformat, beispielsweise ein Teiler-Durch-625-Zähler im Falle des PAL-Formats und ein Teiler-Durch-525-Zähler im Falle des NTSC-Formats Andererseits wird das Signal auf der Leitung l.„ bei jeder horizontalen Periode invertiert, wie es bei A in Fig. 15 dargestellt ist. Dementsprechend ändert sich der Zeitpunkt, bei dem der Zählwert des Zählers 25 auf null zurückgestellt wird, bei jedem Teilbild. Genauer gesagt wird im ersten Teilbild der Zählwert des Zählers 25 in einem Zeitintervall F₁ auf Null gebracht, während-

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dessen das Signal auf der Leitung I₁₈ ansteigt, wie es bei A in Fig. 15 dargestellt ist. Im zweiten Teilbild wird der Zählwert des Zählers 25 in einem Zeitintervall auf null gebracht, unmittelbar bevor das Signal auf der Leitung I₁₈ ansteigt. In gleicher Weise" wird der Zählwert des Zählers 25 in den dritten und vierten Teilbildern zu Zeiten F- bzw. F. des Signals auf der Leitung I₁O zu Null gemacht.

In Abhängigkeit von der Phasendifferenz zwischen

.10 dem Signal auf der Leitung I₁₈ und dem Signal auf der Leitung lo,-₇/ wie es oben erläutert worden ist, arbeitet die Teilbildrücksetzschaltung 22 in der nachstehend beschriebenen Weise.

In der folgenden Beschreibung wird der Einfachheit halber der Teil F₁ des Signals auf der Leitung I₁₈ als erstes Teilbild der horizontalen Periode und der Teil F. als viertes Teilbild der horizontalen Periode bezeichnet.

In dem Falle, wo in der in Fig. 15 dargestellten Weise, die Leitung I₃₅₇ im ersten Teilbild F. der horizontalen Periode mit hohem Pegel versorgt wird, liefert die Teilbildrücksetzschaltung 22 der Leitung l_4n1 ein Signal, das auf niedrigem Pegel bleibt, wie es bei F in Fig. 15 angegeben ist. In diesem Falle wird der Zählwert des Teilbildzählers 27 nacheinander in Abhängigkeit von den Signalimpulsen erneuert, die vom Zähler 25 geliefert werden.

In dem Falle, v/o der Inhalt des Teilbildzählers nicht im richtigen Zustand ist, arbeitet die Schaltung folgendermaßen.

In dem Falle, wo der Zählwert des Teilbildzählers 27 mit dem Betrag eines Teilbildes voreilt, wird die Leitung 1-,C₇ mit einem Signal versorgt, das in dem zweiten Teilbild F„ der horizontalen Periode auf hohem Pegel gehalten wird, wie es bei E_ in Fig. 16A darge-

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stellt ist. Infolgedessen wird ein Signal, das auf den hohen Pegel geht, wie es bei F in Fig. 16Ά dargestellt ist, von der Teilbildrücksetzschaltung 22 für die Leitung I₄₀* geliefert. Der Teilbildzähler 27 wird vom Signal der Leitung l_dn1 zurückgesetzt, und der Inhalt des Zählers 27 geht auf einen Wert, der das vierte Teilbild anzeigt.

Nach einer vertikalen Periode von dem obigen Rücksetzen wird der Zählwert des Teilbildzählers 27 vom vierten Teilbild zum ersten Teilbild ausgetauscht. Da der Zeitpunkt, bei dem der Zähler 25 auf Null geht, sich nacheinander in der oben beschriebenen Weise ändert, geht das Signal auf der Leitung lor₇ ^im dritten Teilbild der horizontalen Periode auf den hohen Pegel, wie es bei E in Fig. 16B dargestellt ist. Zu diesem Zeitpunkt wird ein Impulssignal von der Teilbildrücksetzschaltung 22 geliefert, das wiederum bei F in Fig. 16B dargestellt ist.

Nach einer vertikalen Periode vom Zustand in Fig.

16B geht die Teilbildbestimmungsschaltung in den Zustand, in dem sie wiederum das erste Teilbild angibt. Auf der Leitung Lr₇ wird ein Signal geliefert, das im vierten Teilbild F. der horizontalen Periode auf hohem Pegel gehalten wird, wie es bei E in Fig. 16C dargestellt ist.

Die Teilbildrücksetzschaltung 22 liefert ein Impulssignal, wie es bei F in Fig. 16C dargestellt ist.

Nach einer vertikalen Periode vom Zustand in Fig. 16C wird der Inhalt des Teilbildbestimmungszählers 27 erneuert, um das erste Teilbild anzuzeigen. Die Leitung 1^7 wird mit einem Signal versorgt, das im ersten Bild der horizontalen Periode auf hohen Pegel geht. Der Zustand der Schaltung nach einer vertikalen Periode ist der gleiche wie in Fig. 15, so daß keinerlei Impulssignal von der Teilbildrücksetzschaltung 22 geliefert wird.

Fig. 17 zeigt eine Schaltung, die anstelle der Flip-

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flopschaltungen 3 und 4 in Fig. 1 verwendet werden kann. In Fig. 17 entsprechen die Leitungen 1 , I₃, 1_ usw. mit den entsprechenden Symbolen den Leitungen in Fig. 1. In Fig. 17 bezeichnen HFF1 und HFF2 Flipflops, DFF3 "und DFF4 Verzögerungs-Flipflops, TG1 ein Ubertragungsgatter, G22 bis G25, G30 und G196 Inverter und G27 und G29 NAND-Gatter.

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Leerseife

Claims (9)

1. PATENTANWÄLTE

   SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCK

   MARIAHILFPLATZ 2 & 3, MÖNCHEN 90 POSTADRESSE: POSTFACH 95 O1 6O, D-8O0O MÖNCHEN 95

   Hitachi, Ltd. 17. April 19 80

   Victor Company of Japan, Ltd.

   Synchronisationssignalgenerator für Fernsehübertragungen

   Patentansprüche

   ^1 Synchronisationssignalgenerator für Fernsehübertragungen, gekennzeichnet durch einen ersten Signalgenerator (2), der ein Referenzsignal mit einer Hilfsträgerfrequenz oder einer Frequenz liefert, die ein ganzzahliges Vielfaches der Hilfsträgerfrequenz ist, durch einen ersten Zähler (9) , der das Ausgangs-Referenzsignal des ersten Signalgenerators (2) erhält, durch einen zweiten Signalgenerator (13), der ein zweites Referenzsignal liefert, wobei die Frequenz des zweiten Referenzsignals mit einem Steuersignal gesteuert wird,

   durch einen zweiten Zähler (10), der das Ausgangsreferenzsignal des zweiten Signalgenerators (13) erhält,

   durch einen Phasendetektor (11), der eine Phasendifferenz zwischen den Ausgangs-Referenzsignalen der ersten und zweiten Zähler (9, 10) abtastet und das

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   — ο

   Steuersignal für den zweiten Signalgenerator (13) liefert,

   und durch eine Signalverarbeitungsschaltung (15-28), die den Ausgang des zweiten Signalgenerators (13) erhält und ein Synchronisationssignal bildet, wobei die Zählwerte der ersten und zweiten Zähler (9, 10) veränderlich sind, so daß Synchronisationssignale sowohl für NTSC-Format als auch für PAL·- und SECAM-Format lieferbar sind.
   10
2. 2. Synchronisationssxgnalgenerator nach Anspruch 1, dadurch gekennzeichnet, daß die Signalverarbeitungsschaltung (15-28) einen Zähler (16), der das Ausgangssignal des zweiten Signalgenerators (13) als Zählsignal erhält und dessen Zählwert in Abhängigkeit von NTSC-, PAL- oder SECAM-Format geändert wird, einen Festwertspeicher (17, 17A, 17B), der das Eingangssignal des Zählers (16) und ein Ausgangssignal des Zählers (16) erhält, um daraus ein Signal mit gewünschter Zeiteinstellung zu liefern, sowie eine RS-Flipflopschaltung (17C) aufweist, welche das Ausgangssignal des Festwertspeichers (17A, 17B) erhält.
3. 3. Synchronisationssignalgenerator nach Anspruch 1

   oder 2, gekennzeichnet durch einen ersten Signalgenera-

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   tor (2), wobei die Phase eines Ausgangs-Referenzsignals mit einem Steuersignal gesteuert ist, und durch einen zweiten Phasendetektor (20), der das Ausgangssignal der Signalverarbeitungsschaltung (15-28) und ein externes Horizontalsynchronisationssignal erhält, eine Phasendifferenz zwischen diesen Signalen abtastet und das Abtastsignal als Steuersignal für den ersten Signalgenerator (2) liefert, wobei die Signalverarbeitungsschaltung (15-28) den zweiten Phasendetektor (20) mit einem Signal versorgt, das zeitlich gegenüber dem von der Signalverarbeitungsschaltung (15-2 8) selbst gelieferten Horizontalsynchronisationssignal verzögert ist.
4. 4. Synchronisationssignalgenerator nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Signalverarbfiitungsschaltung (15-2 8) einen Zähler, der ein Horizontaibynchronisationssignal oder ein mit dem Horizontalsynchronisationssignal synchronisiertes Signal erhält, sowie eine Schaltung (26) aufweist, welche die Ausgangsimpulse des Zählers (25) erhält und ein Vertikalsynchronisationssignal in Abhängigkeit von einem Zählwert liefert, wobei der Zähler (25) ein externes Vertikalsynchronisationssignal erhält, mit dem er auf einen Zählwert zurückgesetzt wird, der

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   im wesentlichen der Verzögerungszeit des externen Vertikalsynchronisationssignals entspricht.
5. 5. Synchronisationssignalgenerator für Fernseh-

   Übertragungen, gekennzeichnet durch einen Signalgenerator (2), der ein Referenzsignal mit einer Frequenz liefert, die ein ganzzahliges Vielfaches einer Hilfsträger frequenz ausmacht,
   durch einen Hilfsträger-Signalgenerator (3, 5), der das Referenzsignal und Zählimpulse davon erhält, um daraus erste und zweite Hilfsträgersignale (I₄, Ig) mit unterschiedlichen Phasen zu erzeugen, durch eine erste Signalverzögerungseinrichtung (7), die das erste Hilfsträgersignal erhält, und durch eine zweite Signalverzögerungseinrichtung (8), die das zweite Hilfsträgersignal erhält, wobei der Betrieb der erster und zweiten Signalverzögerungseinrichtungen (7, 8) mit dem Referenzsignal gesteuert wird, um von den ersten und zweiten Signalverzögerungseinrichtungen (7, 8) erste und zweite phasenkompensierte Hilfsträgersignale zu erhalten.
6. 6. Synchronisationssignalgenerator nach Anspruch 5, dadurch gekennzeichnet, daß der Hilfsträger-Signalgenerator (3, 5) zur Lieferung eines dritten Hilfsträ-

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   gersignals (L, 1,) ausgelegt ist, und daß eine Gatterschaltung (6) vorgesehen ist, welche eine Wahl zwischen dem zweiten und dem dritten Hilfsträgersignal in Abhängigkeit vom Fernsehformat vornimmt und welche zwischen dem Hilfsträger-Signalgenerator (3, 5) und der Signalverzögerungseinrichtung (7) dazwischengeschaltet ist.
7. 7. Synchronisationssignalgenerator nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß eine Flipflopschaltung (14) vorgesehen ist, deren Zustand von einem Horizontalsynchronisationssignal von der Signalverarbeitungsschaltung (15-28) invertiert wird, und daß die Gatterschaltung (6) von einem Ausgangssignal der Flipflopschaltung (14) bei PAL-Übertragungen gesteuert wird.
8. 8. Synchronisationssignalgenerator nach Anspruch 7, dadurch gekennzeichnet, daß die Flipflopschaltung (14) von einem extern zugeführten Horizontalsynchronisationssignal gesetzt oder zurückgesetzt wird.
9. 9. Synchronisationssignalgenerator nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Signal-Verarbeitungsschaltung (15-2 8) eine Teilbildbestimmungs-

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   Flipflopschaltung (27) aufweist, die ein intern gebildetes Vertikalsynchronisationssignal oder ein mit dem Vertikalsynchronisationssignal synchrones Signal empfängt, wobei die Teilbildbestimmungs-Flipflopschaltung (27) von einem externen Synchronisationssignal· zurückgesetzt wird.

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