DE3014838C2 - - Google Patents

Description

Die Erfindung betrifft einen Synchronisationssignalgenerator für Fernsehsignale nach dem Oberbegriff des Patentanspruchs 1.

Bei Einrichtungen für Fernsehübertragungen, z. B. bei einer Fernsehkamera, wird ein Synchronsignalgenerator verwendet, um verschiedene Signale wie das Farbhilfsträgersignal, das Horizontalsynchronisationssignal, und das Vertikalsynchronisationssignal etc. zu erzeugen, die als Referenz- oder Bezugssignale bei Fernsehsendungen dienen. Um die Fernsehsendeeinrichtungen mit niedrigen Kosten und hoher Kompaktheit auszustatten, sollte der Synchronisationssignalgenerator in diesem Falle zweckmäßigerweise so aufgebaut sein, daß die verschiedenen Signale durch Signalkombinationen usw. durch Ableitung aus einem einzigen stabilisierten Oszillationssignal erzeugt werden können.

Im Gegensatz zu dem Fall, bei dem nur eine Fernsehkamera verwendet wird, müssen bei Verwendung von zwei oder mehreren Fernsehkameras die verschiedenen Signale in jeder Fernsehkamera jeweils synchron zu denen der anderen Fernsehkameras sein.

Der Synchronisationssignalgenerator muß daher so aufgebaut sein, daß er synchron zu einem extern gelieferten Synchronisationssignal arbeitet.

Ein Synchronisationssignalgenerator nach dem Oberbegriff des Patentanspruchs ist aus der DE-OS 28 21 774 bekannt. Er erzeugt Synchronisationssignale für das PAL-Format. Zwischen dem Referenzoszillator und den als Frequenzteiler dienenden Zählern sind zwei Subtrahierer geschaltet, die den Frequenzoffset beseitigen, um den die Farbhilfsträgerfrequenz gegen ein ganzzahliges Vielfaches der Horizontalsynchronisationsfrequenz versetzt ist. Bei diesem Synchronisationssignalgenerator ist nachteilig, daß er nur für das PAL-Format geeignet ist.

Da es verschiedene Fernsehsysteme gibt, wie z. B. NTSC, PAL und SECAM, sollte der Synchronisationssignalgenerator zweckmäßigerweise einen Aufbau besitzen, der ohne weiteres für die verschiedenen Systeme modifiziert und angepaßt werden kann.

Aufgabe der Erfindung ist es daher, einen Synchronisationssignalgenerator anzugeben, der ohne weiteres und in einfacher Weise an die verschiedenen Fernsehsysteme angepaßt werden kann, indem lediglich Steuersignale geändert werden.

Diese Aufgabe wird mit dem im Patentanspruch 1 angegebenen Synchronisationssignalgenerator gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.

Der erfindungsgemäße Synchronisationssignalgenerator kann synchron mit einem extern zugeführten Synchronisationssignal arbeiten und ist in der Lage, den verschiedenen Formaten NTSC, PAL und SECAM entsprechende Farbhilfsträgersignale zu erzeugen, wobei die Umschaltung von einem Format auf ein anderes mit einem Steuersignal erfolgt.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die beiliegende Zeichnung näher erläutert.

Die Zeichnung zeigt in

Fig. 1 ein Blockschaltbild zur Erläuterung einer Ausführungsform des erfindungsgemäßen Synchronisationssignal­ generators;

Fig. 2 bis 7 detaillierte Schaltungen verschiedener Teile des Blockschaltbildes in Fig. 1;

Fig. 8 ein Zeitdiagramm der Blöcke 3 bis 6 in Fig. 1;

Fig. 9A eine Logikschaltung eines Festwertspeichers;

Fig. 9B eine der Fig. 9A entsprechende detaillierte Schaltung;

Fig. 10 und 11 Zeitdiagramme der Schaltung in Fig. 3;

Fig. 12 ein Zeitdiagramm der Schaltung in Fig. 6;

Fig. 13 eine Schaltung eines Inverters;

Fig. 14 ein Diagramm der Eingangs/Ausgangs-Charakteristik der Schaltung in Fig. 13;

Fig. 15, 16A, 16B und 16C Zeitdiagramme der Schaltung in Fig. 7;

Fig. 17 eine Schaltung einer weiteren Ausführungsform; und

Fig. 18 und 19 Zeitdiagramme der Schaltung in Fig. 1.

In Fig. 1 ist ein Blockschaltbild einer Ausführungsform des Synchronisationssignalgenerators dargestellt; bei dieser Anordnung kann der in einer strichpunktierten Linie 1 enthaltene Teil in Form einer integrierten Halbleiterschaltung aus komplementären Feldeffekttransistoren mit isolierter Steuerelektrode, die auch als CMOSIC- Schaltung bezeichnet wird, ausgebildet sein, obwohl die Anordnung nicht auf eine derartige Konstruktion beschränkt ist. Die Teile P 1 bis P 28 bilden externe Anschlüsse der Schaltung.

Ein in einer strichlierten Linie enthaltender Block 2 bildet einen Kristalloszillator. Er besteht aus einem Inverter G 34, der als Verstärkerschaltung arbeitet, einem Kondensator C 1, einem Quarzkristall XTA, einer Varactor- oder Kapazitätsdiode VP 1, einem Wechselspannungs-Kopplungs­ kondensator C 2 und einem Widerstand R 1, um der Eingangsklemme des Inverters G 34 eine Gleichspannungs-Vorspannung zu liefern.

Die Eingangsklemme und die Ausgangsklemme des Inverters G 34 sind in der dargestellten Weise über den Vorspannungs- Widerstand R 1 und die externen Anschlüsse P 5 und P 6 verbunden. Infolgedessen ist die Eingangsklemme des Inverters G 34 automatisch durch das Ausgangspotential an seiner Ausgangsklemme vorgespannt. Aufgrund der automatischen Vorspannung übt der Inverter G 34 eine Verstärkungsoperation an einem gewünschten Arbeitspunkt aus, und zwar trotz einer Schwankung oder Streuung seiner Eigenschaften.

Der Kondensator C 1, der Quarzkristall XTA, die Kapazitätsdiode VP 1 und der Wechselspannungs-Kopplungs­ kondensator C 2 bilden eine Rückkopplungsschaltung für den Inverter G 34. Die Eingangsklemme des Inverters G 34 wird mit einem Mitkopplungssignal versorgt, das einem Signal an der Ausgangsklemme des Inverters G 34 bei der Resonanzfrequenz des Quarzkristalls XTA der Rückkopplungsschaltung entspricht.

Infolgedessen führt der Kristalloszillator 2 einen Oszillationsbetrieb bei der Resonanzfrequenz des Quarzkristalls XTA aus. Die Ausgangsklemme des Inverters G 34 als Ausgangsklemme des Kristalloszillators 2 liefert ein Oszillations-Ausgangssignal mit einer Wellenform, wie sie bei A in Fig. 8 dargestellt ist.

Wie nachstehend näher erläutert ist, wird die Frequenz des Oszillations-Ausgangssignals des Kristall­ oszillators 2 durch 4 (vier) geteilt und somit in ein Farbhilfsträgersignal umgewandelt.

Dementsprechend hat der beim Kristalloszillator 2 zu verwendende Quarzkristall XTA eine Charakteristik mit einem Pol bei einer Frequenz, die viermal höher ist als eine Farbhilfsträgerfrequenz, die nachstehend als "f _SC " bezeichnet wird. Beispielsweise liegt im Falle des NTSC- Formats f _SC bei 3,579545 MHz, so daß der Pol des Quarzkristalls XTA bei 14,31818 MHz liegen sollte.

Die Kapazität der Kapazitätsdiode VP 1 im Kristalloszillator 2 schwankt in Abhängigkeit von ihrer Klemmen­ spannung.

Dementsprechend wird die Schwingungsfrequenz des Kristalloszillators 2 dadurch gesteuert, daß man eine Steuerspannung an die Kathode der Kapazitätsdiode VP 1 über einen Widerstand R 2 anlegt.

Eine derartige Steuerung der Schwingungsfrequenz ist erforderlich, wenn der Betrieb der in Fig. 1 dargestellten Anordnung mit dem Betrieb einer anderen, nicht dargestellten Einrichtung zu synchronisieren ist. Die Steuerspannung zum Steuern der Schwingungsfrequenz wird von einer nachstehend näher beschriebenen Schaltung 21 geliefert.

In dem Falle, wo die Synchronisation der oben angegebenen Art nicht erforderlich ist, wird die Steuerspannung zu einer festen Spannung gemacht. Eine derartige feste Spannung kann beispielsweise von einer nicht dargestellten Spannungsteilerschaltung geliefert werden, die eine vorgegebene Referenzspannung erhält. Die Schwingungsfrequenz wird in diesem Falle durch Einstellung der festen Spannung eingestellt.

Da der Wechselspannungs-Koppelkondensator C 2 beim Kristalloszillator 2 verwendet wird, wird die Eingangs-Vorspannung des Inverters G 34 auch dann konstant gehalten, wenn die Vorspannung der Kapazitätsdiode VP 1 sich geändert hat.

Das Bezugszeichen 3 bezeichnet einen Binärzähler, der das Oszillations-Ausgangssignal des Kristalloszillators 2 erhält. Das Bezugszeichen 4 bezeichnet einen Binärzähler, der das nicht-invertierte Ausgangssignal des Binärzählers 3 über eine Leitung l₁ erhält, während das Bezugszeichen 5 einen Binärzähler bezeichnet, der das invertierte Ausgangssignal des Binärzählers 3 über eine Leitung l₂ erhält.

Die Binärzähler 3, 4 und 5 sind jeweils so aufgebaut, daß sie eine Invertierung ihres Ausgangs mit der negativen Flanke ihres Eingangssignals vornehmen.

Dementsprechend erhält der Binärzähler vom Kristalloszillator 2 ein Signal mit der Frequenz 4 · f _SC , wie es bei A in Fig. 8 dargestellt ist, und liefert somit den Leitungen l₁ und l₂ Signale mit einer Frequenz von 2 · f _SC , welche entgegengesetzte Phasen besitzen, wie es bei C bzw. B in Fig. 8 dargestellt ist.

In Abhängigkeit von dem über die Leitung l₁ erhaltenen Signal liefert der Binärzähler 4 den Leitungen l₃ und l₄ Signale mit einer Frequenz f _SC , deren Phasen entgegengesetzt sind, wie es bei D bzw. F in Fig. 8 dargestellt ist.

In gleicher Weise liefert der Binärzähler 5 den Leitungen l₅ und l₆ Signale, die bei E bzw. G in Fig. 8 dargestellt sind. Infolgedessen besitzen die Signale auf den Leitungen l₄, l₅ und l₆ Phasendifferenzen von 180°, 90° bzw. 270° gegenüber dem Signal auf der Leitung l₃.

Das Bezugszeichen 6 bezeichnet ein Übertragungsgatter, welches das Signal auf der Leitung l₅ oder l₆ auf einer Leitung l₈ überträgt, und zwar in Abhängigkeit von einem Torsignal, das über eine Leitung l₇ von einer nachstehend näher beschriebenen Schaltung 14 zugeführt wird. Im Falle des NTSC-Formats wird das Torsignal von der Schaltung 14 auf den einen oder anderen Pegel fixiert, mit dem Ergebnis, daß das Signal mit der Phasenverschiebung von 90° auf der Leitung l₅ auf die Leitung l₈ übertragen wird. Im Falle des PAL-Formats wird das Torsignal von der Schaltung 14 bei jedem horizontalen Rücklauf invertiert, mit dem Ergebnis, daß das Signal mit der Phasenverschiebung von 90° auf der Leitung l₅ und das Signal mit der Phasenverschiebung von 270° auf der Leitung l₆ abwechselnd bei jedem zweiten horizontalen Rücklauf auf die Leitung l₈ übertragen wird.

Die Signale auf den Leitungen l₈ und l₄ werden als Farbhilfsträgersignale verwendet.

Dementsprechend ist es wünschenswert, daß die Phasendifferenz zwischen dem Signal auf der Leitung l₄ und dem Signal auf der Leitung l₈ exakt 90° beträgt.

Aus verschiedenen Gründen beginnen jedoch das nicht-invertierte Ausgangssignal und das invertierte Ausgangssignal des Binärzählers nicht immer, sich gleichzeitig miteinander zu ändern. In gleicher Weise beginnen auch das nicht-invertierte Ausgangssignal und das invertierte Ausgangssignal der jeweiligen Binärzähler 4 und 5, welche die Ausgangssignale des Binärzählers 3 erhalten, nicht immer, sich gleichzeitig miteinander zu ändern.

Außerdem gibt das Übertragungsgatter 6, welches das Ausgangssignal des Binärzählers 5 erhält, Veranlassung zu einer Verzögerung des Signals.

Infolgedessen wird die Phasendifferenz zwischen dem Signal auf der Leitung l₄ und dem Signal auf der Leitung l₈ nicht exakt 90°.

Bei der vorliegenden Ausführungsform sind Verzögerungsglieder 7 und 8 vorgesehen, die vom Ausgangssignal des Kristalloszillators 2 getrieben sind, um Signale mit gewünschten Phasen an den externen Anschlüssen P 7 und P 8 der CMOSIC-Schaltung 1 zu liefern, und zwar unabhängig von Änderungen der Signalphasen aus den oben genannten Gründen.

Obwohl keinesfalls darauf beschränkt, können die Verzögerungsglieder 7 und 8 als Verzögerungs-Flipflops ausgelegt sein, welche die gleiche Anordnung haben. Jedes Verzögerungs-Flipflop 7 und 8 erhält das Oszilla­ tions-Ausgangssignal vom Kristalloszillator 2 als Taktsignal und liefert das dem Eingangssignal entsprechende Ausgangssignal zu einem Zeitpunkt synchron mit dem Taktsignal. Infolgedessen liefern die Verzögerungs-Flipflops 7 und 8 die Farbhilfsträgersignale, deren Zeitpunkte, d. h. deren Phasen vom Taktsignal korrigiert sind.

Das Bezugszeichen 9 bezeichnet einen Zähler, der das Ausgangssignal vom Binärzähler 4 als Zählsignal über die Leitung l₃ erhält.

Das Bezugszeichen 10 bezeichnet einen Zähler, der ein Ausgangssignal von einer spannungsgesteuerten Oszillatorschaltung 13 als Zählsignal über eine Leitung l₁₄ erhält.

Das Bezugszeichen 11 bezeichnet einen Phasendetektor, der die Ausgangssignale von den Zählern 9 und 10 über Leitungen l₁₀ bzw. l₁₁ erhält.

Das Bezugszeichen 12 bezeichnet einen Tiefpaßfilter, der ein Ausgangssignal vom Phasendetektor 11 erhält und der aus einem Inverter G 35, einem Widerstand R 5 und einem Kondensator C 5′ besteht, wie es in der Zeichnung dargestellt ist. Die spannungsgesteuerte Oszillatorschaltung besteht aus einem Inverter G 1, Kondensatoren C 3 bis C 5, einem Widerstand R 3 und einer Varactor- oder Kapazitätsdiode VP 2. Die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung 13 wird in Abhängigkeit von einem Ausgangssignal geändert, die vom Tiefpaßfilter 12 über einen Widerstand R 4 gegliedert wird.

Der Zähler 10, der Phasendetektor 11, der Tiefpaßfilter 12 und die spannungsgesteuerte Oszillatorschaltung 13 bilden eine Phasenverriegelungsschleife.

Die Zähler 9 und 10 bilden einen programmierbaren Zähler. Die entsprechenden Zählwerte der beiden Zähler 9 und 10 werden von einem Signal gesteuert, das vom Anschluß P 28 über eine Leitung l₉ angelegt wird.

Der Anschluß P 28 wird mit einem Signal mit niedrigem Pegel versorgt, wenn die in Fig. 1 dargestellte Anordnung als Einrichtung für das NTSC-Format betrieben wird, und mit einem Signal mit hohem Pegel, wenn die Einrichtung im PAL-Format oder SECAM-Format betrieben wird.

Der Zähler 9 ist so aufgebaut, daß er als Teiler- Durch-161-Zähler arbeitet, wenn das NTSC-Format durch das Steuersignal am Anschluß P 28 angegeben wird, und daß er als Teiler-Durch-162-Zähler arbeitet, wenn das PAL-Format oder das SECAM-Format angezeigt werden.

Der Zähler 10 ist so aufgebaut, daß er als Teiler- Durch-184-Zähler arbeitet, wenn das NTSC-Format angezeigt wird, und daß er als Teiler-Durch-161-Zähler arbeitet, wenn das PAL-Format oder das SECAM-Format angezeigt werden.

Obwohl nicht darauf beschränkt, sind konkrete Logikschaltungen für die Zähler 9 und 10 sowie den Phasendetektor 11 in Fig. 2 dargestellt.

Wie sich aus Fig. 2 entnehmen läßt, besteht der Zähler 9 aus Flipflops FF 9 bis FF 16, welche ihre nichtinvertierenden Ausgänge Q und invertierenden Ausgänge synchron mit der negativen Flanke des an ihre Eingangsklemmen C angelegten Eingangssignals invertieren; einem Verzögerungsflipflop DFF 2, das ein an seine Eingangsklemme D angelegtes Signal invertiert und das invertierte Signal an seinen invertierenden Ausgang synchron mit der negativen Flanke des an seinem Takteingang C anliegenden Taktsignals liefert; einem Übertragungsgatter TG 6, das ein Signal an seinem Anschluß O an seinen Anschluß B überträgt, wenn das an seinem Steueranschluß C über die Leitung l₉ anliegende Signal auf niedrigem Pegel ist, und welches das Signal an seinem Anschluß O an seinen Anschluß A überträgt, wenn anderenfalls das an seinem Steueranschluß C anliegende Signal auf hohem Pegel ist; einem NAND-Gatter G 10 sowie Invertern G 9 und G 11. Bei den Flipflops FF 9 bis FF 16 bezeichnen der Buchstabe S einen Setzeingang und der Buchstabe R einen Rücksetzeingang.

Der Zähler 9 arbeitet in der nachstehend beschriebenen Weise. Bei der folgenden Beschreibung wird angenommen, daß das Signal auf der Leitung l₉ auf dem Pegel des NTSC- Formats liegt, d. h. auf niedrigem Pegel. Es wird ferner angenommen, daß der invertierende Ausgang des Verzögerungs- Flipflops DFF 2 im Anfangszustand auf hohem Pegel gehalten wird.

Der Rücksetzeingang R des Flipflops FF 9 und der Setzeingang S des Flipflops FF 10 werden mit dem invertierten Ausgangssignal des Verzögerungs-Flipflops DFF 2 über das Übertragungsgatter TG 6 versorgt. Die Setzeingänge S oder Rücksetzeingänge R der Flipflops FF 11 bis FF 16 werden direkt mit dem invertierten Ausgangssignal des Verzögerungs- Flipflops DFF 2 versorgt.

Dementsprechend setzt der hohe Pegel des invertierten Ausgangssignals des Verzögerungs-Flipflops DFF 2 im Anfangszustand die Flipflops FF 10, FF 11 bis FF 13 und FF 15 und bewirkt ein Rücksetzen der übrigen Flipflops FF 9, FF 14 und FF 16.

Da zumindest eines unter den nicht-invertierten Ausgangssignalen der Flipflops FF 9 und FF 11 bis FF 16 und das invertierte Ausgangssignal des Flipflops FF 10 auf den niedrigen Pegel gehen, liefert das NAND-Gatter G 10 ein Ausgangssignal mit hohem Pegel.

Das erste Signal wird vom Oszillator 2 (vgl. Fig. 1) der Leitung l₃ zugeführt. In diesem Falle ist das Ausgangssignal des NAND-Gatters G 10 auf hohem Pegel, so daß das invertierte Ausgangssignal des Verzögerungs-Flipflops DFF 2 sich vom hohen Pegel zum niedrigen Pegel synchron mit der Rückflanke des ersten Signals ändert. Infolgedessen werden die zwangsläufig gesetzten und rückgesetzten Zustände der Flipflops FF 9 bis FF 16 freigegeben.

Das zweite Signal wird der Leitung l₃ zugeführt. Das invertierte Ausgangssignal des Flipflops FF 9 in der ersten Stufe wird vom niedrigen Pegel zum hohen Pegel synchron mit der Rückflanke des zweiten Signals geändert.

Das dritte Signal wird der Leitung l₃ zugeführt. Das nicht-invertierte Ausgangssignal des Flipflops FF 9 wird auf den niedrigen Pegel synchron mit der Rückflanke des dritten Signals geändert. Das nicht-invertierte Ausgangssignal des Flipflops FF 10 in der zweiten Stufe, das vorher auf den hohen Pegel gebracht worden ist, wird beim Abfall des Ausgangssignals des Flipflops FF 9 auf den niedrigen Pegel geändert. In gleicher Weise werden die Ausgangssignale der Flipflops FF 11 bis FF 14 beim Abfall der Ausgangssignale der Flipflops in den jeweils vorhergehenden Stufen invertiert.

In gleicher Weise werden die Ausgangssignale der Flipflops FF 9 bis FF 16 von Signalen nach dem dritten Signal geändert, welche der l₃ zugeführt werden.

Die nicht-invertierenden Ausgänge der Flipflops FF 9 und FF 11 bis FF 16 und der invertierende Ausgang des Flipflops FF 10 werden von dem 159. Signal, das der Leitung l₃ zugeführt wird, auf hohen Pegel gebracht. Infolgedessen wird das Ausgangssignal des NAND- Gatters G 10 vom hohen Pegel auf den niedrigen Pegel ge­ ändert.

Da das Ausgangssignal des NAND-Gatters G 10 auf den niedrigen Pegel gebracht worden ist, wird der invertierende Ausgang des Verzögerungs-Flipflops DFF 2 auf hohen Pegel geändert, und zwar synchron mit der Rückflanke des 160. Signals, das der Leitung l₃ zugeführt wird. Infolgedessen werden die Flipflops FF 9 bis FF 16 wieder in die Ausgangszustände gebracht, wie es oben angegeben worden ist.

Infolgedessen arbeitet der Zähler 9 als Teiler- Durch-161-Zähler.

Wenn das Signal auf der Leitung l₉ auf hohem Pegel ist, sind der Eingang O und der Ausgang A des Übertragungsgatters TG 6 verbunden, und somit arbeitet der Zähler 9 als Teiler-Durch-162-Zähler.

Der Zähler 10 besitzt den gleichen Aufbau wie der Zähler 9. Er besteht aus Flipflops FF 1 bis FF 8, einem Verzögerungs-Flipflop DFF 1, einem Übertragungsgatter TG 5, einem NAND-Gatter G 7 sowie Invertern G 6 und G 8.

Der Phasendetektor 11 besteht aus NAND-Gattern G 12 bis G 20, einem Inverter G 21, einem P-Kanal-MOSFET TR 1 und einem N-Kanal-MOSFET TR 2.

Der Phasendetektor 11 variiert die Länge der abwechselnden Leitungszeiten der MOSFETs TR 1 und TR 2 in Abhängigkeit von der Phasendifferenz zwischen den Aus­ gangssignalen der Zähler 9 und 10, die über die Leitungen l₁₀ und l₁₁ angelegt werden.

Dementsprechend wird der Durchschnitts- oder Mittelwert der Ausgangssignale, der von den MOSFETs TR 1 und TR 2 einer Leitung l₁₂ zugeführt wird, in Abhängigkeit von der Phasendifferenz variiert. In Fig. 2 ist eine äquivalente Eingangskapazität C 5′′ des Tiefpaßfilters 12 in Fig. 1 dargestellt.

Die Ausgangsspannung des Tiefpaßfilters 12 in Fig. 1 wird in Abhängigkeit vom durchschnittlichen Wert des Ausgangssignals auf der Leitung l₁₂ geändert.

Die Kapazität zwischen den Anschlüssen der Kapazitätsdiode VP 2 in der spannungsgesteuerten Oszillatorschaltung 13 wird von der Ausgangsspannung des Tiefpaßfilters 12 gesteuert. Infolgedessen wird die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung 13 vom Ausgangssignal des Phasendetektors 11 gesteuert.

In dem Falle, wo beispielsweise die Phase des Ausgangssignals des Zählers 10 gegenüber der des Ausgangssignals des Zählers 9 voreilt, steigt der Mittelwert der Ausgangssignale, die vom Phasendetektor 11 in Fig. 2 der Leitung l₁₂ geliefert werden, so daß die Ausgangsspannung des Tiefpaßfilters 12 verringert wird. Das Absenken der Ausgangsspannung des Tiefpaßfilters 12 erhöht die Anschlußkapazität der Kapazitätsdiode VP 1. Das Zunehmen der Anschlußkapazität der Kapazitätsdiode VP 1 verringert die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung. Infolgedessen wird die Phase des Ausgangssignals des Zählers 10 verzögert.

Wie sich aus dem oben beschriebenen Steuervorgang entnehmen läßt, hat die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung 13 einen Wert, der durch die Frequenz des über die Leitung l₃ zugeführten Signals und die Frequenzteilerverhältnisse der Zähler 9 und 10 bestimmt ist.

In dem Falle, wo ein NTSC-Format angezeigt wird, arbeiten der Zähler 9 als Teiler-Durch-161-Zähler und der Zähler 10 als Teiler-Durch-184-Zähler, so daß die Oszillationsfrequenz f _OSC der spannungsgesteuerten Oszillatorschaltung 13 auf einen Wert geht, der durch die nachstehende Gleichung (1) gegeben ist. Da beim NTSC- Format die Frequenz f _H des Horizontalsynchronisationssignals durch eine Relation gemäß der nachstehenden Gleichung (2) definiert ist, stehen die Frequenzen f _OSC und f _H in einer Relation, die durch die nachstehende Gleichung (3) gegeben ist:

f _OSC = (184/161) · f _SC (1)
f _H = (2/455) · f _SC (2)
f _OSC = 260 · f _H (3)

In gleicher Weise erhalten in den Fällen, wo das PAL-Format oder das SECAM-Format angezeigt wird, die Frequenzen f _OSC - und f _H -Werte, welche durch die nachstehenden Gleichung (4) bis (6) gegeben sind:

f _OSC = (161/162) · f _SC (4)
f _H = [4/(1135 + 4/625)] · f _SC (5)
f _OSC 282 · f _H (6)

Im Falle des NTSC-Formats wird die Frequenz f _SC des Hilfsträgersignals in der oben angegebenen Weise auf 3,579545 MHz gebracht, so daß die Frequenz f _H des Horizontalsynchronisationssignals, die auf der Basis der Gleichung (2) erhalten wird, 15734,26 Hz beträgt.

Im Falle des PAL-Formats wird f _SC auf den Wert 4,43361875 MHz gebracht, so daß der Wert der Frequenz f _H , die auf der Basis der Gleichung (5) erhalten wird, 15625,0026 Hz beträgt.

Das Taktsignal bei 260 f _H oder 282 f _H , das von der spannungsgesteuerten Oszillatorschaltung geliefert wird, wird an eine Flipflopschaltung 15 angelegt, die einen Binärzähler bildet, und von der Flipflopschaltung 15 in ein Taktsignal bei 130 · f _H oder 141 · f _H umgewandelt.

Das Ausgangssignal der Flipflopschaltung 15 wird an einen Zähler 16 und außerdem über einen Inverter G 58 an einen Decodierer 17 angelegt.

Der Zähler 16 wird als Teiler-Durch-130-Zähler betrieben, wenn das NTSC-Format durch den niedrigen Pegel des Steuersignals angezeigt wird, das über den Anschluß P 28 auf der Leitung l₉ angelegt wird, und als Teiler- Durch-141-Zähler betrieben, wenn das PAL-Format oder das SECAM-Format durch den hohen Pegel des Steuersignals vorgegeben werden. Dementsprechend bildet eine Periode des Zählers 16 einen Zyklus des Horizontalsynchronisations­ signals.

Ein detaillierter Aufbau des Zählers 16 sowie des Decodierers 17 sind in Fig. 3 dargestellt.

Obwohl nicht ausdrücklich darauf beschränkt, kann der Zähler 16 aus in Reihe geschalteten Binärzählern BC 1 bis BC 8, einem Verzögerungsflipflop DFF 5, einem Inverter G 56, einem NOR-Gatter 57, und einem Teil des Decodierers 17 bestehen.

Der Binärzähler BC 1 besteht aus einem Inverter G 59 und einem Flipflop FF 17. Der Binärzähler BC 2 besteht aus einem NAND-Gatter G 60, Invertern G 61 und G 62 und einem Flipflop FF 18. Obwohl nicht eigens dargestellt, haben die Binärzähler BC 3 bis BC 7 den gleichen Aufbau wie der Binärzähler BC 8, der aus einem NAND-Gatter 78, Invertern G 79 und G 80 und einem Flipflop FF 24 besteht.

Der Decodierer 17 besteht aus Festwertspeichern 17 A und 17 B, die nachstehend kurz als ROMs bezeichnet werden, und einer Gruppe von RS-Flipflops 17 C, die in Fig. 5 dargestellt sind.

Bei den ROMs 17 A und 17 B sind die Eingangsleitungen mit dünnen oder mittleren Linien dargestellt, während die Ausgangsleitungen mit ausgezogenen Linien angegeben sind. In Fig. 3 sind Schaltelemente, die Signale der Eingangsleitungen erhalten, in Bereichen mit der Markierung ○ an den Kreuzungspunkten zwischen den Eingangsleitungen und Ausgangsleitungen vorgesehen. Um das Verständnis der Schreibweise der ROMs in Fig. 3 zu erleichtern, zeigt Fig. 9A einen ROM mit der gleichen Schreibweise wie Fig. 3 und Fig. 9B eine der Anordnung nach Fig. 9A entsprechende Schaltung. Wie sich aus Fig. 9 ergibt, bildet der ROM in Wirklichkeit eine NOR-Schaltung.

Wie sich aus Fig. 3 entnehmen läßt, wird der ROM 17 A mit nicht invertierten Ausgangssignalen Q und invertierten Ausgangssignalen der Binärzähler BC 1 bis BC 8 bzw. einem nicht-invertierten Ausgangssignal Q des Verzögerungs-Flipflops DFF 5 über Inverter G 197 bis G 213 versorgt und wird außerdem mit dem Signal auf der Leitung l₉ direkt und über einen Inverter G 82 beaufschlagt.

Die Signale auf den Ausgangsleitungen l₁₂₁ und l₁₂₂ des ROM 17 A werden an den D-Eingang des Verzögerungs- Flipflops DFF 5 über das NOR-Gatter 57 angelegt. Ein invertiertes Ausgangssignal des Verzögerungs-Flipflops DFF 5 wird an die Flipflops FF 17 bis FF 24 als Rücksetzsignal angelegt.

Der Zählwert des Zählers 16 wird durch das Ausgangssignal auf der Leitung l₁₂₁ oder l₁₂₂ des ROM 17 A gesteuert. Die Leitung l₁₂₁ oder l₁₂₂ wird durch das an die Leitung l₉ gelegte Signal gewählt, d. h. das Signal zur Festlegung des Fernsehformats.

Wenn das Signal auf der Leitung l₉ auf niedrigem Pegel ist, geht das Schaltelement am Kreuzungspunkt zwischen der Eingangsleitung l₁₁₉ und der Ausgangsleitung l₁₂₁ des ROM 17 A in den "aus"-Zustand. Gleichzeitig geht das Schaltelement am Kreuzungspunkt zwischen der Eingangsleitung l₁₂₀ und der Ausgangsleitung l₁₂₂ in den "ein"-Zustand aufgrund des hohen Pegels am Ausgang des Inverters G 82. Unter dieser Bedingung wird der Signalpegel der Ausgangsleitung l₁₂₁ durch die Kombination der Ausgangssignale der Binärzähler BC 1 bis BC 8 abgetastet. Andererseits geht der Signalpegel der Ausgangsleitung l₁₂₂ auf den niedrigen Pegel, unabhängig von den Ausgangssignalen der Binärzähler. Das bedeutet, daß die Ausgangsleitung l₁₂₁ gewählt wird. Im Gegensatz dazu wird dann, wenn das Signal auf der Leitung l₉ auf hohem Pegel ist, die Ausgangsleitung l₁₂₂ gewählt.

Fig. 10 zeigt ein Zeitdiagramm des Zählers 16 zu dem Zeitpunkt, wo sich die Leitung l₉ auf niedrigem Pegel befindet. In Fig. 10 bezeichnen der Buchstabe A das Taktsignal, das von der Flipflopschaltung 15 (vgl. Fig. 1) an die Leitung l₁₅ gelegt wird, der Buchstabe B ein Ausgangssignal vom Inverter G 58, die Buchstaben C, D und E die nicht-invertierten (Q) Ausgangssignale der Flipflops FF 17, FF 23 bzw. FF 24, der Buchstabe F das Ausgangssignal des NOR-Gatters G 57 und der Buchstabe G das invertierte Ausgangssignal des Verzögerungs-Flipflops DFF 5.

Die Flipflops FF 17 bis FF 24 sind in den Ausgangszustand zurückgesetzt.

Die entsprechenden Ausgangssignale der Flipflops FF 17 bis FF 24 werden durch die negativen Flanken der Taktsignale invertiert, welche auf ihre Takteingänge C aufgeprägt werden.

Die Zustände der Flipflops FF 17 bis FF 24 werden durch das Taktsignal geändert, das auf der Leitung l₁₅ aufgeprägt wird.

Beim Abfall des 127. Taktsignals, das zu einem Zeitpunkt t₁₂₇ auf der Leitung l₁₅ aufgeprägt ist, werden die Ausgänge Q von FF 17 bis FF 23 der Flipflops FF 17 bis FF 24 auf den hohen Pegel (Logikpegel 1) gebracht.

Beim Abfall des 128. Taktsignals, das zu einem Zeitpunkt t₁₂₈ auf der Leitung l₁₅ aufgeprägt ist, werden die Ausgänge Q der Flipflops FF 17 bis FF 23 auf den niedrigen Pegel (Logikpegel 0) gebracht, und der Ausgang Q des Flipflops FF 24 wird auf den hohen Pegel gebracht. Da die Schaltelemente auf der Ausgangsleitung l₁₂₁ des ROM 17 A in der in Fig. 3 dargestellten Weise angeordnet sind, wird das Signal auf dieser Ausgangsleitung l₁₂₁ auf den hohen Pegel gebracht. Der Ausgang des NOR-Gatters G 57 wird dementsprechend auf niedrigen Pegel gebracht.

Beim Abfall des Taktsignals liefert das Verzögerungs- Flipflop DFF 5 ein Signal, das einem Eingangssignal von einer vorhergehenden Taktperiode entspricht.

Dementsprechend wird beim Abfall des Taktsignals, das zu einem Zeitpunkt t₁₂₉ auf der Leitung l₁₅ aufgeprägt ist, das invertierte Ausgangssignal des Verzö­ gerungs-Flipflops DFF 5 auf den hohen Pegel gebracht, wie es bei F in Fig. 10 dargestellt ist. Die Flipflops FF 17 bis FF 24 werden zurückgesetzt, da ihre Rücksetzeingänge R das Signal mit hohem Pegel vom Verzögerungs- Flipflop DFF 5 erhalten.

Wenn das auf der Leitung l₁₅ aufgeprägte, 130. Taktsignal zu einem Zeitpunkt t₁₃₀ abfällt, geht der Ausgang des Verzögerungs-Flipflops DFF 5 auf niedrigen Pegel und das Rücksetzen der Flipflops FF 17 bis FF 24 hört auf.

Anschließend werden gleiche Operationen wiederholt, mit dem Ergebnis, daß der Zähler 16 als Teiler-Durch-130- Zähler arbeitet.

Wenn die Leitung l₉ auf hohem Pegel ist, wird die Ausgangsleitung l₁₂₂ im ROM 17 A gewählt, so daß der Zähler 16 als Teiler-Durch-141-Zähler arbeitet.

Der ROM 17 A decodiert das Ausgangssignal des Zählers 16 und versorgt die Leitungen l₁₂₃ bis l₁₆₁ mit verschiedenen Zeitsteuerungssignalen, um das Horizontalsynchronisationssignal und sämtliche damit zusammenhängende Signale zu bilden. Aufgrund der Anordnung der Schaltelemente in der gezeigten Art tritt beispielsweise ein Signal, das während der Periode des 68. Taktsignals auf hohem Pegel ist, auf der Ausgangsleitung l₁₂₃ auf.

Um es bei dieser Ausführungsform zu ermöglichen, das Zeitintervall des Zeitsteuerungssignals mit hoher Präzision zu ändern, wird auch das Taktsignal auf der Leitung l₁₅ als Eingangssignal des ROM 17 A verwendet, wie es in der Zeichnung dargestellt ist.

Auf der Ausgangsleitung l₁₂₅ des ROM 17 A ist beispielsweise das Schaltelement angeordnet, welches das Taktsignal der Leitung l₁₅ über den Inverter G 58 erhält. Infolgedessen wird diese Ausgangsleitung l₁₂₅ mit einem Signal versorgt, das auf den hohen Pegel während eines halben Zyklus vom 78,5ten Taktsignal geht.

Die verschiedenen vom ROM 17 A gelieferten Zeitsteuerungssignale werden dem ROM 17 B geliefert. Die Ausgangs-Zeitsteuerungssignale des ROM 17 A werden vom ROM 17 B gewählt und werden den Ausgangsleitungen l₁₇₁ bis l₁₈₆ zugeführt.

In diesem Falle werden kombinierte Zeitsteuerungssignale von den Ausgangsleitungen, beispielsweise der Ausgangsleitung l₁₇₁ geliefert, auf denen eine Vielzahl von Schaltelementen in der dargestellten Art angeordnet sind.

Die Ausgangssignale der Ausgangsleitungen l₁₇₁ bis l₁₈₆ werden den RS-Flipflops FF 51 bis FF 63 in Fig. 5 zugeführt. Jedes der RS-Flipflops FF 51 bis FF 63 wird gesetzt, wenn das auf seinen Setzeingang aufgeprägte Zeitsteuerungssignal auf den niedrigen Pegel geht.

Da eine Periode des Zählers 16 in der beschriebenen Weise gleich einem Zyklus des Horizontalsynchronisationssignals ist, werden verschiedene Signale, die für die Horizontalsynchronisation erforderlich sind, von den RS-Flipflops FF 51 bis FF 63 geliefert.

Das Signal einer Leitung l₂₁, das mit einem nicht- invertierenden Ausgang des RS-Flipflops FF 51 geliefert wird, wird in einer Periode des Zählers 16 zweimal geliefert. Das bedeutet, das Signal auf der Leitung l₂₁ hat eine Frequenz 2 · f _H . Dieses Signal auf der Leitung l₂₁ wird als Taktsignal für einen nachstehend näher beschriebenen Zähler 25 verwendet. Das Signal einer Leitung l₂₁′, das mit einem nicht-invertierten Ausgang vom Flipflop FF 53 geliefert wird, und das Signal einer Leitung l₁₆′, das mit einem invertierten Ausgang vom Flipflop FF 57 geliefert wird, werden als Eingangssignale für eine Teilbild-Rücksetzschaltung 22 in Fig. 7 verwendet, die nachstehend näher erläutert ist. Das Signal einer Leitung l₂₂, die mit einem nicht-invertierten Ausgang vom Flipflop FF 54 versorgt wird, wird als Eingangssignal für einen im folgenden näher beschriebenen Phasendetektor 20 verwendet.

Der Zähler 25 hat den gleichen Aufbau wie der Zähler 16. Wie in Fig. 4 dargestellt, besteht er aus Binärzählern BC 9 bis BC 16, einem Verzögerungs-Flipflop DFF 6, NOR- Gattern G 81 und G 95, Invertern G 94 und G 96 und einem Teil eines Decodierers 26. Dieser Zähler 25 zählt die Taktsignale der Frequenz 2 · F _H mit der doppelten Frequenz des Horizontalsynchronisationssignals, die vom Flipflop FF 51 über die Leitung l₂₁ geliefert werden.

Der Zähler 25 arbeitet als Teiler-Durch-525-Zähler, wenn das Signal mit niedrigem Pegel zur Angabe des NTSC- Formats an die Leitung l₉ gelegt wird, und als Teiler- Durch-625-Zähler, wenn ein Signal mit hohem Pegel zur Anzeige des PAL-Formats oder des SECAM-Formats an die Leitung l₉ angelegt wird.

Der Zähler 25 wird in den Ausgangszustand zurückgesetzt, wenn er ein Signal von einer Vertikalrücksetzschaltung 28 über eine Leitung l₂₅ erhält. Die Vertikalrücksetzschaltung 28 wird nachstehend unter Bezugnahme auf Fig. 6 näher erläutert.

Ein Ausgangssignal vom Zähler 25 wird an den Decodierer 26 angelegt. Der Decodierer 26 ist in gleicher Weise aufgebaut wie der Decodierer 17 und besteht aus ROMs 26 A und 26 B sowie einer Gruppe von RS-Flipflops 26 C (vgl. Fig. 6).

Der Decodierer 26 erhält ebenfalls ein Ausgangssignal von einem Zähler 27 von zwei Bits zur Bestimmung von Feldern bzw. Bildern. Bekanntlich besteht beim NTSC- Format ein Vollbild aus zwei Halbbildern, wobei ein Vollbild ein Bild ergibt. Beim PAL-Format und beim SECAM- Format besteht ein Vollbild aus vier Teilbildern.

Daher müssen beim NTSC-Format die beiden Arten des ersten und zweiten Halbbildes unterschieden werden, während beim PAL-Format und beim SECAM-Format die vier Arten der ersten bis vierten Teilbilder unterschieden werden müssen.

Der Teilbildbestimmungszähler 27 ist so aufgebaut, daß er vom Zähler 25 ein Taktsignal erhält, dessen Periode gleich der Periode des Vertikalsynchronisationssignals ist. Er liefert ein Signal, das höchstens vier Teilbildern der oben beschriebenen Art entspricht.

Der Decodierer 26 erhält das vom Zähler 25 gelieferte Ausgangssignal mit der gleichen Periode wie das Vertikal­ synchronisationssignal sowie das vom Zähler 27 gelieferte Teilbildbestimmungssignal und liefert verschiedene Signale synchron mit dem Vertikalsynchronisationssignal bei den entsprechenden Teilbildern.

Teile der von den Decodierern 17 und 26 gelieferten Synchronisationssignale werden an einen Decodierer 23 angelegt, der in der in Fig. 5 dargestellten Weise aus NAND- Gattern G 168 bis G 178 aufgebaut ist. Von diesem Decodierer 23 wird beispielsweise ein zusammengesetztes Signal ge­ bildet.

Die Ausgangssignale der Decodierer 17, 23 und 26 werden an eine Gruppe von Pufferverstärkern 24 angelegt, die aus Invertern G 179 bis G 190 bestehen. Verschiedene Synchronisationssignale werden über die Anschlüsse P 13 bis P 24 aus der Gruppe von Pufferverstärkern 24 abge­ griffen.

Die Wellenformen der Signale, die an den obigen Anschlüssen auftreten, sind in Fig. 18 und 19 dargestellt.

Das Signal mit der Frequenz 2f _H , das bei A in Fig. 18 und 19 dargestellt ist, wird vom Binärzähler 15 (vgl. Fig. 1) geliefert, und das Horizontalsynchronisationssignal, das bei B in Fig. 18 und 19 angegeben ist, tritt am Anschluß P 16 auf.

Ein Horizontaltreibersignal für eine Kamera, ein Klemmimpulssignal, ein Vertikalsynchronisationssignal, ein Burst-Kennsignal und ein Farbaustastsignal, die in Fig. 18 und 19 mit C, D, E, F bzw. G bezeichnet sind, treten an den Anschlüssen, P 15, P 14, P 24, P 18 bzw. P 19 auf, während ein Strahlverdunklungssignal, ein Gatterimpulssignal, ein Identifikationsimpulssignal für SECAM, ein Hilfsträgeraustastsignal und ein Gemisch-Synchronisationssignal, die mit H, I, J, K bzw. L in Fig. 18 und 19 bezeichnet sind, an den Anschlüssen P 20, P 21, P 22, P 23 bzw. P 17 auftreten.

Bei der vorliegenden Ausführungsform wird ein Phasendetektor 20 zum Empfang eines externen Synchronisationssignals verwendet, wie es in Fig. 1 dargestellt ist.

Um die Anordnung unter Verwendung der Schaltung gemäß Fig. 1 mit dem extern zugeführten Horizontalsynchronisa­ tionssignal zu synchronisieren, sind der externe Anschluß P 9 der CMOSIC-Schaltung 1 und das eine Ende des Widerstandes R 2 in der strichliert angedeuteten Weise miteinander verbunden.

Der Phasendetektor 20 wird einerseits über die Leitung l₂₂ mit dem Signal, das vom Decodierer 17 geliefert und mit dem Horizontalsynchronisationssignal synchronisiert wird, und andererseits über den externen Anschluß P 11 und eine Leitung l₂₃ mit dem Horizontal­ synchronisationssignal von einer anderen Einrichtung, wie z. B. einer nicht dargestellten Fernsehkamera, ver­ sorgt.

Das Signal, das auf der Leitung l₂₂ zugeführt wird, ist in Fig. 11 bei B dargestellt, während das Horizontal­ synchronisationssignal, das dem externen Anschluß P 11 zugeführt wird, bei D in Fig. 11 dargestellt ist. Dementsprechend wird ein Phasenabtastsignal, wie es bei E in Fig. 11 dargestellt ist, vom Phasendetektor 20 geliefert.

Das Phasenabtastsignal wird vom Tiefpaßfilter 21 in ein Gleichspannungssignal umgewandelt. Das Gleichspannungssignal wird über den externen Anschluß P 9 und den Widerstand R 2 an die Kapazitätsdiode VP 1 im Kristalloszillator 2 angelegt.

Dementsprechend wird die Oszillationsfrequenz des Kristalloszillators 2 von der Phasendifferenz zwischen den beiden Eingangssignalen, die dem Phasendetektor 20 zugeführt werden, gesteuert. Das Ausgangssignal des Kristalloszillators 2 steuert die Oszillationsfrequenz der spannungsgesteuerten Oszillatorschaltung 13 und steuert damit die Phase des vom Decodierer 17 an die Leitung l₂₂ anzulegenden Signals. Infolgedessen wird die Phase des der Leitung l₂₂ zuzuführenden Signals in Koinzidenz mit der Phase des dem externen Anschluß P 11 gelieferten Signals gebracht.

Bei der externen Synchronisation wird jedoch das von der anderen Einrichtung gelieferte Horizontalsynchronisationssignal (vgl. C in Fig. 11) dem externen Anschluß P 11 nach einer Signalverzögerung mit einer Verzögerungszeit τ₁ zugeführt, die bei einer Signalübertragungsleitung, wie z. B. einem Kabel, auftritt und bei D in Fig. 11 dargestellt ist. Die Signalverzögerung der oben erwähnten Art führt zu einem Synchronisationsfehler zwischen der anderen Einrichtung und der Einrichtung unter Verwendung der Schaltung gemäß Fig. 1.

Bei der hier vorliegenden Ausführungsform sind die oben angegebenen Schaltelemente in der richtigen Weise innerhalb des Decodierers 17 angeordnet, so daß die Zeitsteuerung des vom Decodierer 17 der Leitung l₂₂ zu liefernden Signals in geeigneter Weise relativ zur Zeitsteuerung des Horizontalsynchronisationssignals gesetzt ist, das vom Decodierer 17 zu liefern ist, wie es bei A in Fig. 11 dargestellt ist.

Somit wird der Phasendetektor 20 mit dem vom Decodierer 17 verzögerten Signal und dem von der Signalübertragungsleitung, z. B. einem Kabel, verzögerten Horizontalsynchronisationssignal versorgt.

Infolgedessen kann ungeachtet dessen, daß eine Signalverzögerung in der Signalübertragungsleitung stattfindet, der Synchronisationsfehler der Anordnung nach Fig. 1 gegenüber der anderen, nicht dargestellten Einrichtung verringert werden.

Die Verzögerung des Signals zur Verringerung des Synchronisationsfehlers der oben beschriebenen Art kann auch mit beliebigen anderen, geeigneten Verzögerungseinrichtungen, wie z B. einer Verzögerungsleitung oder einer Verzögerungsschaltung vorgenommen werden, anstatt mit dem Decodierer 17.

In dem Falle jedoch, wo die Signalverzögerung in der oben beschriebenen Weise mit dem Decodierer 17 durchgeführt wird, kann die Verzögerungszeit vergleichsweise einfach durch die richtige Anordnung der genannten Schaltelemente eingestellt werden. Darüber hinaus kann die Schaltungsanordnung vereinfacht werden, da weder eine Verzögerungsleitung noch eine Verzögerungsschaltung der genannten Art verwendet wird.

Bei der vorliegenden Ausführungsform wird der Betrieb des Kristalloszillators 2 zur Erzeugung des Hilfsträgersignals vom Betrieb der Schaltung in der oben beschriebenen Art gesteuert, und somit können nicht nur das Synchronisationssignal, sondern auch das Hilfsträgersignal mit der anderen Einrichtung synchronisiert werden.

Bei dieser Ausführungsform hat der Phasendetektor 20 den gleichen Aufbau wie der Phasendetektor 11 in Fig. 2. Der in Fig. 2 dargestellte Phasendetektor weist einen Ausgangskreis auf, der aus den MOSFETs TR 1 und TR 2 besteht, welche die Schaltoperation in Abhängigkeit von der Phasendifferenz der beiden Eingangssignale für die Phasenabtastung in der beschriebenen Weise ausführt. Die MOSFETs TR 1 und TR 2 werden für die Periode im "aus"- Zustand gehalten, während keines der beiden Eingangssignale geliefert wird. Damit besitzt der Ausgangskreis während dieser Periode eine Charakteristik mit hoher Ausgangsimpedanz. Ein Inverter G 37 im Tiefpaßfilter 21 erhält das Ausgangssignal des Ausgangskreises und besitzt eine Charakteristik mit hoher Eingangsimpedanz, wenn er als MOSFET ausgelegt ist.

Dementsprechend wird der Ausgangsspannungspegel des Phasendetektors 20, der bestimmt wird von der Phasendifferenz zwischen einem externen Horizontalsynchronisationssignal, das der Leitung l₂₃ über den externen Anschluß P 11 zugeführt wird, und einem Signal, das der Leitung l₂₂ zugeführt wird, konstant gehalten und keiner Pegeländerung im Laufe der Zeit für eine vergleichsweise lange Zeitspanne unterworfen, bis das nächste externe Horizontalsynchronisationssignal geliefert wird. Der Tiefpaßfilter 21 liefert ein Spannungssignal mit einem Pegel, der dem Ausgangsspannungspegel des Phasendetektors 20 entspricht.

Infolgedessen wird die Phase des Oszillationsausgangssignals des Kristalloszillators 2 ohne irgendwelche Pegeländerung mit der Zeit während der Periode konstant gehalten, während der kein Horizontalsynchronisationssignal geliefert wird.

Die Schaltungsanordnung dieser Ausführungsform kann einfacher ausgelegt werden als in dem Falle, wo eine zusätzliche Phasendetektorschaltung vorgesehen ist, um ständig die Phasendifferenz zwischen dem von der Anordnung nach Fig. 1 gelieferten Hilfsträgersignal und dem von einer anderen Einrichtung gelieferten Hilfsträgersignal abzutasten, und wo der Betrieb des Kristalloszillators 2 auf der Basis eines Ausgangssignals von der zusätzlichen Phasendetektorschaltung gesteuert wird.

Bei dieser Ausführungsform wird zum Synchronisieren eines externen Vertikalsynchronisationssignals und des Vertikalsynchronisationssignals in der Anordnung gemäß Fig. 1 der Zähler 25 gemäß der Zeitsteuerung des externen Vertikalsynchronisationssignals in den Ausgangszustand zurückgesetzt. Um die Rücksetz-Einstellung des Zählers 25 zu steuern, ist die Vertikalrücksetzschaltung 28 vorge­ sehen.

Wie nachstehend näher erläutert, erhält diese Vertikalrücksetzschaltung 28 ein Vertikalsynchronisationssignal, das von einer anderen Einrichtung über den Anschluß P 27 und die Leitung l₂₄ geliefert wird, ein Taktsignal, das vom Decodierer 17 über eine Leitung l₂₁ geliefert wird, sowie verschiedene Zeitsteuerungssignale, die vom Decodierer 26 über Leitungen l₃₆₆, l₃₆₉ und l₃₇₀′ geliefert werden (vgl. Fig. 6), und versorgt die Leitung l₂₅ mit hohem Pegel zum Rücksetzen des Zählers 25.

In gleicher Weise wie beim externen Horizontalsynchronisationssignal der oben beschriebenen Art ist das externe Vertikalsynchronisationssignal, das an dem Anschluß P 27 angelegt wird, unvermeidlicherweise um eine Verzögerungszeit verzögert, die von einem nicht dargestellten Kabel oder dgl. bestimmt wird, welches diesen Anschluß P 27 und den Anschluß für das Vertikalsynchronisationssignal der anderen Einrichtung verbindet.

Bei der vorliegenden Ausführungsform wird zur Kompensation der Verzögerungszeit, d. h. zur Verringerung des Synchronisationsfehlers aufgrund der Verzögerungszeit, der Inhalt des Zählers 25 auf eine vorgegebene Zahl gebracht, wenn er von der Vertikalrücksetzsschaltung 28 zurückgesetzt wird.

Für die eingestellte Zahl des Zählers 25 beim Rücksetzen wird ein Wert genommen, der im wesentlichen der Anzahl von Taktsignalen entspricht, die dem Zähler 25 innerhalb der Verzögerungszeit geliefert werden. Obwohl nicht darauf beschränkt, erweist es sich vorteilhaft, die eingestellte Zahl mit sechs zu wählen.

Fig. 6 zeigt eine detaillierte Darstellung der Vertikalrücksetzschaltung 28, während Fig. 12 ein dazugehöriges Betriebszeitdiagramm zeigt.

Die Vertikalrücksetzschaltung 28 in Fig. 6 enthält eine Eingangs/Ausgangs-Schaltung, die das über den Anschluß P 27 zugeführte externe Vertikalsynchronisationssignal erhält und den Anschluß P 27 mit einem Signal versorgt, das mit dem internen Vertikalsynchronisationssignal synchron ist. Diese Eingangs/Ausgangs-Schaltung besteht aus den Invertern G 193 bis G 195 sowie den MOS- FETs TR 9 und TR 10.

Da die Vertikalrücksetzschaltung 28 die Eingangs-/ Ausgangsschaltung der oben beschriebenen Art enthält, sind bei der Anordnung gemäß Fig. 6 eine Schaltung, die dazu dient, das Signal dem Anschluß P 27 zuzuführen, und die aus den Widerständen R 104 und R 105 und einem Transistor TR 7 besteht, sowie eine Schaltung vorgesehen, die zum Empfang des dem Anschluß P 27 zugeführten Signals dient und die aus den Widerständen R 106 und R 107 und einem PNP-Transistor TR 8 besteht.

Die Eingangs/Ausgangs-Schaltung wird mit einem Steuersignal über die Leitung l₃₇₀′ vom RS-Flipflop FF 73 versorgt. Das der Leitung l₃₇₀′ zugeführte Steuersignal wird auf hohem Pegel für eine Zeitspanne vom Zeitpunkt t₂ bis zum Zeitpunkt t₇ synchron mit dem internen Vertikalsynchronisationssignal gehalten, wie es bei G in Fig. 12 dargestellt ist.

Während das Signal auf der Leitung l₃₇₀′ auf niedrigem Pegel gehalten wird, werden der MOSFET TR 9 der Eingangs-/ Ausgangs-Schaltung im "aus"-Zustand und der MOSFET TR 10 entsprechend im "ein"-Zustand gehalten. Eine Eingangsspannung für den Inverter G 194 wird auf niedrigen Pegel gelegt, der im wesentlichen gleich dem Erdpotential ist, und zwar mit dem im "ein"-Zustand befindlichen MOSFET TR 10.

Bei dem obigen Zustand ist der Transistor TR 7 im "aus"-Zustand, wenn nicht das externe Vertikalsynchronisationssignal an einen Anschluß VSI geliefert wird. Das Potential auf der Leitung l₂₄ wird auf hohen Pegel gebracht, der im wesentlichen gleich einer Versorgungsspannung VDD ist, und zwar mit dem Ausgangssignal des Inverters G 194. Wenn der Transistor TR 7 vom externen Vertikalsynchronisationssignal in den "ein"-Zustand gebracht wird, wird das Potential in der Leitung l₂₄ auf niedrigen Pegel gebracht, der im wesentlichen gleich dem Erdpotential ist, und zwar mit dem Transistor TR 7.

Wenn das Signal auf der Leitung l₃₇₀′ auf hohen Pegel gebracht wird, wird der MOSFET TR 9 in den "ein"- Zustand und der MOSFET TR 10 entsprechend in den "aus"- Zustand gebracht.

Der Eingang des Inverters G 194 ist automatisch in der Weise vorgespannt, daß der MOSFET TR 9 in der oben beschriebenen Weise in den Zustand "ein" gebracht wird. Der Inverter G 194 ist vorher in geeigneter Weise ausgelegt und so aufgebaut, daß er eine Ausgangsspannung mit einem Wert liefert, die im wesentlichen gleich der halben Versorgungsspannung VDD im automatisch vorgespannten Zustand ist.

Dementsprechend wird das Signal auf der Leitung l₂₄, wie bei C in Fig. 12 dargestellt, in Abhängigkeit von der Steuerspannung, die der Leitung l₃₇₀′ zugeführt wird, und dem externen Vertikalsynchronisationssignal geändert, das dem externen Anschluß VSI zugeführt wird.

Genauer gesagt, wird das Signal auf der Leitung l₂₄ vom hohen Pegel, der im wesentlichen gleich der Versorgungsspannung VDD ist, zu einem Zwischenpegel gleich VDD/ 2 geändert, wenn sich das der Leitung l₃₇₀′ zugeführte Signal im Zeitpunkt t₂ vom niedrigen Pegel zum hohen Pegel ändert, wie es bei G in Fig. 12 dargestellt ist.

Wenn das externe Vertikalsynchronisationssignal nicht geliefert wird, kehrt das Signal auf der Leitung l₂₄ vom Zwischenpegel zum hohen Pegel zurück, wie es mit einer Kurve C 0′ bei C in Fig. 12 dargestellt ist, und zwar in Abhängigkeit von dem Umstand, daß das Signal auf der Leitung l₃₇₀′ zum Zeitpunkt t₇ wieder auf den niedrigen Pegel gebracht wird.

Wenn das nicht dargestellte externe Vertikalsynchronisationssignal, das dem externen Anschluß VSI zugeführt wird, für eine Periode vom Zeitpunkt t₄ bis zum Zeitpunkt t₈ auf hohem Pegel gehalten wird, wird das Signal auf der Leitung l₂₄ auf niedrigem Pegel, der im wesentlichen gleich dem Erdpotential ist, gehalten, und zwar in Abhängigkeit vom Zustand des zuerst genannten Signals, wie es mit einer Kurve C 1 bei C in Fig. 12 dargestellt ist.

Das Signal auf der Leitung l₂₄ wird der Basis des PNP-Transistors TR 8 über den Anschluß P 27 und den Widerstand R 106 einerseits und der Eingangsklemme des Inverters G 193 andererseits zugeführt.

Infolgedessen wird ein Binärsignal, das einen Teil aufweist, der mit dem Signal der Leitung l₃₇₀′ in Phase ist, dem Kollektor-Lastwiderstand R 107 des PNP-Transistors TR 8 geliefert.

Der Inverter G 193 ist so aufgebaut, daß er eine niedrigere Logik-Schwellwertspannung als der niedrige Ausgangspegel (VDD/ 2) des Inverters G 194 hat, beispielsweise eine Logik-Schwellwertspannung von VDD/ 4. Obwohl nicht darauf beschränkt, kann der Inverter G 193 aus komplementären MOSFETs TR 20 und TR 21 bestehen, wie es in Fig. 13 dargestellt ist. Bei der Schaltung gemäß Fig. 13 kann die Eingangs-Schwellwertspannung VTH in der in Fig. 14 dargestellten Weise auf einen niedrigen Pegel eingestellt werden, indem man das Verhältnis der wechselseitigen Leitwerte der beiden MOSFETs TR 20 und TR 21 richtig wählt.

Indem man die Eingangs-Schwellwertspannung in der oben beschriebenen Weise einstellt, kann das Ausgangssignal des Inverters G 193 auf das externe Vertikalsynchronisationssignal ansprechen, wie es bei B in Fig. 12 dargestellt ist.

Genauer gesagt wird das Signal auf der Leitung l₂₄ in dem Falle, wo das externe Vertikalsynchronisationssignal nicht geliefert wird, vom Inverter G 194 auf einen Pegel oberhalb der Eingangs-Schwellwertspannung des Inverters G 193 gehalten. Infolgedessen liefert der Inverter G 193 ein Signal mit niedrigem Pegel.

In dem Falle, wo das externe Vertikalsynchronisationssignal dem Anschluß VSI geliefert wird, wird das Signal auf der Leitung l₂₄ vom Inverter G 193 auf einem Pegel unterhalb der Eingangs-Schwellwertspannung gehalten.

Infolgedessen liefert der Inverter G 193 ein Signal mit hohem Pegel.

Das Ausgangssignal des Inverters G 193 wird dem einen Eingang eines NAND-Gatters G 91 zugeführt.

Ein anderer Eingang des NAND-Gatters G 91 wird, wie bei A in Fig. 12 dargestellt, mit dem Taktsignal der Frequenz 2f _H über die Leitung l₂₁ versorgt, während ein weiterer Eingang des NAND-Gatters G 91 mit einem Steuersignal von einem RS-Flipflop FF 78 versorgt wird, wie es bei F in Fig. 12 dargestellt ist.

Das Ausgangssignal vom NAND-Gatter G 91 wird den Triggeranschlüssen C und eines Flipflops FF 40 direkt bzw. über einen Inverter G 92 zugeführt.

Das Flipflop FF 40 wird mit der Rückflanke des dem Triggereingang zugeführten Triggersignals getaktet.

Ein nicht-invertierter Ausgang Q vom Flipflop FF 40 wird an den Rücksetzeingang des Zählers 25 über die Leitung l₂₅ angelegt, während ein invertierter Ausgang an ein NOR-Gatter G 93 und das RS-Flipflop FF 78 angelegt wird.

Das NOR-Gatter G 93 ist vorgesehen, um die Pulsbreite des Signals zu bestimmen, das vom Flipflop FF 40 geliefert wird. Dementsprechend ist der Ausgang des NOR- Gatters G 93 mit dem Rücksetzeingang des Flipflops FF 40 verbunden, wie es in Fig. 6 dargestellt ist.

Der andere Eingang des NOR-Gatters G 93 wird über eine Leitung l₃₆₆ mit einem Ausgangssignal vom ROM 26 B in Fig. 4 versorgt.

Das Signal, das vom ROM 26 B der Leitung l₃₆₆ zugeführt wird, wird auf niedrigen Pegel gebracht, wenn der Zähler 25 in seinen Ausgangszustand zurückgesetzt wird.

Wie in Fig. 6 dargestellt, besteht das RS-Flipflop FF 78 aus den beiden NAND-Gattern G 89 und G 90. Die RS- Flipflops FF 71 bis FF 77 und das RS-Flipflop FF 78 haben den gleichen Aufbau.

Das RS-Flipflop FF 78 wird verwendet, um zu verhindern, daß eine Vielzahl von Impulssignalen vom NAND-Gatter 91 in einem Zyklus des Vertikalsynchronisationssignales geliefert wird. Zu diesem Zweck wird das RS-Flipflop FF 78 periodisch mit Signalen gesetzt, die über die Leitung l₃₆₉ vom ROM 26 B in Fig. 4 geliefert werden, und wird vom invertierten Ausgang des Flipflops FF 40 zurückgesetzt. Obwohl nicht besonders darauf beschränkt, kann das Signal auf der Leitung l₃₆₉ auf den niedrigen Pegel beim Inhalt 0 (null) des Zählers 25 gebracht werden, d. h. beim ersten Taktsignalzyklus der Vertikalsynchronisation, wie es bei E in Fig. 12 dargestellt ist.

Dementsprechend laufen die Operationen der Schaltung in Fig. 6 sowie den verschiedenen oben erläuterten Schaltungen wie folgt ab.

Zunächst einmal wird eine Vertikalperiode zum Zeitpunkt t₀ ausgelöst. Zum Zeitpunkt der Auslösung der Vertikalperiode hat die gefehlte Zahl des Zählers 25 den Wert 0 (null).

Der Zählwert des Zählers 25 wird fortschreitend von den Taktsignalen mit der Frequenz 2f _H erhöht (vgl. Zeile A in Fig. 12), welche vom Decodierer 17 zu entsprechenden Zeitpunkten nach dem Zeitpunkt t₀ zugeführt werden.

Gemäß den gezählten Werten des Zählers 25 werden die Signale auf den Leitungen l₃₆₉, l₃₇₀′, l₃₆₆ und l₂₄ geändert, wie es bei E, G, D bzw. C in Fig. 12 dargestellt ist.

Zum Zeitpunkt t₄ wird das externe Vertikalsynchronisationssignal an den externen Anschluß VSI angelegt. Dieses externe Vertikalsynchronisationssignal bringt das Ausgangssignal des Inverters G 193 im wesentlichen zum gleichen Zeitpunkt wie dem genannten Zeitpunkt auf hohen Pegel, wie es bei B in Fig. 12 dargestellt ist.

Da das Ausgangssignal des Inverters G 193 in der oben beschriebenen Weise vom externen Vertikalsyn­ chronisationssignal auf hohen Pegel gebracht worden ist, wird das Ausgangssignal des NAND-Gatters G 91 auf niedrigen Pegel gebracht, wie es bei H in Fig. 12 angegeben ist, und zwar zu einem Zeitpunkt t₅ synchron mit dem Taktsignal, das bei A in Fig. 12 gezeigt ist.

Das Flipflop FF 40 wird mit der Rückflanke des Ausgangssignals des NAND-Gatters G 91 getriggert. Infolgedessen wird der nicht-invertierte Ausgang Q des Flipflops FF 40 auf hohen Pegel gebracht, wie es bei I in Fig. 12 dargestellt ist, und der invertierte Ausgang wird auf niedrigen Pegel gebracht, wie es bei J in Fig. 12 gezeigt ist.

Das RS-Flipflop FF 78 wird vom invertierten Ausgang des Flipflops FF 40 zurückgesetzt und liefert somit ein Signal mit niedrigem Pegel, wie es mit der Kurve F₁ bei F in Fig. 12 angegeben ist.

Infolgedessen wird das Ausgangssignal des NAND- Gatters G 91 wieder auf hohen Pegel gebracht, wie es bei H in Fig. 12 erkennbar ist. Am Ausgang des Inverters G 193 kann ein Rauschen auftreten, das einem unerwünschten Rauschen entspricht, welches am Anschluß VSI oder P 27 anliegt. Das NAND-Gatter G 91 ist dadurch gehindert, auf das Rauschen anzusprechen, daß das RS-Flipflop FF 78 in der oben beschriebenen Weise zurückgesetzt ist.

Wie oben erwähnt, wird der Zähler 25 in seinen Ausgangszustand zurückgesetzt, wenn das Signal auf der Leitung l₂₅ durch das Triggern oder Takten des Flipflops FF 40 auf hohen Pegel gebracht worden ist. Die Rücksetzzahl des Zählers 25 beträgt, wie oben erwähnt, sechs. Entsprechend wird das Signal, das vom Decodierer 26 der Leitung l₃₆₆ zugeführt wird, wieder auf den niedrigen Pegel gebracht, wie es bei D in Fig. 12 angedeutet ist, und zwar zu einem Zeitpunkt t₅′, bei dem der Zähler 25 zurückgesetzt wird.

Da der invertierte Ausgang des in den gesetzten Zustand gebrachten Flipflops FF 40 auf niedrigem Pegel ist, liefert das NOR-Gatter G 93 ein Signal mit hohem Pegel, wie es bei K in Fig. 12 dargestellt ist, unter der Voraussetzung, daß das der Leitung l₃₆₆ zu liefernde Signal in der oben beschriebenen Weise auf niedrigen Pegel gebracht ist.

Das Signal mit hohem Pegel des NOR-Gatters G 93 bewirkt ein Rücksetzen des Flipflops FF 40.

Infolgedessen wird der Rücksetzeingang des Zählers 25 freigegeben.

Dementsprechend wird beim Abfall des Taktsignals bei A in Fig. 12 zum Zeitpunkt t₆ der Zählwert des Zählers 25 gegenüber der gesetzten Zahl beim obigen Rücksetzen erhöht. Aufgrund der Zunahme des Zählwertes des Zählers 25 wird das Signal, das vom Decodierer 26 der Leitung l₃₆₆ geliefert wird, wieder auf hohen Pegel gebracht, wie es bei D in Fig. 12 dargestellt ist.

Zum Zeitpunkt t₈ kehrt das externe Vertikal­ synchronisationssignal wieder auf niedrigen Pegel zurück. In Abhängigkeit von diesem externen Vertikalsynchronisationssignal wird das Ausgangssignal des Inverters G 193 wieder auf niedrigen Pegel gebracht, wie es bei B in Fig. 12 gezeigt ist.

Beim Rücksetzen des Zählers 25 zum Zeitpunkt t₅ wird das Signal, das vom RS-Flipflop FF 73 des Decodierers 26 der Leitung l₃₇₀′ geliefert wird, bis zu einem Zeitpunkt t₉ auf hohem Pegel gehalten, wie es mit der Kurve G₁ bei G in Fig. 12 dargestellt ist.

Bei der vorliegenden Ausführungsform werden ein Binärzähler 18, der das Horizontalsynchronisationssignal vom Zähler 16 erhält, und ein Zeilenschalter 19 verwendet. Das Ausgangssignal vom Binärzähler 18 steuert das Übertragungsgatter 6 im Falle des PAL-Formats und steuert außerdem die Teilbildrücksetzschaltung 22.

Eine detaillierte Darstellung des Binärzählers 18 sowie des Zeilenschalters 19 ist in Fig. 7 gegeben.

Wie sich aus Fig. 7 entnehmen läßt, besteht der Binärzähler 18 aus einem Flipflop FF 25 und einem Inverter G 81. Eine Leitung l₁₆ wird mit dem Ausgangssignal des Zählers 16 in Fig. 3 versorgt. Das Ausgangssignal des Flipflops FF 25 wird über eine Leitung l₁₇ an die Gatterschaltung 14 angelegt (vgl. Fig. 1).

Der Zeilenschalter 19 besteht aus einem Flipflop FF 80, Invertern G 39 bis G 42 und einem N-Kanal-MOSFET TR 11. Dieser Zeilenschalter hat einen Eingabe/Ausgabe-Anschluß, der an den externen Anschluß P 12 der integrierten Schaltung angeschlossen ist.

Wie in der Zeichnung dargestellt, ist der Anschluß P 12 an eine Schaltung angeschlossen, die dazu dient, ein von einer anderen Einrichtung geliefertes Signal über einen Anschluß LSI zu empfangen, und die aus einem Transistor TR 5 und Widerständen R 100 und R 101 besteht; ferner ist eine Schaltung vorgesehen, die dazu dient, einer anderen Einrichtung ein Signal über einen Anschluß LSO zu liefern, und die aus einem Transistor TR 6 und Widerständen R 102 und R 103 besteht.

Hinsichtlich der Anschlüsse LSI und LSO wird nur einer von ihnen verwendet.

In dem Falle, wo der Betrieb der Schaltung gemäß Fig. 7 von einer anderen, nicht dargestellten Einrichtung gesteuert wird, wird ein Anschluß wie der Anschluß LSO, der in der anderen Einrichtung vorgesehen ist, mit dem Anschluß LSI verbunden. Umgekehrt wird in dem Falle, wo der Betrieb der anderen, nicht dargestellten Einrichtung von dem Signal gesteuert wird, das dem Anschluß LSO geliefert wird, der Anschluß LSO mit einem Anschluß wie dem Anschluß LSI verbunden, der in der anderen Einrichtung vorgesehen ist.

Die in Fig. 7 dargestellte Schaltung arbeitet folgendermaßen.

Das Flipflop FF 25 im Binärzähler 18 erhält über die Leitung l₁₆ das Triggersignal, das vom Zähler 16 in Fig. 3 bei jeder horizontalen Periode geliefert wird. Dementsprechend werden Signale, die bei jeder horizontalen Periode invertiert werden, beim nicht- invertierenden Ausgang Q und beim invertierenden Ausgang des Flipflops FF 25 geliefert.

Das Signal, das am nicht-invertierenden Ausgang Q des Flipflops FF 25 geliefert wird, wird dem Anschluß P 12 über einen Inverter zugeführt, der aus dem Inverter G 42, dem MOSFET TR 11 und einem Lastwiderstand R 104 des MOSFET besteht. Das dem Anschluß P 12 zugeführte Signal wird dem Anschluß LSO über den Transistor TR 6 zugeführt.

Das Signal, das dem Ausgangsanschluß LSO zugeführt wird, wird mit der entgegengesetzten Phase wie das Signal ausgestattet, welches vom nicht-invertierenden Ausgang Q des Flipflops FF 25 geliefert wird.

Ein Signal, das vom Zeilenschalter 19 einer Leitung l₁₉ zugeführt wird, wird auf niedrigem Pegel gehalten, wenn der Anschluß LSI auf niedrigem Pegel gehalten wird oder wenn das Signal, das dem Anschluß LSI von dem gleichen Anschluß wie dem in der anderen Einrichtung angeordneten Anschluß LSO geliefert wird, mit dem vom Flipflop FF 25 gelieferten Ausgangssignal synchronisiert ist.

Genauer gesagt wird in dem Falle, wo das Signal beim nicht-invertierenden Ausgang Q des Flipflops FF 25 auf niedrigem Pegel gehalten wird, der Ausgang des Inverters G 42 auf hohen Pegel gebracht und damit das Flipflop FF 80 zurückgesetzt. Der Ausgang des Inverters G 42 bringt den Ausgang des Inverters G 40 auf niedrigen Pegel.

Wenn der Ausgang Q des Flipflops FF 25 auf hohen Pegel gebracht wird, wird der Ausgang des Inverters G 42 auf niedrigen Pegel gebracht, so daß der Rücksetzeingang des Flipflops FF 80 freigegeben wird.

Beim Freigeben des Rücksetzeinganges wird das Ausgangssignal des Inverters G 40 oder das Triggereingangssignal des Flipflops FF 80 in der nachstehend beschriebenen Weise geändert.

Erstens wird in dem Falle, wo der Transistor TR 5 ständig im "aus"-Zustand mit offenem Anschluß LSI gehalten wird, ein Signal auf einer Leitung l₂₀ nur von einem Inverter geändert, der aus dem Widerstand R 104 und dem MOSFET TR 11 besteht. Dementsprechend wird das Ausgangssignal des Inverters G 40 in Abhängigkeit vom Ausgangssignal des Inverters G 42 auf hohen Pegel ge­ bracht.

Zweitens wird in dem Falle, wo der Anschluß LSI an einen Anschluß wie den Anschluß LSO angeschlossen ist, der in der anderen, nicht dargestellten Einrichtung vorgesehen ist, das Signal auf der Leitung l₂₀ vom Transistor TR 5 sowie dem oben genannten Inverter aus dem Widerstand R 104 und dem MOSFET TR 11 bestimmt. In diesem Falle wird die Schaltung gemäß Fig. 1 mit der anderen Einrichtung vom externen Horizontalsynchronisationssignal synchronisiert, das dem Anschluß P 11 zugeführt wird. Der Anschluß wie der Anschluß LSO, der in der anderen Einrichtung vorgesehen ist, wird mit einem Signal versorgt, das sich vom hohen Pegel zum niedrigen Pegel im wesentlichen zum gleichen Zeitpunkt wie dem Zeitpunkt ändert, wo der Ausgang Q des Flipflops FF 25 in Fig. 7 auf hohen Pegel gebracht wird. Das Signal, das dem Anschluß der anderen Einrichtung zugeführt wird, wird an den Anschluß LSI angelegt, nachdem es von einem Kabel oder dgl. verzögert worden ist. Das Signal auf der Leitung l₂₀ wird unter der Voraussetzung auf hohen Pegel gebracht, daß der Transistor TR 5 in den "aus"-Zustand gebracht ist. Dementsprechend wird das Ausgangssignal des Inverters G 40 nach einer Verzögerungszeit auf den hohen Pegel gebracht, welche im wesentlichen durch das Kabel oder dgl. bestimmt ist.

Das Flipflop FF 80 wird nicht mit der Vorderflanke des Ausgangssignals des Inverters G 40 getriggert. Dementsprechend wird der Ausgang Q des Flipflops FF 80 auf niedrigem Pegel gelassen.

Wenn infolgedessen der Ausgang Q des Flipflops FF 25 vom hohen Pegel wieder auf niedrigen Pegel gebracht wird, wird das Flipflop FF 80 mit einem Rücksetzsignal vom Inverter G 42 versorgt. Das Ausgangssignal des Inverters G 40 wird in Abhängigkeit vom Ausgangssignal des Inverters G 42 dazu gebracht, daß es vom hohen Pegel auf den niedrigen Pegel abfällt. In diesem Falle erhält das Flipflop FF 80 das Rücksetzsignal vom Inverter G 42 in der oben beschriebenen Weise und wird somit auch durch den Abfall des Ausgangssignals des Inverters G 40 nicht getrig­ gert.

Wenn das Signal, das dem dem Anschluß LSO entsprechenden und in der anderen, nicht dargestellten Einrichtung vorgesehenen Anschluß zugeführt wird, asynchron mit dem Ausgang Q des Flipflops FF 25 ist, arbeitet der Zeilenschalter 19 in der nachstehend beschriebenen Weise.

Wenn der Ausgang Q des Flipflops FF 25 von dem der Leitung L 16 zugeführten Signal auf hohen Pegel gebracht wird, wird der Rücksetzeingang des Flipflops FF 80 in der oben beschriebenen Weise freigegeben. Der MOSFET TR 11 wird in den "aus"-Zustand gebracht.

Die andere Einrichtung liefert ein Signal, das sich vom niedrigen Pegel zum hohen Pegel im wesentlichen zum gleichen Zeitpunkt wie dem Zeitpunkt ändert, wo der Ausgang Q des Flipflop FF 25 auf hohen Pegel gebracht wird. Das Ausgangssignal der anderen Einrichtung wird dem Anschluß LSI zugeführt, nachdem es vom Kabel oder dgl. verzögert worden ist.

Dementsprechend wird der Transistor TR 5 aus dem "aus"-Zustand in den "ein"-Zustand umgeschaltet, nachdem der Ausgang Q des Flipflops FF 25 auf hohen Pegel gebracht worden ist.

Das Signal auf der Leitung l₂₀ wird auf den hohen Pegel gebracht, und zwar in Abhängigkeit von der Änderung des Ausganges Q des Flipflops FF 25 auf hohen Pegel, und wird anschließend vom Transistor TR 5 auf niedrigen Pegel gebracht. Das Ausgangssignal des Inverters G 40 unterliegt der gleichen Änderung wie das Signal auf der Leitung l₂₀.

Das Flipflop FF 80 wird von der Rückflanke des Ausgangssignals des Inverters G 40 getriggert. Das Flipflop FF 25 wird unter der Bedingung zurückgesetzt, daß der Ausgang Q des Flipflops FF 80 auf hohem Pegel ist.

Infolgedessen wird die Synchronität zwischen der anderen Einrichtung und dem Flipflop FF 25 in Fig. 7 hergestellt.

Der Ausgang Q des Flipflops FF 25 wird dem Übertragungsgatter 6 über die Gatterschaltung 14 in Fig. 1 zugeführt. Der Betrieb der Gatterschaltung 14 wird von einem Signal gesteuert, das über den Anschluß P 28 geliefert wird. Wie oben erläutert, ist die Gatterschaltung 14 so aufgebaut, daß sie ein Signal mit dem einen oder anderen Pegel liefert, beispielsweise dem hohen Pegel, unabhängig vom Ausgang Q des Flipflops FF 25, wenn das Signal des Anschlusses P 28 auf niedrigem Pegel ist oder das NTSC-Format angibt, und ein Signal liefert, das abwechselnd auf den hohen Pegel und den niedrigen Pegel geht, und zwar in Abhängigkeit vom Ausgang Q des Flipflops FF 25, wenn das Signal des Anschlusses P 28 auf hohem Pegel ist und das PAL-Format anzeigt.

Wie oben erläutert, wird beim Fernsehen ein Vollbild aus einer vertikalen Periode aufgebaut. Ein Vollbild eines Bildes besteht beim PAL-Format aus vier Teilbildern und beim NTSC-Format aus zwei Halbbildern.

Wie an sich bekannt, werden die Phasen eines Horizontalsynchronisationssignals und eines Vertikal­ synchronisationssignals in den ein Vollbild erzeugenden, entsprechenden Teilbildern geändert, und somit ist eine Einrichtung zur Anzeige der entsprechenden Teilbilder erforderlich.

Bei der vorliegenden Ausführungsform wird ein Teilbildbestimmungszähler 27 verwendet, der für die entsprechenden Formate gemeinsam verwendet werden kann, nämlich für NTSC-, PAL- und SECAM-Format.

Wie in Fig. 4 dargestellt, ist der Teilbildbestimmungszähler 27 aus zwei in Reihe geschalteten Flipflops FF 36 und FF 37 aufgebaut. Der Zählwert des Teilbildzählers 27 wird einmal pro Vertikalperiode mit dem Ausgangssignal des Zählers 25 erneuert.

Dementsprechend kann dafür gesorgt werden, daß die entsprechenden Teilbilder den Ausgangssignalen Qs der Flipflops FF 36 und FF 37 gemäß der nachstehenden Tabelle entsprechen:

Tabelle

In der obigen Tabelle bezeichnen L den niedrigen Pegel und H den hohen Pegel.

Die entsprechenden Ausgangssignale des Teilbildzählers 27 werden dem ROM 26 A über Leitungen l₃₂₃ bis l₃₂₆ zugeführt.

Bei Erhalt der Ausgangssignale der Zähler 25 und 27 liefert der ROM 26 A die Signale in die entsprechenden Teilbilder.

In diesem Falle sind die beim NTSC-System erforderlichen Teilbilder nur zwei, wie es oben angegeben worden ist. Der ROM 26 weist daher einen Aufbau auf, bei dem dann, wenn das vom Anschluß P 28 über die Leitung l₉ gelieferte Signal den das NTSC-Format anzeigenden Pegel hat, das erste Teilbild und das dritte Teilbild, die vom Teilbildzähler 27 angegeben werden, als das gleiche Teilbild oder Halbbild angesehen werden, während das zweite Teilbild und das vierte Teilbild als das gleiche Teilbild oder Halbbild angesehen werden.

Wie oben angegeben, kann die Schaltung gemäß der vorliegenden Ausführungsform mit dem externen Horizontal­ synchronisationssignal und dem externen Vertikalsynchronisationssignal synchronisiert werden.

Bei einer derartigen externen Synchronisationsoperation muß auch der Teilbildzähler 27 mit der anderen, nicht dargestellten Einrichtung synchronisiert sein.

Zu diesem Zweck ist die vorliegende Ausführungsform mit der Teilbildrücksetzschaltung 22 versehen. Die Teilbildrücksetzschaltung 22 liefert ein Signal zum Rücksetzen des Teilbildzählers 27 in Abhängigkeit von den Phasen verschiedener Signale, die mit den jeweiligen externen Synchronisationssignalen synchronisiert worden sind, wie es nachstehend erläutert ist.

Die Teilbildrücksetzschaltung 22 besteht aus NAND- Gattern G 83 und G 85 sowie Invertern G 84 und G 86, wie es in Fig. 7 dargestellt ist. Sie erhält ihre nachstehend näher beschriebenen Signale auf Leitungen l₁₈, l₁₆′, l₂₁′ und l₃₅₇ und versorgt dadurch eine Leitung l₄₀₁ mit dem Signal zum Rücksetzen des Teilbildzählers 27 (FF 36, FF 37) in Fig. 4.

Die Leitung l₁₈ wird vom Flipflop FF 25 mit einem Signal versorgt, das bei Intervallen von einer horizontalen Periode (1 H) invertiert wird, wie es bei A in Fig. 15 dargestellt ist. Wenn ein externes Synchronisationssignal aufgrund der oben beschriebenen Betriebsweise der Schaltung vorhanden ist, ist das Signal auf der Leitung l₁₈ damit synchronisiert.

Die Leitung l₁₆′ wird vom Flipflop FF 54 in Fig. 5 mit einem Signal versorgt, das auf hohem Pegel für eine vorgegebene Zeitspanne von der Auslösung jeder horizontalen Periode an gehalten wird, wie es bei B in Fig. 15 dargestellt ist.

Die Leitung l₂₁′ wird vom RS-Flipflop FF 53 in Fig. 5 mit einem Signal versorgt, das bei D in Fig. 15 gezeigt ist. Das Signal hat eine Frequenz von 2f _H und wird auf den niedrigen Pegel in der Zeitspanne gebracht, während der das Signal auf der Leitung l₁₆′ auf hohem Pegel gehalten wird.

Die Leitung l₃₅₇ wird vom ROM 26 A in Fig. 4 mit einem Signal versorgt, das bei E in Fig. 15 dargestellt ist. Das der Leitung l₃₅₇ zu liefernde Signal wird auf hohem Pegel gehalten, während die Zählwerte des Zählers 25 und des Teilbildzählers 27 0 (null) sind, d. h. für eine Taktperiode, die als erstes Teilbild definiert ist.

Der Zähler 25, der die Impulse des Signals mit der Frequenz 2f _H zählt, ist ein ungerader Zähler in Übereinstimmung mit dem Fernsehformat, beispielsweise ein Teiler-Durch-625-Zähler im Falle des PAL-Formats und ein Teiler-Durch-525-Zähler im Falle des NTSC-Formats. Andererseits wird das Signal auf der Leitung l₁₈ bei jeder horizontalen Periode invertiert, wie es bei A in Fig. 15 dargestellt ist. Dementsprechend ändert sich der Zeitpunkt, bei dem der Zählwert des Zählers 25 auf null zurückgestellt wird, bei jedem Teilbild. Genauer gesagt wird im ersten Teilbild der Zählwert des Zählers 25 in einem Zeitintervall F₁ auf Null gebracht, während­ dessen das Signal auf der Leitung l₁₈ ansteigt, wie es bei A in Fig. 15 dargestellt ist. Im zweiten Teilbild wird der Z 05116 00070 552 001000280000000200012000285910500500040 0002003014838 00004 04997ählwert des Zählers 25 in einem Zeitintervall auf null gebracht, unmittelbar bevor das Signal auf der Leitung l₁₈ ansteigt. In gleicher Weise wird der Zählwert des Zählers 25 in den dritten und vierten Teilbildern zu Zeiten F₃ bzw. F₄ des Signals auf der Leitung l₁₈ zu Null gemacht.

In Abhängigkeit von der Phasendifferenz zwischen dem Signal auf der Leitung l₁₈ und dem Signal auf der Leitung l₃₅₇, wie es oben erläutert worden ist, arbeitet die Teilbildrücksetzschaltung 22 in der nachstehend beschriebenen Weise.

In der folgenden Beschreibung wird der Einfachheit halber der Teil F₁ des Signals auf der Leitung l₁₈ als erstes Teilbild der horizontalen Periode und der Teil F₄ als viertes Teilbild der horizontalen Periode be­ zeichnet.

In dem Falle, wo in der in Fig. 15 dargestellten Weise die Leitung l₃₅₇ im ersten Teilbild F₁ der horizontalen Periode mit hohem Pegel versorgt wird, liefert die Teilbildrücksetzschaltung 22 der Leitung l₄₀₁ ein Signal, das auf niedrigem Pegel bleibt, wie es bei F in Fig. 15 angegeben ist. In diesem Falle wird der Zählwert des Teilbildzählers 27 nacheinander in Abhängigkeit von den Signalimpulsen erneuert, die vom Zähler 25 geliefert werden.

In dem Falle, wo der Inhalt des Teilbildzählers 27 nicht im richtigen Zustand ist, arbeitet die Schaltung folgendermaßen.

In dem Falle, wo der Zählwert des Teilbildzählers 27 mit dem Betrag eines Teilbildes voreilt, wird die Leitung l₃₅₇ mit einem Signal versorgt, das in dem zweiten Teilbild F₂ der horizontalen Periode auf hohem Pegel gehalten wird, wie es bei E in Fig. 16A darge­ stellt ist. Infolgedessen wird ein Signal, das auf den hohen Pegel geht, wie es bei F in Fig. 16A dargestellt ist, von der Teilbildrücksetzschaltung 22 für die Leitung l₄₀₁ geliefert. Der Teilbildzähler 27 wird vom Signal der Leitung l₄₀₁ zurückgesetzt, und der Inhalt des Zählers 27 geht auf einen Wert, der das vierte Teilbild anzeigt.

Nach einer vertikalen Periode von dem obigen Rücksetzen wird der Zählwert des Teilbildzählers 27 vom vierten Teilbild zum ersten Teilbild ausgetauscht. Da der Zeitpunkt, bei dem der Zähler 25 auf Null geht, sich nacheinander in der oben beschriebenen Weise ändert, geht das Signal auf der Leitung l₃₅₇ im dritten Teilbild der horizontalen Periode auf den hohen Pegel, wie es bei E in Fig. 16B dargestellt ist. Zu diesem Zeitpunkt wird ein Impulssignal von der Teilbildrücksetzschaltung 22 geliefert, das wiederum bei F in Fig. 16B dargestellt ist.

Nach einer vertikalen Periode vom Zustand in Fig. 16B geht die Teilbildbestimmungsschaltung in den Zustand, in dem sie wiederum das erste Teilbild angibt. Auf der Leitung l₃₅₇ wird ein Signal geliefert, das im vierten Teilbild F₄ der horizontalen Periode auf hohem Pegel gehalten wird, wie es bei E in Fig. 16C dargestellt ist. Die Teilbildrücksetzschaltung 22 liefert ein Impulssignal, wie es bei F in Fig. 16C dargestellt ist.

Nach einer vertikalen Periode vom Zustand in Fig. 16C wird der Inhalt des Teilbildbestimmungszählers 27 erneuert, um das erste Teilbild anzuzeigen. Die Leitung l₃₅₇ wird mit einem Signal versorgt, das im ersten Bild der horizontalen Periode auf hohen Pegel geht. Der Zustand der Schaltung nach einer vertikalen Periode ist der gleiche wie in Fig. 15, so daß keinerlei Impulssignal von der Teilbildrücksetzschaltung 22 geliefert wird.

Fig. 17 zeigt eine Schaltung, die anstelle der Flip­ flopschaltungen 3 und 4 in Fig. 1 verwendet werden kann. In Fig. 17 entsprechen die Leitungen l₀, l₃, l₇ usw. mit den entsprechenden Symbolen den Leitungen in Fig. 1. In Fig. 17 bezeichnen HFF 1 und HFF 2 Flip­ flops, DFF 3 und DFF 4 Verzögerungs-Flipflops, TG 1 ein Übertragungsgatter, G 22 bis G 25, G 30 und G 196 Inverter und G 27 und G 29 NAND-Gatter.

Claims (7)

1. Synchronisationssignalgenerator für Fernsehsignale mit
einem ersten Signalgenerator (2), der ein Referenzsignal mit einer Hilfsträgerfrequenz oder einer Frequenz liefert, die ein ganzzahliges Vielfaches der Hilfsträgerfrequenz ist,
einem ersten, als Frequenzteiler arbeitenden Zähler (9), der das Ausgangs-Referenzsignal des ersten Signalgenerators (2) erhält,
einem zweiten Signalgenerator (13), der ein zweites Referenzsignal liefert, wobei die Frequenz des zweiten Referenzsignals mit einem ersten Steuersignal steuerbar ist,
mit einem zweiten, als Frequenzteiler arbeitenden Zähler (10), der das Ausgangs-Referenzsignal des zweiten Signalgenerators (13) erhält,
und mit einem Phasendetektor (11), der eine Phasendifferenz zwischen den Ausgangs-Referenzsignalen des ersten (9) und des zweiten (10) Zählers abtastet und das Steuersignal für den zweiten Signalgenerator (13) liefert,
und mit einer Signalverarbeitungsschaltung (15-28), die den Ausgang des zweiten Signalgenerators (13) erhält und ein Synchronisationssignal liefert,
dadurch gekennzeichnet, daß der erste Zähler (9) und der zweite Zähler (10) im Teilverhältnis steuerbare Zähler sind, wobei bei Anliegen eines zweiten Steuersignals vom ersten Pegel das Teilverhältnis des ersten Zählers (9) 1 : 161 und das Teilverhältnis des zweiten Zählers 1 : 184 beträgt, und bei Anliegen eines zweiten Steuersignals vom zweiten Pegel das Teilverhältnis des ersten Zählers 1 : 162 und das Teilverhältnis des zweiten Zählers 1 : 161 beträgt.

2. Synchronisationssignalgenerator nach Anspruch 1, dadurch gekennzeichnet, daß das Ausgangssignal des zweiten Signalgenerators (13) über ein als 1 : 2-Teiler arbeitendes Flip-Flop einem dritten, im Teilerverhältnis steuerbaren Zähler (16) zugeführt wird, dessen Teilverhältnis 1 : 130 beträgt, wenn das zweite Steuersignal mit erstem Pegel anliegt, und 1 : 141 beträgt, wenn das zweite Steuersignal mit dem zweiten Pegel anliegt.

3. Synchronisationssignalgenerator nach Anspruch 1 oder 2, dadurch gekennzeichnet,
daß das Ausgangssignal des ersten Signalgenerators (2) über einen ersten Binärzähler (3), einem zweiten Binärzähler (4) und einem dritten Binärzähler (5) zugeführt wird,
daß mit dem zweiten Binärzähler (4) ein erstes Hilfsträgersignal (l₄) und mit dem dritten Binärzähler (5) ein zweites Hilfsträgersignal (l₈) erzeugt wird,
daß das erste Hilfsträgersignal (l₄) einer ersten Verzögerungsschaltung (7) und das zweite Hilfsträgersignal (l₈) einer zweiten Verzögerungsschaltung (8) zugeführt werden, wobei die Verzögerungsschaltungen (7, 8) mit dem Referenzsignal des ersten Signalgenerators (2) gesteuert werden, wodurch erste und zweite phasenkompensierte Hilfsträgersignale erhalten werden.

4. Synchronisationssignalgenerator nach Anspruch 3, dadurch gekennzeichnet, daß der dritte Binärzähler (5) dritte Hilfsträgersignale (l₅, l₆) erzeugt, die einem Gatter (6) zugeführt werden, das in Abhängigkeit von einem Torsignal (l₇) eines der dritten Hilfsträgersignale (l₅, l₆) auswählt und das ausgewählte Hilfsträgersignal als zweites Hilfsträgersignal (l₈) der ersten Verzögerungsschaltung (7) zuführt.

5. Synchronisationssignalgenerator nach Anspruch 4, dadurch gekennzeichnet, daß ein Flip-Flop (14) vorgesehen ist, dessen Zustand von einem Horizontalsynchronisationssignal der Signalverarbeitungsschaltung (15-28) invertiert wird, und daß die Gatterschaltung (6) von einem Ausgangssignal der Flip-Flop-Schaltung (14) gesteuert wird, wenn das zweite Steuersignal den zweiten Pegel annimmt.

6. Synchronisationssignalgenerator nach Anspruch 5, dadurch gekennzeichnet, daß das Flip-Flop (14) von einem extern zugeführten Horizontalsynchronisationssignal gesetzt oder rückgesetzt wird.

7. Synchronisationssignalgenerator nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Signalverarbeitungsschaltung (15-28) eine Teilbildbestim­ mungs-Flip-Flop-Schaltung (27) aufweist, die ein intern gebildetes Vertikal-Synchronisationssignal oder ein mit dem Verti­ kal-Synchronisationssignal synchrones Signal empfängt, wobei die Teilbildbestimmungs-Flip-Flop-Schaltung (27) von einem externen Synchronisationssignal zurückgesetzt wird.