DE2947764A1

DE2947764A1 - Speichereinheit

Info

Publication number: DE2947764A1
Application number: DE19792947764
Authority: DE
Inventors: Masao Suzuki
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-11-27
Filing date: 1979-11-27
Publication date: 1980-06-12
Also published as: US4267583A; JPS5589980A; JPS631676B2; DE2947764C2

Description

Die Erfindung bezieht sich auf eine Speichereinheit mit einer Vielzahl von Speicherzellen und mit einer Auswahlschaltung zur Ansteuerung einer der Speicherzellen und speziell auf eine integrierte Halbleiterspeichereinheit.

Im allgemeinen wird der Arbeitsbereich einer Halbleiterspeichereinheit mit einer Vielzahl von Speicherzellen dadurch gemessen, daß man die Grenze der Funktionsfähigkeit der Speichereinheit mißt, wenn sie unter extremen Eingabebedingungen und überhöhter Spannungsversorgung betrieben wird. Bei der letztlich entstandenen Tendenz zu großer Speicherkapazität einer Speichereinheit sind Schwankungen in der Leistungsfähigkeit der hergestellten Speicherzellen unvermeidbar. Deshalb wird der Arbeitsbereich der Speichereinheit speziell für Schwankungen der Umgebungs- oder Chiptemperatur eingeengt. Unglücklicherweise versagt

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der oben beschriebene Test des Arbeitsbereiches bei Raumtemperatur z. B. 25° C oft beim Entdecken defekter Speicherzellen mit dürftigem Arbeitsbereich. In der Praxis 1st es sehr schwierig, defekte Speicherzellen zu finden oder zu prüfen durch Änderung der Umgebungstemperatur. Deshalb ist es erwünscht, die defekten Speicherzellen bei Raumtemperatur zu finden.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichereinheit zu schaffen mit einem elektrischen Schaltkreis, der es möglich macht, defekte Speicherzellen mit Temperaturabhängigkeit bei Raumtemperatur ausfindig zu machen.

Die Erfindung beruht auf der Entdeckung, daß solch eine defekte Speicherzelle bei Raumtemperatur einen ungenügenden Arbeitsbereich im Haltezustand hat, und daß in solch eine Zelle leicht Daten geschrieben werden können, wenn die Schreibspannung ein wenig von der normalen verschoben ist.

Erfindungsgemäß enthält eine Speichereinheit der oben genannten Art deshalb eine Schreibeinheit in einer ersten Betriebsart, um Daten in die ausgewählte Speicherzelle zu schreiben, und eine weitere Schreibeinheit, die in einer zweiten Betriebsart arbeitet, !0 um mindestens eine Speicherzelle nicht zu beschreiben, wenn diese Zelle normal ist, und Daten in sie zu schreiben, wenn sie unnormal 1st.

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Ebenso kann eine erfindungsgemäße Speichereinheit der oben genannten Art eine Schreibeinheit besitzen, die in normaler Betriebsart arbeitet, um Daten in eine ausgewählte Speicherzelle zu schreiben, und die in einer Pseudo-Schreib-Betriebsart arbeitet als Testbetriebsart, um nicht in die Speicherzelle zu schreiben, wenn sie abnormal ist.

Entsprechend einer anderen Ausführungsform der Erfindung enthält die Speichereinheit eine Vielzahl von Speicherzellen, die jeweils am Schnittpunkt von Reihen und Spalten angeordnet sind, einen Schaltkreis zur Auswahl der Zeilen, einen Schaltkreis zur Auswahl der Spalten und eine Schreibeinheit, die in normaler Betriebsweise arbeitet, um Daten in eine ausgewählte Speicherzelle zu schreiben und die in einer Testbetriebsweise arbeitet, in der die Signale zur Spannungsversorgung der Zeilenleitung im Zeilenauswahlschaltkreis im wesentlichen das gleiche Niveau haben und in dem die Pseudo-Schrelboperation so durchgeführt wird, daß, wenn die Speicherzellen an der ausgewählten Spaltenleitung normal sind, die Daten, die schon in die Speicherzellen der ausgewählten Spalte geschrieben sind, nicht geändert werden, während, wenn sich unter diesen Speicherzellen eine oder mehrere defekte Speicherzellen befinden, die schon in die Speicherzellen geschriebenen Daten geändert werden.

In einer weiteren erfindungsgemäßen AusfUhrungsform enthalten die Speicherzellen eine Flip-Flop-Anordnung aus kreuzgekoppelten bipolaren Transistoren und ein Paar von Aufladeelementen,in der

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die Spannung Über das Aufladeelement des nun angeschalteten Transistors bestimmt, ob die Speicherzelle normal oder abnormal ist.

Erfindungsgemäß enthält die Speichereinheit eine erste Schreibeinheit, die in normaler Schreibbetriebsart arbeitet, und eine zweite Schreibeinheit, die in einer Pseudo-Schreib-Betriebsart arbeitet, um ein Pseudo-Schreibsignal zu liefern, das geringer ist als der Schwellenwert, an dem der Zustand einer normalen Speicherzelle geändert oder invertiert wird. In solch einer Pseudo-Schreib-Betriebsart bleibt der Zustand der Speicherzelle ungeändert, aber wenn die getestete Speicherzelle abnormal ist, wird ihr Zustand geändert. Nach dem Pseude-Schreibbetrieb kann durch Auslese des Zustandes der Speicherzellen geprüft werden, ob die Speicherzelle normal oder abnormal ist.

Erfindungsgemäß ist bei einer Speichereinheit der oben genannten Art eine erste Schreibeinheit vorgesehen, die in normaler Schreibbetriebsweise arbeitet, und eine zweite Schreibeinheit, die in einer Pseudo-Schreibbetriebsart arbeitet, um die zu testende Speicherzelle mit einem Signal zu versorgen, das kleiner ist als der Schwellenwert, bei dem sich der Zustand einer normalen Speicherzelle invertiert.

Erfindungsgemäß kann die Speichereinheit auch mit einer ersten Schreibeinheit versehen sein, die die ausgewählte Speicherzelle mit einem Schreibsignal von normalem logischen Niveau versorgt, und eine zweite Schreibeinheit, die mindestens die ausgewählte

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Speicherzelle mit einem Schreibsignal versorgt, das ein niedrigeres logisches Niveau als das normale Schreibsignal hat. Ferner ist erfindungsgemäß eine Methode zum Prüfen einer Speichereinheit mit einer Vielzahl von Speicherzellen, dadurch gekennzeichnet, daß sie aus folgenden Schritten besteht:

Schreiben eines logischen Wertes in eine zutestende Speicherzelle durch Anlegen eines Schreibsignals mit normalem logischem Niveau an diese Zelle; Anlegen eines Peeudo-Schreibsignals, das ein logisches Niveau hat, das geringer als der Schwellenwert ist, bei dem der Speicherinhalt einer normalen Speicherzelle geändert wird, an die zu testende Speicherzelle;

Auslese des Speicherinhalts der zu testenden Speicherzelle; Prüfung, ob sich der Speicherinhalt, der durch den Schreibschritt in die zu testende Zelle geschrieben wurde, durch den Pseudo-Schreibschritt geändert hat; dadurch Lokalisierung abnormaler Speicherzellen.

Im folgenden wird die Erfindung anhand von AusfUhrungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer herkömmlichen Speichereinheit}

Fig. 2 ein Blockdiagramm einer erfindungsgemäßen AusfUhrungsform einer Speichereinheit;

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Fig. 3 die Wellenform zur Beschreibung der Arbeitsweise der Speichereinheit von Flg. 2, wobei Fig. 3a die Arbeitsweise der normalen Schreib- und Leseoperation und Fig. 3 b die Wellenform der Arbeitsweise des Testbetriebes (Pseudo-Schreibbetriebes) der Erfindung zeigt;

Fig. 4 ein Schaltkreisdiagramm einer erfindungsgemäßen AusfUhrungsform zur Erzeugung der Steuersignale W'_c1 und W'_cq»

Flg. 5 ein Schaltkreisdiagramm einer anderen AusfUhrungsform der erfindungsgemäßen Speichereinheit; und

Fig. 6 ein Schaltkreisdiagramm einer weiteren Ausführungsform der erfindungsgemäßen Speichereinheit.

In Fig. 1 wird eine herkömmliche Speichereinheit mit bipolaren Transistoren beschrieben. Zur Erklärung wird aus EinfachheitsgrUnden ein Speicherfeld von 2 Zellen χ 2 Spalten benutzt. Von diesen Speicherzellen C₁₁, C₁₂, C₂₁ und C₂₂ weist als Beispiel die Speicherzelle C-j .j zwei Lastwiderstände Rq und R₁ und zwei Multiemitter-Transistoren Q₀₁ und Q_Q2 auf. Diese Transistoren Qq₁ und Q_Q2 sind kreuzgekoppelt in der Weise, daß die Basis des einen Transistors mit dem Kollektor des anderen verbunden, während der Kollektor des ersteren mit der Basis des anderen verbunden ist. In der Speicherzelle C₁₁ sind die Emitter E₂ bzw. E, dieser Transistoren mit Bitlinien Dq bzw. D₁ verbunden und die Emitter Eq und E₁ gemeinsam mit einer Leitung W₁, die sie mit der Stromquelle IH₁ verbindet. Die

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übrigen Speicherzellen C₁₂, C₂₁ und C₂₂ haben Jede den gleichen Aufbau wie die Speicherzelle C₁₁. Deshalb wird für die übrigen keine Erklärung gegeben.

Eine Reihenauswahlschaltung 1 enthält einen Transistor O-j-p dessen Emitter mit der Reihenleitung W₁,auch Wortleitung genannt, und dessen Basis mit der Anschlußklemme W^ verbunden ist, einen Transistor Q-j2» dessen Emitter mit der Reihenleitung W₂ und dessen Basis mit der Anschlußklemme Wm₂ verbunden ist, und ein Paar von Stromquellen IH₁ und IH₂. Die Reihenauswahlschaltung 1 in diesem Aufbau versorgt wahlweise die Reihenleitungen W₁ oder W₂ mit Spannung.

Eine Spaltenauswahlschaltung 2 enthält die Transistoren Q₂₁ bzw. Q₂₂, deren Emitter mit den Bitleitungen D_Q bzw. D₁ verbunden sind, und deren Basis gemeinsam an der Anschlußklemme D₁ liegt, und Transistoren Q₂, bzw. Q₂/,_t deren Emitter mit den Bitleitungen D₂ bzw. D-, verbunden sind, und deren Basis an der Anschlußklemme D₈₂ liegt.

Eine Lese-Schreibsteuerschaltung 3 enthält den Transistor Q,.., dessen Emitter mit der Bitleitung D_Q verbunden ist, die mit dem Transistor Q_Q1 der Speicherzelle C₁₁ zusammenwirkt, dessen Emitter auch damit verbunden ist, um einen Schaltkreis mit Stromschalteigenschaften zu bilden. In gleicher Welse sind die Transistoren Q,₂, Q,, und Q,^ mit ihrem Emitter mit den Bitleitungen D₁, D₂ und D, verbunden, die mit den Transistoren, deren Emitter auch

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mit den Bitleitungen D₁, D₂ und D, verbunden sind, zusammenarbeiten, um einen gleichen Schaltkreis zur Stromschaltung zu bilden. Die Schreib- bzw. Leseoperation in bzw. aus der Speicherzelle wird mit Hilfe einer Stromschaltlogik durchgeführt, durch Benutzung von Steuersignalen W_cQ und W_q1. Zu dieser Zeit ist eine Spannungsquelle mit hohem Potential an die Klemmen a und b, die mit dem Eingang eines Operationsverstärkers k verbunden sind, gelegt.

Z. B. wird beim Schreiben einer "0" in die Speicherzelle C₁₁ ein Signal mit hohem Niveau an die Reihenauswahlklemme W^₁ und ein Signal mit niedrigem Niveau an die Spaltenauswahlklemme D_fl1 angelegt. An die verbleibenden Eingangsklemmen W^₂ und D₈₂ werden gleichzeitig Signale angelegt mit einem "Nicht-Auswahl"-Niveau. Auf diese Weise werden die Signale mit niedrigem bzw. hohem Pegel an die Auswahlleitungen D_e1 und Wm₁ angelegt, um die Speicherzelle C₁₁ auszuwählen. Dann wird an die Schreibklemme W₁ ein Signal mit niedrigem Niveau angelegt und an die Schreibklemme W- ein Signal mit hohem oder mittelhohem Niveau, um dadurch einen Strom durch den Emitter E, fließen zu lassen.

Für die Leseoperation werden die Reihen- und Spaltenleitungen auf die gleiche Weise ausgewählt wie bei der oben beschriebenen Schreiboperation_v Es wird aber an die Eingangsklemmen W ₁ und W _Q ein Signal mit mittelhohem Niveau angelegt. Wenn eine Speicherzelle nicht ausgewählt ist, fließt ein Haltestrom I„ für die einzelne Zelle durch den Lastwiderstand R_Q oder R₁ des leitenden Transistors. Wenn die Speicherzelle angesteuert ist, fließen der Haltestrom I^ und ein Bitstrom I_D0 (oder Ι_β1 ) durch den Lastwiderstand. So wird

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die Speicherzelle, wenn sie nicht angesteuert 1st, nur durch die Haltespannung V_H = R_Q χ I_H (oder R₁ χ I_H) gehalten. Um ein irrtümliches Schreiben in die Speicherzelle Cp₁ zu vermeiden, wenn die Schreiboperation in die Speicherzelle C₁₁ vorgenommen wird, muß das nfcdrige Niveau an der Schreibklemme W_cQ (W_c1) viel höher sein, als das Niveau, welches um die Haltespannung Vj, kleiner ist als das niedrige Niveau der Reihenauswahlklemme Wm₁ (Wm₂). Und es muß im wesentlichen gleich dem normalen niedrigen Niveau an der Reihenauswahlklemme Wm₁ (Wm₂) sein.

Das Problem ist, daß Speicherzellen mit einer abnorm niedrigen Haltespannung sich unter den Speicherzellen befinden, die das Speicherfeld bilden. Solche Speicherzellen arbeiten bei Raumtemperatur oft normal, obwohl sie bei Betrieb in einem großen Temperaturbereich abnormal arbeiten. Aus diesem Grunde gab es nie eine Methode, solche defekten Zellen bei Raumtemperatur effektiv zu lokalisieren.

Der Erfinder hat entdeckt, daß Speicherzellen, die bei Raumtemperatur normal arbeiten, ihren Zustand bei 0° C irrtümlich invertieren. Das liegt an der Tatsache, daß mindestens einer der Transistoren, die solch eine Speicherzelle bilden, eine Basisemitterspannung Vjj_E hat, die um einen absoluten Betrag von etwa 20 mV größer ist als die einer normalen Zelle. Das irrtümliche invertieren des Zellenzustandes tritt speziell dann auf, wenn der Transistor mit der höheren Spannung Vgg leitend ist. Dies soll ge nau untersucht werden, für den Fall, daß M (eine

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positive ganze Zahl) Speicherzellen mit der Wortleitung (W) verbunden sind, und daß in einer dieser Speicherzellen einer der Transistoren eine große Basisemitterspannung V_ßE hat. Wenn alle N Speicherzellen normal arbeiten, wird jede Zelle durch den HaI-testrom I^o^/H gehalten, der 1/M des gesamten Strome Iu_oi_d der Stromquelle (IH₁) ist. Zu diesem Zeitpunkt ist die Haltespannung V_H Jeder Speicherzelle ungefähr V_H = R χ ¹J₁₀Id^ ^^{R ist der Wert} des Lastwiderstandes jeder Speicherzelle). Wenn die Spannung Vgg des Transistors einer dieser Speicherzellen groß ist, ist die Haltespannung dieser Speicherzelle um die Spannung reduziert, um die die Spannung Vgg größer ist als die normale. Die Haltespannung der verbleibenden M-1 Speicherzellen bleibt ungeändert.

Als Folge wird, wenn die Speicherzelle mit der reduzierten Haltespannung einer Leseoperation bei Raumtemperatur unterzogen wird, der Inhalt der Speicherzelle invertiert oder es werden Oaten irrttlmlich in sie geladen, obwohl sie nicht angesteuert ist.

In den Fig. 2, 3a und 3b wird eine Ausführungsform der erfindungsgemäßen Speichereinheit beschrieben. Die erfindungsgemäße Halbleiterspeichereinheit benutzt einen Pseudo-Schreib-Steuer schaltkreis 5, der in Übereinstimmung mit dem Niveau eines Signale an der Steuerklemme TC ein Schreibsignal Wq und W'_c1 produziert. Das Schreibsignal W_q0 und W'_c1 wird an die Basis der Transistoren Q^₁ und Q,₂ angelegt. Wenn speziell das Signal an der Anschlußklemme T ein logisches "1" (hohes Niveau) ist, produziert der Steuer- schaltkreis 5 die Signale W'_c(), W«_c1 mit den Niveaus für Pseudo-

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Schreibbetrieb, der später beschrieben wird. Wenn das Signal an der Klemme T ein logisches "0" (niedriges Niveau) ist, produziert der Steuerschaltkreis 5 die Signale W'_c0 und W^! _c1 mit einem Niveau für normalen Schreibbetrieb wie in Fig. 1.

In Fig. 3a wird der normale Schreibbetrieb beschrieben. Im normalen Schreibbetrieb ist das Signal an der Klemme T, ein logisches "0". Während der Lesezeit T_R1 liegen die Steuersignale W¹ Q und W¹ ₁ auf mittlerem Niveau. Zu diesem Zeitpunkt ist der Transistor Qq₂ nichtleitend und das Potential C_Q2 an seinem

Kollektor liegt auf hohem Niveau, während der Transistor Q_Q1

leitend ist mit einem niedrigen Potential Cq₁ an seinem Kollektor. Während der Schreibzeit T_w1 liegt dann das Steuersignal W'_c0 auf hohem Niveau und das Signal W¹ * auf niedrigem. Entsprechend ist das Basispotential (W· q) des Transistors Q^₁ hoch, um da durch den Transistor Q ₁ anzuschalten und den Transistor Q_Q1 aus zuschalten. Zur gleichen Zeit wird der Transistor Q,₂ ausgeschaltet, da das Signal W¹ -j niedrig ist, während der Transistor Qq₂ angeschaltet wird. Als Folge wird der Zustand der Speicherzelle C₁₁ umgekehrt und der umgekehrte Zustand wird während der drauf folgenden Leseperiode T_R2 aufrecht erhalten.

Der erfindungswesentliche Pseudo-Schreibbetrieb wird in Fig. 3b beschrieben. Angenommen der Transistor Q_Q1 der angesteuerten Speicherzelle sei angeschaltet, während der Transistor Q_Q2 ausgeschaltet ist. Während der folgenden Pseudo-Schreibzeit T'_w liegt das Steuersignal W'_c0 auf hohem Niveau. Entsprechend ist das Basis-

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potential des Transistors Q,^ höher als das Kollektorpotential

C₀₂ des Transistors Q₀₂- ^{In d}i^es^em Falle habe der Transistor Qq₂ die abnormal große Basisemitterspannung V_ßE. solch ein großes V_ßE reduziert die Potentialdifferenz zwischen C_Q1 und Cq₂» d. h. die Haitespannung. Als Folge ist der Transistor CU₁ eingeschaltet, während der Transistor Q_Q1 ausgeschaltet wird. Zu diesem Zeitpunkt ist, wenn das Niveau des Steuersignals W¹ * so bestimmt ist, daß Daten in eine Speicherzelle mit normaler Haltespannung nicht geschrieben werden, aber in eine Speicherzelle· Ie mityieiner sehr kleinen Haltespannung, d. h. wenn das Potential des Steuersignals W ^ so ausgewählt ist, daß es ungefähr gleich der abnormalen Haltespannung der defekten Speicherzelle ist, der Transistor Q_Q2 leitend, um ein inverses Schreiben in die Speicherzelle zu erlauben, wenn die Speicherzelle eine Haltespannung hat, die kleiner ist als das abnormale Haltepotential, wie durch die Kollektorspannung C'_o1 angezeigt ist.

Andererseits wird, wenn die Speicherzelle eine normale Halte

spannung hat, der Transistor Q_ns, nicht leitend gehalten, und der

■nlchtr Inhalt der Speicherzelle wird'invertiert, wie durch das normale

Kollektorpotential C_Q1 angedeutet ist.

Wie oben beschrieben,sind beim Test der Speichereinheit die Niveaus der Signale W'_c1 und W'_c0 wählbar zwischen dem normalen Niveau (Fig. 3a) und dem oben erwähnten Testniveau in Abhängigkeit von dem externen Signal an der Klemme TC. Bei normalem Niveau »5 wird das gleiche logische "1" oder ^M0" in alle Speicherzellen der Speichereinheit geladen. Dann werden die Niveaus W ^ und

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W ρ auf das Testniveau umgeschaltet und es wird ein Inhalt, der das inverse des durch das normale Niveau geladenen Inhaltes ist, im Pseudo-Schreibbetrieb (Fig . 3b) in die Speicherzellen geschrieben. Danach werden die Inhalte aller Speicherzellen durch den normalen Pegel der Signale W ^ und W _Q ausgelesen. Die Inhalte der Speicherzellen einer Speichereinheit mit Speicherzellen, die eine normale Haltespannung haben, sind in diesem Falle nicht geändert. In einer Speichereinheit mit defekten Speicherzellen mit abnormaler Haltespannung sind die Inhalte, die aus den defekten Speicherzellen ausgelesen werden, invertiert. In Abhängigkeit vom Testergebnis können Speichereinheiten mit defekten Speicherzellen entdeckt und dadurch ausgesiebt werden.

Um den Test der Speichereinheit effektiver durchführen zu können, muß das Niveau der Signale W ~ (W' ^), das zur Testzeit hoch ist, höher gesetzt werden als das hohe Niveau (zur Zeit der Auswahl) des Signals an der Klemme Vi_T1 (Wm₂)* so daß der Strom I_D nicht in den leitenden Transistor der Speicherzelle "^eleitet wird. Wenn der Strom Ip in die Zelle abgeleitet wird, taucht ein großer Spannungsabfall über dem Kollektorwiderstand des leitenden Transistors auf. Dieser Haltespannungsabfall verhindert das Pseudo-Schreiben in die defekte Zelle.

In Fig. k ist eine AusfUhrungsform eines Schaltkreises zur Produktion der Steuersignale W'_c1 und W'_c2 im Pseudo-Schreibbetrieb gezeigt. Wie gezeigt, ist ein Transistor Q^ und der Emitterwiderstand R^ zwischen Masse und einer Spannungsquelle V„_E eingefügt,

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um einen Emitterfolger-Schaltkreis zu bilden. Ein Pegelgeber 10 ist vorgesehen, um ein Signal von wahlweise zwei Werten an die Basis des Transistors Q. zu liefern. Im Pegelgeber 10 sind die Widerstände R_ß und Rp in Reihe zwischen Masse und der Spannungsquelle - V_ßE geschaltet und der Widerstand R_ß liegt parallel zum Transistor Q_ß. Die Basis des Transistors Q_ß wird durch den Widerstand R_D vorgespannt und ist mit der Ausgangsklemme TC verbunden. In dieser Schaltung wird der Transistor Q. durch das Emitterpotential des Transistors Qg, welches in Abhängigkeit von Leitfähigkelt oder Nichtleitfähigkeit des Transistors Q_ß sich ändert, gesteuert. Im normalen Schreibbetrieb liegt z. B. die Steuerklemme TC frei oder auf - V_ßE oder "0" Niveau, um den Transistor Q_ß anzuschalten. Zu diesem Zeitpunkt liegt an der Basis des Transistors Q. die Spannung, die durch das Widerstandsverhältnis der Transistoren R_ß und R_c bestimmt ist. Die Leitfähigkeit des Transistors Q-

zu diesem Zeitpunkt ist klein, so daß das Niveau des Signals W'_c1 ungefähr - V_ßF ist. Im Pseudo-Schreibbetrieb wird der Transistor Qg durch Erden der Anschlußklemme TC geschaltet. Als Folge steigt das Basispotential des Transistors Q. und der Widerstand des Transistors Q_A wird klein. Deshalb wird das Niveau des Signals W₁ in Abhängigkeit vom Widerstand R. kleiner als - Vgp.

Auf diese Weise wird das Niveau des Steuersignals W^ gesteuert. Dies wird in gleicher Weise auf das Steuersignal W _ angewendet. Es ist klar, daß das Hilfsmittel zur Erzeugung der Steuersignale W'_c1 und W'_cQ nicht auf den Schaltkreis 10 von Fig. 4 begrenzt ist. Zur Steuerung des Testniveaus kann ein zu-

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sätzliches Testdämpfungsglied an der Klemme TC vorgesehen werden oder es kann ein zusätzlicher dritter Niveauwert produziert werden an einer Anschlußklemme, die im Pseudo-Schreibbetrieb nicht benutzt wird oder an einer Chipauswahl der Anschlußklemme mit Festpegelsignal, einer Ausgangsklemme oder ähnlichem.

Deswegen können defekte Speicherzellen mit abnormaler Haltespannung wirksam entdeckt werden, auch wenn die Speichereinheit im Herstellungsstadium eines Mikroplättchens ist oder in die Verpackung gepackt ist.

In Fig. 5 wird eine andere AusfUhrungsform der erfindungsgemäßen Halbleiterspeichereinheit beschrieben. In dieser AusfUhrungsform wird die Ausleseklemme OUT gleichzeitig als Steuerklemme Tc benutzt. Eine an die Ausgangsklemme OUT angelegte Spannung, die größer als die Durchbruchsspannung einer Zenerdiode ZD ist, schaltet einen Transistor Qg-j als Stromquelle ein, so daß ein Stromschalterschaltkreis mit den Transistoren Qcq und Qg₀ in Arbeitezustand versetzt wird. Die Kollektoren der Transistoren Q₁-Q und Qg₀ sind jeweils mit den Emittern der Transistoren Qr. und Qcg als Ausgangsteil des Dateneingabeschaltkreises 20 gekoppelt. Von den Emittern der Transistoren 0« und Q^g werden die Steuersignale W _Q und W'_c1 abgeleitet. Eine Kombination von drei Transistoren Q,-a mit Widerstand R^, Q^ mit Widerstand R« und Q₅₈ mit Widerstand Reg arbeitet als Konstantstromquelle. Die Basis der Transistoren ^Q5V ^Q57 ^{und Q}58 ^w*^{rd mit einer} konstanten Spannung von einer Reihenschaltung aus dem Widerstand Rg₂ und den Dioden De und Dg

Tr»*B<.«t>>r Q₆₂ uixd tfiderstände R_ß0 und Rg₁ bilden einen

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Stabilisierungsschaltkreis zum Festhalten der konstanten Spannung. Im Pseudo-Schreibbetrieb werden die oben genannten drei Konstantstromquellen durch Festhalten der konstanten Spannung auf niedrigem Niveau inaktiviert, da der Transistor Q^p leitfähig gemacht wird als Antwort auf das hohe Niveau an der Kathode der Diode ZD, während eine Konstantstroraquelle aus dem Transistor Qe*

und Widerstand R„ aktiviert wird als Antwort auf einen Pegel an der Verbindungsstelle zwischen dem Widerstand R,-« und der Diode D_. Hier ist der Konstantstromwert der Konstantstromquelle aus dem Transistor Q₁., und Widerstand R„ kleiner gesetzt als der der Konstantstromquelle aus dem Transistor Qj-. und Widerstand Rca· betrag des konstanten Stroms der Quelle aus Transistor Q,-, und Widerstand R„ kann in einem gewissen Bereich gesteuert werden durch die Steuerung der konstanten Spannung an der Verbindung zwlsehen Widerstand R₁-Q und Diode D, an der Klemme OUT. In der oben genannten Bauweise sind, wenn das Niveau an der Ausgangsklemme OUT unterhalb der Zusammenbruchsspannung der Zenerdiode ZD liegt, d.h. im normalen Schreibbetrieb, die Transistoren Qc*» Qg-j und Qgp ausgeschaltet und folglich wird ein Signal, das an der Eingangs- . klemme D. liegt, an die Basis der Transistoren Q-. ^ und Q,ρ als Signale W'_cQ und W'_c1 mit normalem Niveau (siehe Fig. 3a) weitergeleitet Über einen Stromschalt-Schaltkreis aus den Transistoren ^Q51» Q52 ^{und Q}53 ^{und den} Emitterfolgertransistoren Q₅₅ und Qcg· Im Pneudo-Schreibbetrieb hingegen wird an die Klemme OUT eine

!5 Spannung, die größer ist als die Durchbruchsspannung der Zenerdiode ZD, angelegt, um den Transistor Q^ anzuschalten, um den konstanten Spnnmmgs'?ert, der durch die Dioden Dc und Dg bestimmt

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ist, auf niedrigem Niveau festzuhalten, und folglich werden die Transistoren Q^, Q,-₇ und Q_Cq ausgeschaltet. Gleichzeitig wird der Transistor Qg₁ leitend gemacht, um die Transistoren Q_Cg und Qg₀ zu aktivieren. So werden Testniveaus, die als Signale W „ und W₁ geliefert werden, durch Verschieben der Emitterspannung der Transistoren Q₁-C und Q(-g durch die Transistoren Q_Cq und Qg₁ und durch Verschieben der Kollektorspannung der Transistoren Qc-j und Q,-p durch den Transistor Qc-, erzeugt.

In Fig. 6 wird eine weitere Ausführungsform der erfindungsgemäßen Speichereinheit beschrieben. Ein Dateneingangsschaltkreis 61 enthält eine logische Stromschaltung, die die Transistoren Qy₁ und Qy₂ und die Emitterfolgertransistoren Qy, und Qy. enthält, von deren Emittern die Schreibsteuersignale W _Q und W- abgeleitet werden. Zwischen dem Emitter der Transistoren Qy, und Qy^ und der Steuerklemme Tc sind Schaltkreise zum Niveauverschieben angeordnet, die aus den Transistoren Q₇₁- und Widerstand Rg₁ und Rg₂ bzw. den Transistoren Q₇C und Widerständen R₀, und Rg. bestehen. Die Dioden DS₁ und DSp sind zwischen den Wortleitungen W₁ und W₂ und der Anschlußklemme TC angeordnet. In dieser AusfUhrungsform versetzt ein hohes Niveau an der Klemme TC die Speichereinheit in die Pseudo-Schreibbetriebsart, in der alle Wortleitungen durch die Dioden DS₁ und DS₂ auf ein Auswahlniveau gesetzt werden und das Niveau W _Q und W₁, besonders das niedrigere von diesen, wird durch die Schaltung 60 verschoben, wie in Fig. 3b gezeigt ist. In dieser AusfUhrungsform werden alle Speicherzellen dem Testmodus gleichzeitig ausgesetzt.

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Claims

Patentansprüche

r1 .) Speichereinheit mit einer Vielzahl von Speicherzellen und mit Auswahlschaltung zur Ansteuerung einer der Speicherzellen, dadurch gekennzeichnet, daß sie eine erste Schreibeinheit (3), die im normalen Schreibbetrieb arbeitet, und eine zweite Schreibeinheit (5), die in einem Pseudo-Schreibbetrieb arbeitet, enthält, um die zu testende Speicherzelle (C₁₁) mit einem Signal (W'_c1) zu versorgen, das kleiner als der Schwellenwert (C_Q1) ist, bei dem der Speicherinhalt einer normalen Speicherzelle geändert wird.
2. Speichereinheit nach Anspruch 1, dadurch

gekenn

zeichnet

daß sie ferner eine Schaltung zum Testen, ob

der Speicherinhalt der Speicherzelle, die mit dem Pseudo-Schreib· signal (W'_c1) versorgt wurde, sich geändert hat oder nicht, enthält.

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3. Speichereinheit nach Anspruch 2, dadurch gekennzeichnet , daß sie einen Signalanschluß (TC) zur Betriebsartwahl aufweist, der eine der Betriebsarten, nämlich normalen Schreibbetrieb oder Pseudo-Schreibbetrieb auswählt.
U. Speichereinheit mit einer Vielzahl von Speicherzellen und mit Auswahlschaltung zur Ansteuerung einer der Speicherzellen, dadurch gekennzeichnet, daß sie eine erste Schreibeinheit (3), die die ausgewählte Speicherzelle mit einem Schreibsignal von normalem logischen Niveau versorgt, und eine zweite Schreibeinheit (5) aufweist, die mindestens die ausgewählte Speicherzelle mit einem Schreibsignal versorgt, das ein niedrigeres logisches Niveau als das normale Schreibsignal hat·
5. Speichereinheit nach Anspruch 1 oder h, dadurch gekennzeichnet, daß jede ihrer Speicherzellen zwei Multiemittertransistoren (Q₀I» ^02^ enthält, deren Basis und Kollektor kreuzgekoppelt sind.
6. Speichereinheit mit einer Vielzahl von Speicherzellen und mit Auswahlschaltung zur Ansteuerung einer der Speicherzellen, dadurch gekennzeichnet , daß sie eine erste Schreibeinheit (3) aufweist, die in normalem Schreibbetrieb die ausgewählte Speicherzelle mit einem direkten und einem komplementären Schreibsignal von normalem logischen Niveau versorgt, und eine zweite Schreibeinheit (5) aufweist, die im Pseudo-Schreibbetrieb mindestens die ausgewählte Speicherzelle mit einem direkten und einem komplementären Pseudo-Schreibsignal versorgt und daß die Niveaudifferenz zwischen

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dem direkten und dem komplementären Pseudo-Schreibsignal geringer ist als die Niveaudifferenz zwischen dem direkten und dem komplementären normalem Schreibsignal.
7. Speichereinheit nach Anspruch 6, dadurch gekennzeichnet, daß sie ferner eine Schaltung zum Testen,ob der Speicherinhalt der Speicherzelle, die mit dem direkten und dem komplementären Pseudo-Schreibsignal versorgt wurde, sich geändert hat oder nicht.
8. Speichereinheit mit einer Vielzahl von Speicherzellen mit Auswahlschaltung zur Ansteuerung einer der Speicherzellen, dadurch gekennzeichnet , daß sie eine Schreibeinheit (3) in einer ersten Betriebsart aufweist, umDatenin die ausgewählte Speicherzelle zu schreiben, und eine weitere Schreibeinheit (5) aufweist, die in einer zweiten Betriebsart arbeitet, um mindestens eine Speicherzelle nicht zu beschreiben, wenn diese Zelle normal iet, und Daten in sie zu schreiben, wenn sie u.. ormal ist.
9. Verfahren zum Prüfen einer Speichereinheit mit einer Vielzahl von Speicherzellen, dadurch gekennzeichnet, daß es aus folgenden Schritten besteht: Schreiben eines logischen Wertes in eine zu testende Speicherzelle durch Anlegen eines Schreibsignals\mit normalem logischem Niveau an diese Zelle;

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Anlegen eines Pseudo-Schreibsignals, das ein logisches Niveau hat,

das geringer als der Schwellenwert ist, bei dem der Speicherinhalt einer normalen Speicherzelle geändert wird, an diese zu testende

Speicherzelle;

Auslese des Speicherinhalts der zu testenden Speicherzelle;

Prüfung, ob sich der Speicherinhalt, der durch den Schreibschritt

in die zu testende Zelle geschrieben wurde, durch den Pseudo-

Schreibschritt geändert hat;

dadurch Lokalisierung abnormaler Speicherzellen.
10. Speichereinheit nach Anspruch 6, dadurch g e k e η η -

Paarenj zeichnet , daß sie ferner eine Vielzahl von ' von direkten (D_Q, D₂) und komplementären (D₁, D,) Bitleitungen, eine Vielzahl von Wortleitungen (W₁, W₂), die die Bitleitungen kreuzen und eine Vielzahl von Stromquellen(lp₀, IjJ₁, Irj₂ und 1^,), die mit den Bitleitungen verbunden sind, enthält.
11. Speichereinheit nach Anspruch 10, dadurch gekennzeichnet, daß Jede der Speicherzellen zwei Multiemittertransistoren (Q₀₁, Q_Q2) enthält, deren Basis und Kollektor kreuzgekoppelt sind, wobei Jeweils der erste Emitter (E₂ bzw. E,) der zwei Multiemittertransistoren mit der direkten (D_Q) bzw. der komplementären (D₁) Bitleitung verbunden ist.
12. Speichereinheit nach Anspruch 11, dadurch gekennzeichnet, daß sie zusätzlich eine Vielzahl von Transistoren (Q^₁, Q33) enthält, deren Emitter Jeweils an die direkten Bitleitungen(D_Q, D₂) angeschlossen sind, und eine Vielzahl von Transistoren

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V-4OO

OOPV

(Q,₂, Q^4^' ^deren Emitter Jeweils an die komplementären Bitleitungen (D₁, D,) angeschlossen sind, wobei diese Transistoren mit den Multiemittertransistoren einen Schaltkreis mit Stromschaltfunktion (current switch circuit) bilden.
13. Speichereinheit nach Anspruch 12, dadurch gekennzeichnet , daß entweder das direkte und das komplementäre Schreibsignal oder das direkte und das komplementäre Pseudo-Schreibsignal an die Basis der Transistoren (Q^₁, Q*2' ^Ö33' ^Q3^ angelegt wird.
14. Speichereinheit nach Anspruch 12, dadurch gekennzeichnet, daß sie zusätzlich eine Steuerklemme (TC) enthält fUr ein Steuersignal zum Schalten auf entweder normalen oder Pseudo-Schreibbetrieb.
15. Speichereinheit nach Anspruch 14, dadurch gekennzeichnet, daß die erste Schreibeinheit (3) einen Schaltkreis mit Stromschaltfunktion, der auf ein Einschaltsignal reagiert und ein direktes und ein komplementäres Signal produziert, einen ersten Emitterfolgerschaltkreis (Q_A, Q_ß), an dessen Eingang das Signal liegt und dessen Ausgng mit der Basis des Transistors (CU₁) verbunden ist, und einen zweiten Emitterfolgerschaltkreis, an dessen Eingang das komplementäre Signal liegt, und dessen Ausgang mit der Basis des Transistors (Q^₂) verbunden ist, und daß die zweite Schreibeinheit (5) eine erste Schaltung zur Spannungsverschiebung zwischen der Basis des Transistors (Q,..) und

Q 3 0 0 2 U I 0

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der Steuerklemme (TC) und eine zweite zwischen der Basis des Transistors (Q₅₂) und der Steuerklemme (TC) enthält.
16. Speichereinheit nach Anspruch 15» dadurch gekennzeichnet, daß sie zusätzlich eine Vielzahl von Dioden (DS^, DS₂) zwischen den Wortleitungen (W^, W₂) und der Steuerklemme (TC) enthält.
17. Speichereinheit nach Anspruch 15, dadurch gekennzeichnet, daß sie zusätzlich eine Ausgangsklemme und einen Differenzverstärker enthält, dessen Eingänge mit der Basis der Transistoren(Q_5i bzw. Q₅₂) verbunden sind.

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