DE2934737C2

DE2934737C2 -

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Publication number: DE2934737C2
Application number: DE2934737A
Authority: DE
Inventors: Kenji Yokohama Kanagawa Jp Nakano; Tadahiko Kanagawa Jp Nakamura
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1978-08-30
Filing date: 1979-08-28
Publication date: 1992-10-15
Also published as: JPS5532139A; FR2435079B1; IT7925395A0; ATA577079A; GB2029608B; AU5034379A; IT1214430B; NL7906454A; AU527593B2; DE2934737A1; CA1130421A; NL191218C; FR2435079A1; US4283671A; NL191218B; AT380986B; GB2029608A

Description

Die Erfindung betrifft eine Servo-Steuervorrichtung zum Steuern der Drehung eines Drehgliedes nach dem Oberbegriff des Anspruchs 1.

Eine derartige Servo-Steuervorrichtung ist aus der GB-PS 14 26 820 bekannt. Bei dieser bekannten Vorrichtung wird mittels eines Zählers ein Zeitintervall zwischen dem von der Winkelstellung abhängigen Signal und dem Bezugssignal detektiert und von der Steuereinrichtung das Antriebssystem entsprechend dem detektierten Zeitintervall gesteuert. Mittels einer Modulationseinrichtung mit einem zweiten Zähler, der den Zählwert aus dem einen Zähler empfängt, wird ein gepulstes moduliertes Trägersignal erzeugt, dessen Impulslagen in Abhängigkeit von dem Zählwert variieren. Überdies ist eine Einrichtung zum Steuern der Arbeitsphase des Systems in Abhängigkeit von dem modulierten Trägersignal vorgesehen.

Es sind analoge Servo-Steuerschaltungen zum Steuern bzw. Regeln der Drehzahl und/oder der Phase eines Motors vorgeschlagen, welche die Erzeugung eines Rampensignals beim Auftreffen eines vorgegebenen Ereignisses wie das Vorbeitreten eines Magnetpolstücks, das an dem Drehglied angebracht ist, dessen Drehzahl und/oder Phase gesteuert bzw. geregelt werden soll, vor einer stationären Fühler- oder Aufnehmerspule, um ein Fühlersignal zu erzeugen, triggern. Ein Bezugssignal, das nach dem Fühlersignal auftritt, wird zum Abtasten und Speichern des Wertes des Rampensignals verwendet, der bei dem Auftreten des Bezugssignals vorhanden ist. Da sich das Rampensignal mit bekannter Geschwindigkeit ändert, ist die Amplitude des Rampensignals zu irgendeiner gegebenen Zeit proportional der Zeit nach dessen Auslösung. Der abgetastete und gespeicherte Analogwert, der proportional der Zeit zwischen dem Fühlersignal und dem Bezugssignal ist, wird als Ansteuersignal bzw. Antriebssignal für einen Motor verwendet.

Solche analoge Vorrichtungen hängen von der Widerstands/ Kapazitäts-Zeitkonstante von Schaltungskomponenten ab, die zur Erzeugung des Rampensignals verwendet werden, und verwenden üblicherweise kapazitative Speicherelemente, um die Abtast- und Speicherfunktion zu erreichen. Aufgrund der Widerstands- und Kapazitätstoleranzen diskreter Widerstände und Kondensatoren ist eine Handeinstellung während der Herstellung und des Unterhalts solcher Vorrichtungen erforderlich, wodurch sich die Herstell- und Unterhaltskosten erhöhen. Darüber hinaus ändern sich die Servo-Charakteristiken von analogen Schaltungen, die Kondensatoren und Widerstände verwenden, leicht aufgrund des Temperaturkoeffizienten und der Alterung der Bauelemente. Weiter kann eine analoge Technik verwendendes System praktisch nicht als integrierte Schaltung ausgebildet werden. Selbst wenn eine maximale Integration erreicht wird, ist es noch notwendig, diskrete Widerstände und Kondensatoren extern bzw. außen anzuschließen, da insbesondere Kondensatoren mit der Herstellung integrierter Schaltungen nicht verträglich sind und da der erreichbare Bereich von Widerstandswerten nicht zulässig ist. Folglich werden die Herstellkosten erhöht und können die erwähnten Temperatur- und Alterungsänderungen nicht überwunden werden. Darüber hinaus macht die Notwendigkeit des Zusammenfügens beim Zusammenbau und beim Einstellen solcher diskreter externer angeschlossenen Teile den Entwurf integrierter Schaltungen mit solchen externen Bauelemente bedeutungslos. Darüber hinaus wird, wenn eine solche integrierte Schaltung mit diskreten Komponenten hergestellt werden soll, die Anzahl der Stifte zum Anschluß an und von dem Chip der integrierten Schaltung erhöht, wobei diese Erhöhung zusammen mit der Größe der diskreten Komponenten selbst in Widerspruch zu der gewünschten hohen Packungsdichte der Schaltung steht.

Bei digitalen Servosystemen zum Steuern der Drehung eines Drehgliedes, beispielsweise eines Elektromotors, kann aufgrund von Langzeitänderungen bei Elektromotoren, bei elektronischen Teilen und deren Temperaturkennlinien ein Restfehler in einem digitalen Servosystem auftreten, insbesondere im die Phasensteuerung betreffenden Teil. Obwohl theoretisch dieser Fehler dadurch aufs Äußerste verringert werden kann, daß der Servo-Schleifenverstärkungsfaktor zu unendlich gemacht wird, ist eine solche Lösung nicht praktisch anwendbar.

Es ist daher Aufgabe der Erfindung eine digitale Servo- Steuervorrichtung anzugeben, die insbesondere für die Herstellung als integrierte Schaltung geeignet ist und bei der insbesondere Restphasenfehler in automatischer Weise kompensierbar sind.

Diese Aufgabe wird mit einer Vorrichtung der Eingangs genannten Art mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmalen gelöst.

Gemäß einem Merkmal der Erfindung ist eine Servo-Steuervorrichtung zum Steuern der Drehung eines Drehgliedes geschaffen, die eine Einrichtung zum Antreiben des Drehgliedes, eine Einrichtung zum Erzeugen eines Winkellagessignals abhängig von der Winkellage bzw. -stellung des Drehgliedes, eine Einrichtung zum Erzeugen eines Bezugssignals abhängig von einer Soll-Winkelstellung des Drehgliedes, eine Einrichtung zum Sammeln (Addierzählen) einer Digitalzahl abhängig von einer Zeit zwischen dem Winkellagesignal und dem Bezugssignal, eine Einrichtung zum Steuern der Antriebseinrichtung abhängig von der Digitalzahl, wodurch eine Phasensteuerung des Drehgliedes erreichbar ist, und eine Einrichtung aufweist zum Ändern einer Zeitsteuerung bzw. eines Zeitpunktes von entweder dem Winkellagesignal oder dem Bezugssignal abhängig von der Digitalzahl, wodurch die Digitalzahl in Richtung auf einen vorgegebenen Wert änderbar ist.

Die Erfindung gibt also eine digitale Servo-Steuervorrichtung zum Steuern eines Antriebsmotors an, die Drehzahl- und Phasenfehlerzahlen sammelt bzw. addiert und ein impulsbreitenmoduliertes Signal abhängig davon erzeugt. Phasenfehler werden durch Zählen von Impulsen eines Taktsignals zwischen dem Eintreffen eines Lagesignals abhängig von der Drehstellung des Antriebsmotors und dem Eintreffen eines Bezugssignals gemessen. Eine automatische Restfehlerkompensationsschaltung steuert eine Verzögerung für das Lagesignal abhängig von dem Restphasenfehler, um diesen aufs Äußerste zu verringern.

Bevorzugte und vorteilhafte Ausgestaltungen der Erfindung gehen aus den Ansprüchen 2 bis 8 hervor.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen

Fig. 1 ein Blockschaltbild einer herkömmlichen Servo- Steuerschaltung,

Fig. 2A-2G Signalverläufe, auf die bei der Erläuterung des Betriebes der herkömmlichen Schaltung gemäß Fig. 1 bezuggenommen wird,

Fig. 3A-3G Signalverläufe, auf die bei der Erläuterung des Grundprinzips des Betriebs einer digitalen Servo- Steuerschaltung zur Drehzahlsteuerung bezuggenommen wird,

Fig. 4A-4B Signalverläufe, auf die bei der Erläuterung des Betriebs einer digitalen Servo-Steuerschaltung zur Phasensteuerung bezuggenommen wird,

Fig. 5 ein Blockschaltbild einer digitalen Servo-Steuervorrichtung einschließlich einer Drehzahlfehlererfassungsschaltung zur Verwendung mit einer automatischen Restfehlerkompensationsschaltung,

Fig. 6 ein Blockschaltbild einer Phasenfehlererfassungsschaltung, die bei der digitalen Servo-Steuervorrichtung gemäß Fig. 5 verwendbar ist, die eine automatische Restfehlerkompensationsschaltung gemäß einem Ausführungsbeispiel der Erfindung enthält,

Fig. 7A-7M Signalverläufe, auf die bei der Erläuterung des Betriebes der Vorrichtung gemäß Fig. 5 und 6 bezuggenommen wird,

Fig. 8A-8J vergrößert Teile der Fig. 7J bis 7M, wie sie innerhalb der Klammer g in Fig. 7M dargestellt wird, sowie zusätzliche wesentliche Signale, auf die bei der Erläuterung des Betriebs der Vorrichtung gemäß den Fig. 5 und 6 bezuggenommen wird,

Fig. 9 schematisch einen Teil eines Video-Bandgerätes mit sich drehenden Köpfen und mit einer Einrichtung zum Erzeugen von Bezugssignalen derart, daß sie für die Vorrichtung gemäß den Fig. 5 und 6 verwendbar ist,

Fig. 10 in Aufsicht einen Längenabschnitt eines Magnetbandes, auf dem verschiedene Spuren dargestellt sind, in denen Video-, Ton- und Steuersignale mittels eines Video-Bandgerätes aufgezeichnet sind,

Fig. 11 ausführlich ein Blockschaltbild einer automatischen Restfehlerkompensationsschaltung gemäß einem Ausführungsbeispiel der Erfindung, die bei der Phasenerfassungsschaltung gemäß Fig. 6 verwendbar ist,

Fig. 12A-12F Signalverläufe, auf die bei der Erläuterung der Anlaufsequenz der automatischen Restfehlerkompensationsschaltung gemäß Fig. 11 bezuggenommen wird,

Fig. 13A-13F Signalverläufe auf die bei der Erläuterung des Normalbetriebs der automatischen Restfehlerkompensationsschaltung gemäß Fig. 11 bezuggenommen wird.

Fig. 1 zeigt zunächst eine Servo-Steuerschaltung herkömmlicher Art, bei der das Ansteuersignal für einen Motor 12 gesteuert wird, um eine Drehzahl- und/oder Phasensteuerung bzw. -regelung der Motordrehung zu erreichen. Ein Drehstellungssignalgenerator 13 besitzt beispielsweise eine zur Drehung mit der Welle des Motors 12 mechanisch gekuppelte Scheibe 13a, wobei der Motor 12 beispielsweise die Köpfe eines Video- Bandgerätes antreibt. Mindestens ein Magnetpolstück 13b kann an der Scheibe 13a zur Drehung mit dieser vor einer Aufnehmerspule 13c befestigt sein. Bei jeder Vorbeibewegung eines Magnetpolstücks 13b vor der Aufnehmerspule 13c wird ein Impuls P_G (Fig. 2A) in der Aufnehmerspule 13c induziert, wobei ein solcher Impuls P_G über einen Eingang 10 der Servo- Steuerschaltung einen Wellenformer 14 zugeführt wird. Es können auch andere Arten von Drehstellungssignalgeneratoren verwendet werden wie elektrooptische, elektrostatische und elektromechanische Vorrichtungen oder dergl. anstelle des erläuterten elektromagnetischen Generators 13.

Ein verzögernder monostabiler Multivibrator 16 empfängt das Ausgangssignal des Wellenformers 14 und erzeugt einen Ausgangsimpuls (Fig. 2B), der um eine vorgegebene Zeit später endet. Ein verknüpfender monostabiler Multivibrator 18 wird in den EIN-Zustand getriggert durch die negativ werdende Abfallflanke des Ausgangssignals des monostabilen Multivibrators 16. Ein Impulsausgangssignal des verknüpfenden monostabilen Multivibrators 18 wird dem Eingang eines Rampensignalgenerators 20 zugeführt. Wenn das Ausgangssignal des verknüpfenden monostabilen Multivibrators 18 (MM) am Eingang des Rampensignalgenerators 20 vorhanden ist, erzeugt letzterer ein ansteigendes Rampensignal (Fig. 2C), dessen Amplitude an jedem Punkt proportional der Zeit bis zu diesem von dem Beginn des Signales von dem verknüpfenden monostabilen Multivibrator 18 ist.

Ein Bezugssignalgenerator 26, der jede übliche Quelle eines Bezugssignals wie beispielsweise ein Quarzoszillator, eine Netzfrequenzquelle, eine Vertikalsynchronsignalquelle oder ein Steuersignal sein kann, das auf einem Magnetband aufgezeichnet ist, führt ein Impuls-Bezugssignal (Fig. 2D) dem Eingang eines verzögernden monostabilen Multivibrators 28 (MM) zu. Bei dem in Fig. 1 dargestellten Ausführungsbeispiel ist angenommen, daß das Ausgangssignal des Bezugssignalgenerators 26 ein Vertikalsynchronimpuls ist. Der verzögernde monostabile Multivibrator 28 ist so getriggert, daß er ein Impulsausgangssignal fester Dauer (Fig. 2E) durch die negativ werdende Abfallflanke des Signals vom Bezugssignalgenerator 26 erzeugt. Das um eine feste Verzögerungszeit verzögerte Impulsausgangssignal des verzögernden monostabilen Multivibrators 28 wird dem Eingang eines Abtastimpulsgenerators 30 zugeführt, der daraufhin einen kurzen Abtastimpuls (Fig. 2F) dem entsprechenden Eingang einer Abtastschaltung 32 zuführt. Die Abtastschaltung 32 tastet bei Empfang des Abtastimpulses (Fig. 2F) die Größe des Rampensignals (Fig. 2C) ab, das dann an deren anderen Eingang auftritt, und führt die abgetastete Größe einer Halte- oder Speicherschaltung 22 zu, die daraufhin die abgetastete Größe des Rampensignals speichert, bis ein neuer Wert bzw. eine neue Größe empfangen wird. Der in der Speicherschaltung 22 gespeicherte Analogwert wird einem Eingang eines Motor-Ansteuerverstärkers 24 zur Verstärkung darin zugeführt, wobei das sich ergebende verstärkte Ansteuersignal (Fig. 2G) dem Motor 12 zu dessen Ansteuerung zugeführt wird.

Bei dem dargestellten Ausführungsbeispiel besitzt vor dem Auftreten des Abtastimpulses (Fig. 2F) die dem Motor zugeführte Spannung als Ergebnis eines in der Speicherschaltung 22 während des vorhergehenden Zyklus gespeicherten Signals den Wert E₁. Bei Auftreten des Abtastimpulses wird eine neue Spannung E₂ mit einer Amplitude, die um ΔE größer als E₁ ist, dem Motor 12 zugeführt, um die Motordrehzahl zu erhöhen. Andererseits kann die Spannung vom Verstärker 24 eine Bremse betätigen, durch die die Verzögerungskraft auf dem Motor proportional der Amplitude in geeigneter Weise verringert oder erhöht werden kann, wodurch die Motordrehzahl und -phase in vorgegebener Beziehung zum Bezugssignal vom Bezugssignalgenerator 26 gehalten wird.

Das Prinzip eines Ausführungsbeispiels einer digitalen Servo-Steuerschaltung wird im Folgenden in Bezug auf die Fig. 3A bis 3G näher erläutert. Im allgemeinen ist es Zweck einer solchen digitalen Servo- Steuerschaltung Steuersignale zu erzeugen, die die Zeit T zwischen einem ersten Ereignis, wie der Erzeugung eines Impulssignals P_G (Fig. 3A), und dem Auftreten eines zweiten Ereignisses, wie die positiv werdende Flanke eines Bezugssignals (Fig. 3B), konstant halten. Das Impulssignal P_G gemäß Fig. 3A kann beispielsweise das Ausgangssignal des Impulsgenerators 13 (Fig. 1) sein, und das die positiv werdende Vorderflanke des Signals gemäß Fig. 3B erzeugende Ereignis kann beispielsweise das Auftreten eines Impulses von einem Quarzoszillator, ein von einem Magnetband wiedergegebenes Steuersignal, ein Netzfrequenzimpuls oder ein Vertikalsynchronsignal sein.

Um die Notwendigkeit eines Rampensignalgenerators und einer Abtastspeicherschaltung zur Erzeugung eines Motor-Steuersignals zu vermeiden, verwendet das beispielhafte digitale Servo-System Impulsbreitenmodulation zur Erzeugung eines Signals, das mehr oder weniger Energie enthält abhängig von der Koinzidenz oder der fehlenden Koinzidenz der positiv werdenden Flanke des Bezugssignals gemäß Fig. 3B mit dem Verstreichen der Periode T, die vom Dreh-Impulssignal P_G gemessen wird. Die Signale gemäß Fig. 3A und 3B können zur Bestimmung der Vorder- und der Rückflanke eines Impulssignals verwendet werden, wie das in Fig. 3C dargestellt ist, das einen Steuerzyklus der digitalen Servo-Steuerschaltung definiert. Während des Steuerzyklus gemäß Fig. 3C wird eine große Anzahl von Taktimpulsen, wie gemäß Fig. 3D, in einem Zähler gezählt. Die Fig. 3E, 3F und 3G zeigen die Ausgangssignale einer ersten Stufe CT₁, einer zweiten Stufe CT₂ bzw. einer n-ten Stufe CT_n eines Zählers. Auch wenn andere Beziehungen möglich sind, sei hier angenommen, daß, wenn die Zeit vom Dreh-Impulssignal P_G (Fig. 3A) zur positiv werdenden Flanke des Bezugssignals (Fig. 3B) genau gleich der Periode T ist, die n-te Stufe CT_n des Zählers einen vollen Zyklus vollendet, der in Koinzidenz mit dem Impulssignal P_G gemäß Fig. 3A beginnt und bei (2) in Fig. 3G in Koinzidenz mit der positiv werdenden Vorderflanke des Bezugssignals oder Ereignisses gemäß Fig. 3B endet. Bei dem in Fig. 3G dargestellten Beispiel ergibt dies ein Impulssignal mit gleichen Niederpegel- und Hochpegelabschnitten, d. h., einem Tastverhältnis oder einer EIN-Zeit von 50%. Die Durchschnittsenergie in einem solchen Signal liegt in der Mitte zwischen dem äußersten hohen und dem äußersten niedrigen Wert.

Wenn die Periode von dem Impuls P_G zur positiv werdenden Flanke des Bezugssignals kürzer ist, als die Zeit T und zu einem Punkt (1) in Fig. 3G endet, enthält das sich ergebende Impulssignal von der n-ten Stufe des Zählers weniger Energie als zuvor angegeben. Andererseits wird, wenn die Periode vom Impuls P_G zur positiv werdenden Flanke des Bezugssignals länger ist als die Zeitperiode T und daher an einem Punkt (3) in Fig. 3G endet, ein impulsbreitenmoduliertes Signal erzeugt, das eine größere Durchschnittsenergie besitzt, als das Signal mit einem Tastverhältnis von 50%. Die Änderung der Durchschnittsenergie des impulsbreitenmodulierten Signals gegenüber dem mit einem Tastverhältnis von 50% wird dann zum entweder Erhöhen oder Verringern der zu steuernden Drehzahl verwendet, beispielsweise der Drehzahl der sich drehenden Köpfe bei einem Video- Bandgerät (VTR).

Die Beziehung zwischen dem Impulssignal P_G (Fig. 4A) und der positiv werdenden Vorderflanke eines Bezugssignals (Fig. 4B) ist weitere als Phasenwinkel Φ definiert. Beim Steuern der Drehzahl- oder der Phasenbeziehung stellt die digitale Servo-Steuerschaltung periodisch ihr Ausgangssignal ein, um den Phasenwinkel Φ auf deren vorgegebenen Wert zurückzubringen.

Die Erzeugung von Signalen, die bei einem Ausführungsbeispiel der digitalen Servo-Steuerschaltung verwendbar sind, wird nun anhand der Fig. 9 und 10 näher erläutert.

Ein übliches Video-Magnetband 35 (Fig. 10) kann darauf Aufzeichnungen in an sich bekannter Weise in mehreren schrägen Videospuren 37 sowie in einer Tonspur 36 parallel zu einem Längsrand des Bandes und einer Steuerspur 38 längs des anderen Längsrandes des Bandes enthalten. Obwohl dies für die Durchführung der Erfindung nicht wesentlich ist, kann jede der Spuren 37 in üblicher Weise die Videoinformation für ein einziges Halbbild enthalten. Die Steuerspur 38 kann Steuersignale aufgezeichnet an beabstandeten Stellen enthalten, die den Spuren 37 entsprechen, abhängig von den Vertikalsynchronimpulsen des in der Spur 37 aufgezeichneten Videosignals.

Die schrägen Videospuren 37 werden durch einen ersten und einen zweiten Videokopf 39A und 39B (Fig. 9) aufgezeichnet und/oder wiedergegeben, die um eine Drehwelle 41 in an sich bekannter Weise gedreht werden. Eine Scheibe 40 kann an der Welle 41 befestigt sein zur Drehung mit den Videoköpfen 39A und 39B. Mehrere, zweckmäßigerweise sechs, Magnetpolstücke 42A bis 42F sind mit gleichen Winkelabständen längs des Umfangs der Scheibe 40 beabstandet. Eine erste Aufnehmerspule 43A und eine zweite Aufnehmerspule 43B sind in Winkelrichtung voneinander beabstandet, zweckmäßigerweise um 18°, neben dem Umfang der Scheibe 40. Wenn sich eines der Magnetpolstücke, beispielweise das Magnetpolstück 42B im durch den Pfeil dargestellten Uhrzeigersinn vor den Aufnehmerspulen 43A und 43B bewegt, wird zunächst ein Signal PGA in der Aufnehmerspule 43A und dann ein zweites Signal PGB in der Aufnehmerspule 43B erzeugt. Die Zeit zwischen den Signalen PGA und PGB von den Aufnehmerspulen 43A bzw. 43B ist selbstverständlich von der Drehzahl abhängig, mit der sich die Videoköpfe drehen. Bei dem dargestellten Ausführungsbeispiel werden sechs Ausgangsimpulse oder -signale von jeder der Aufnehmerspulen 43A und 43B während jeder Drehung der Scheibe 40 erzeugt.

Ein weiteres Magnetpolstück 44 ist auf der Scheibe 40 angeordnet und eine Aufnehmerspule 45 ist fest so angeordnet, daß sich das Magnetpolstück 44 vor dieser einmal pro Drehung der Scheibe 40 vorbeibewegt, wobei die Aufnehmerspule 45 ein Impulssignal PGC erzeugt. Üblicherweise ist das Magnetpolstück 44 zu einem der Videoköpfe beispielsweise dem Videokopf 39A ausgerichtet. Daher besitzt der einzige Ausgangsimpuls PGC von der Aufnehmerspule 45 eine feste Beziehung zur Drehstellung der Videoköpfe 39A und 39B. Obwohl das für die Funktionsweise der Erfindung nicht notwendig ist, sind die Aufnehmerspulen 45, 43A und 43B so angeordnet, daß der Impuls PGC von der Aufnehmerspule 45 einem Impuls oder Signal PGA von der Aufnehmerspule 43A voreilt, das seinerseits einem Impuls oder einem Signal PGB von der Aufnehmerspule 43B voreilt. Anschließend an diese drei Signale werden zusätzlich fünf Paare aus PGA- und PGB-Signalen von den Aufnehmerspulen 43A bzw. 43B erzeugt bevor das nächste PGC-Signal durch die Aufnehmerspule 45 erzeugt wird. Die obigen Beziehungen zwischen den Impulssignalen PGC, PGA und PGB für das bevorzugte Ausführungsbeispiel sind in den Fig. 7A bis 7C dargestellt.

Bezüglich der Fig. 5 und 6 wird angemerkt, daß die Drehzahl- und Phasen-Steuerfunktionen abhängig von Ausgangssignalen 62a bis 62d von einem Zähler 62 durchgeführt werden, der durch einen Quarzkristall 64 geeigneter Frequenz von beispielsweise 3, 58 MHz gesteuert ist. Die Ausgangssignale des Zählers 62, der als Zeitsteuer-Taktgeber wirkt, sind folgende:

Die schmalen Zeitsteuerimpulse T_i mit 3,5 kHz Abstand werden einem Setzeingang S eines Flipflops 70 zugeführt. In jedem Intervall triggert der Zeitsteuerimpuls T_i das gesetzte Ausgangssignal FF₂ des Flipflops 70 in den angehobenen Zustand. Das Flipflop 70 wird zu einem Zeitpunkt in jedem Zyklus rückgesetzt, der von den Drehzahl- und Phasenfehlern eines Motors 76 zum Ansteuern der Köpfe 39A und 39B abhängt. Das Ausgangssignal FF₂ des Flipflops 70 ist daher impulsbreitenmoduliert.

Die 3,58 MHz-Taktimpuls f_CO werden einem Takteingang CP eines 1024-Bit-Zählers 66 zugeführt. Wenn die höchstwertige Ziffer (MSD) des 1024-Bit-Zählers 66 vom hohen Pegel zum niedrigen Pegel übergeht, wird die negativ werdende Flanke dieses Übergangs in einem Differentiator 68 differenziert und wird das sich ergebende Impulssignal dem Rücksetzeingang R des Flipflops 70 zugeführt. Dies beendet den Hochpegelzustand des Ausgangssignals FF₂ vom Flipflop 70.

Die Zeit in Anschluß an den Intervall-Zeitsteuerimpuls T_i, zu dem das Flipflop 70 rückgesetzt wird, hängt von dem Inhalt oder Zählerstand des 1024-Bit-Zählers 66 beim Auftreten des Intervall-Zeitsteuerimpulses T_i ab. Wenn beispielsweise der Inhalt des 1024-Bit-Zählers 66 zu dem Augenblick, zu dem ein Intervall-Zeitsteuerimpuls T_i auftritt, Null ist, kehrt die höchstwertige Ziffer (MSD) des 1024-Bit-Zählers 66 nach 1024 Zyklen des Taktsignals f_CO auf Null zurück, was mit dem Auftreten des nächsten Intervall-Zeitsteuerimpulses T_i in Koinzidenz ist. Das Flipflop 70 bleibt daher in seinem gesetzten Zustand während des Zyklus und dessen Ausgangssignal FF₂ besitzt ein Tastverhältnis der EIN-Zeit zur AUS-Zeit von 100% und enthält seine maximale Energie.

Da weiter genau 1024 Impulse des Taktsignals f_CO zwischen benachbarten Intervall-Zeitsteuerimpulsen T_i auftreten, wenn kein äußeres Ereignis einwirkt, kehrt der 1024-Bit-Zähler 66 in genau den gleichen Zustand zurück, d. h., auf den Zählerstand Null bei diesem Beispiel, bei jedem Auftreten jedes Intervall-Zeitsteuerimpulses T_i.

Im Gegensatz zum Vorstehenden wird, wenn der Inhalt des 1024-Bit-Zählers 66 sich von Null unterscheidet, beispielsweise einen Zählerstand von 512 besitzt bei dem Auftreten eines Intervall-Zeitsteuerimpulses T_i, ein Rücksetzsignal dem Rücksetzeingang R des Flipflops 70 um 512 Zyklen des Taktsignals f_CO nach dem Intervall-Zeitsteuerimpuls T_i zugeführt und wird der Hochpegelzustand des Ausgangssignals FF₂ zu diesem Zeitpunkt beendet. Der nächste Intervall-Zeitsteuerimpuls T_i tritt 512 Zyklen des Taktsignals f_CO nach der Beendigung des Hochpegelzustandes des Ausgangssignals FF₂ auf und setzt wieder das Flipflop 70 in den Hochpegelzustand. Bei diesem Beispiel ist das Ausgangssignal FF₂ wiederholt auf hohem Pegel für 512 Zyklen des Taktsignals f_CO und niedrig für 512 Zyklen des Taktsignals f_CO, was ein Tastverhältnis von 50% und eine Durchschnittsenergie von der Hälfte gegenüber dem vorstehenden Beispiel ergibt. Jedes Tastverhältnis zwischen 0 und 100% kann für das Ausgangssignal FF₂ durch Erreichen von Zählerständen zwischen 1023 und Null erreicht werden, die in dem 1024-Bit-Zähler 66 bei dem Auftreten eines Intervall-Zeitsteuerimpulses T_i vorhanden sind.

Der 1024-Bit-Zähler 66 wird in einer zu erläuternden Weise periodisch rückgesetzt derart, daß die in ihm enthaltene Zahl bei dem Auftreten jedes Intervall-Zeitsteuerimpulses T_i eine Beziehung zu Drehzahl- und Phasenfehlern besitzt.

Aus der vorstehenden Beschreibung ergibt sich, daß das Tastverhältnis des Ausgangssignals FF₂ nur einen von 1024 diskreten Werten besitzen kann. In Anschluß an jedes Rücksetzen des 1024-Bit-Zählers 66 auf einen unterschiedlichen Wert springt das Tastenverhältnis des Ausgangssignals FF₂ auf einen entsprechenden unterschiedlichen Wert und, falls keine Maßnahmen zur Verhinderung vorgesehen werden, ergibt sich eine ruckförmige Steuerung des Motors 76. Um eine ruckförmige Steuerung des Motors 76 zu vermeiden, wird das impulsbreitenmodulierte Ausgangssignal FF₂ vom Flipflop 70 einem Integrator 72 zugeführt. Der Integrator 72 erzeugt ein sich langsam änderndes Ausgangssignal, das proportional der Durchschnittsenergie des Ausgangssignals FF₂ ist und das die Änderung von einem Steuerwert zum anderen ausgleicht bzw. glättet. Dieses integrierte Signal wird durch einen Motor-Ansteuerverstärker 74 verstärkt und dem Motor 76 zugeführt.

Fig. 5 zeigt weiter eine Einrichtung zum periodischen Zuführen eines Rücksetzsignals an einen Rücksetzeingang R des 1024-Bit-Zählers 66, wobei dieses Rücksetzsignal eine geeignete Zeitsteuerung bezüglich des Intervall-Zeitsteuersignals T_i derart besitzt, daß eine geeignete Zahl im 1024-Bit-Zähler 66 bei jedem späteren Auftreten eines Intervall- Zeitsteuerimpulses T_i enthalten ist, bis das nächste Rücksetzsignal dem Rücksetzeingang R des 1024-Bit-Zählers 66 zugeführt wird. Insbesondere werden gemäß Fig. 5 solche periodischen Rücksetzsignale abhängig von Fehlern in der Drehzahl der Videoköpfe 39A und 39B (Fig. 9) erzeugt. Eine Drehzahlsteuerung ist selbstverständlich lediglich im Fall eines Gleichstrommotors erforderlich. Wenn anstelle des Motors 76 ein Wechselstrommotor verwendet wird, wird eine solche Drehzahlsteuerung von einem solchen Motor inhärent selbst durchgeführt und kann die bei dem Ausführungsbeispiel gemäß Fig. 5 vorgesehene Drehzahlsteuerung, die später erläutert werden wird, auch bei einem Wechselstrommotor erforderlich.

Die Drehzahlsteuerung wird bei der Vorrichtung gemäß Fig. 5 unter Verwendung der Zeitdifferenz zwischen dem Auftreten der beiden Signale PGA und PGB durchgeführt, zur Erzeugung eines Rücksetzsignals geeigneter Zeitsteuerung zur Anlage an den Rücksetzeingang R des 1024-Bit-Zählers 66. Das Signal PGA (Fig. 7B) wird über einen Eingangsanschluß 50 einem Verstärker 51 zugeführt. Das verstärkte Ausgangssignal PGA′ des Verstärkers 51 wird einer Verzögerungsschaltung 54 zugeführt, sowie zu anderen Stellen der Vorrichtung, wie das noch erläutert wird. Die Verzögerungsschaltung 54 erzeugt einen Ausgangsimpuls (Fig. 7J), dessen Abfallflanke bei Anlage an einen Setzeingang S eines Flipflops 56 das Flipflop 56 in den gesetzten Zustand triggert zur Erzeugung eines Hochpegelausgangssignals bzw. eines Drehzahlfehler-Verknüpfungssignals FF₁ hohen Pegels (Fig. 7K).

Das Signal PGB (Fig. 7C) wird über einen Eingangsanschluß 52 einem Verstärker 53 zugeführt. Das verstärkte Ausgangssignal PGB′ des Verstärkers 53 wird dem Rücksetzeingang R des Flipflops 56 zugeführt. Die positiv werdende Vorderflanke des Signals PGB′ bewirkt das Rücksetzen des Flipflops 56 und die Rückkehr des Drehzahlfehler-Verknüpfungssignals FF₁ in den Niederpegelzustand. Wie sich aus der vorstehenden Erläuterung ergibt, ist die Länge des Hochpegelzustandes des Drehzahlfehler-Verknüpfungssignals FF₁ durch die Zeit zwischen den Signalen PGA und PGB bestimmt.

Die Verzögerungsschaltung 54 ist kein notwendiger Teil der Erfindung, jedoch zweckmäßig, um eine Verschachtelung der Drehzahl- und Phasenfehlersignale zu ermöglichen, wie das erläutert werden wird.

Das Drehzahlfehler-Verknüpfungssignal FF₁ wird einem Eingang eines UND-Glieds 82 zugeführt, das am zweiten Eingang das 895-kHz-Signal f_C1 empfängt. Daher wird eine Anzahl der 895- kHz-Impulse durch das UND-Glied 82 proportional zur Differenz zwischen den Ankunftszeiten der Signale PGA und PGB durchgeschaltet. Ein 1024-Bit-Zähler 78 wird bei Auftreten des PGA- Signals durch das verstärkte PGA′-Signal rückgesetzt, das seinem Rücksetzeingang R zugeführt ist. Die durch das UND- Glied 82 durch das Signal FF₁ verknüpften 895-kHz-Impulse werden über ein ODER-Glied 88 einem Takteingang CP des 1024- Bit-Zähler 78 zugeführt. Daher besitzt am Ende des Drehzahlfehler- Verknüpfungssignals FF₁ der 1024-Bit-Zähler 78 eine Zahl oder einen Inhalt gespeichert, der proportional der Differenz zwischen den Ankunftszeiten der Signal PGA und PGB ist.

Das verstärkte Signal PGB′ wird dem Setzeingang S eines Flipflops 58 zugeführt, und dessen Ausgangssignal FF₃ wird dem Setzeingang S eines Flipflops 60 zugeführt. Das Ausgangssignal FF₁₀ des Flipflops 60 wird den Rücksetzeingängen R der Flipflops 58 und 60 zugeführt, und Intervall- Impulse T_i werden dem Takteingang des Flipflops 60 zugeführt. Das gesetzte Ausgangssignal FF₃ des Flipflops 58 wird durch die Vorderflanke des Signals PGB′ in den Einschaltzustand getriggert (Fig. 8B und 8I), wodurch der Setzeingang des Flipflops 60 freigegeben wird. Bei dem nächsten Auftreten eines Intervall-Zeitsteuerimpulses T_i (Fig. 8G) am Takteingang CP des Flipflops 60 wird das Flipflop 60 in seinen gesetzten Zustand getriggert und bekommt das Ausgangssignal FF₁₀ hohen Pegel. Dieser Zustand bleibt bestehen bis zum nächsten Eintreffen eines Intervall-Zeitsteuerimpulses T_i am Takteingang CP des Flipflops 60, wobei zu diesem Zeitpunkt dann das Flipflop 60 rückgesetzt wird. Die negativ werdende Rückflanke des Ausgangssignals FF₁₀ setzt, da es zum Rücksetzeingang des Flipflops 58 zurückgeführt wird, das Flipflop 58 zur Vorbereitung auf den nächsten Zyklus zurück. Wie sich aus der vorstehenden Beschreibung ergibt, beginnt das Ausgangssignal FF₁₀ mit dem ersten und endet mit dem zweiten Intervall-Zeitsteuerimpuls T_i in Anschluß an das Auftreten des PGB-Signals.

Das zeitsteuerintervallbreite Ausgangssignal FF₁₀ wird einem Eingang eines UND-Glieds 84 und einem Eingang eines UND-Glieds 80 zugeführt. Der zweite Eingang des UND-Glieds 84 empfängt das 3,58-MHz-Taktsignal f_CO. Daher wird mit Beginn bei einem Intervall-Zeitsteuerimpuls T_i und mit Ende bei dem nächsten auftretenden Intervall-Zeitsteuerimpuls T_i das 3,58-MHz-Taktsignal f_CO durch das ODER-Glied 88 zum Takteingang CP des 1024-Bit-Zählers 78 durchgeschaltet. Der 1024-Bit-Zähler 78 vollendet genau einen Zyklus während dieses Zeitsteuerintervalls und erzeugt ein negativ werdendes MSD-Signal zu einem Zeitpunkt, der von der Zahl abhängt, die zuvor in dem 1024-Bit-Zähler 78 während des Auftretens des Drehzahlfehler- Verknüpfungssignals FF₁ vom Flipflop 56 gespeichert ist. Es sei daran erinnert, daß die Länge des Drehzahlfehler-Verknüpfungssignals FF₁ von der Zeit zwischen dem Auftreten der Signale PGA und PGB abhängt. Folglich ist der Zeitpunkt des Auftretens des MSD-Ausgangssignals des 1024-Bit-Zählers 78 nach dem Intervall-Zeitsteuerimpuls T_i in gleicher Weise von der Zeit zwischen den Signalen PGA und PGB abhängig. Je größer der Zählerstand ist, der im 1024-Bit-Zähler 78 während des Auftretens des Drehzahlfehler- Verknüpfungssignals FF₁ gespeichert ist, um so eher nach dem Beginn des Ausgangssignals FF₁₀ wird das MSD-Signal erzeugt. Die negativ werdende Flanke des MSD-Signals wird in einem Differentiator 90 differenziert und über das UND-Glied 80, das durch das Ausgangssignal FF₁₀ freigegeben ist, dem Rücksetzeingang R des 1024-Bit-Zählers 66 zugeführt. Daher wird der 1024-Bit-Zähler 66 auf Null rückgesetzt in Anschluß an das Auftreten eines Intervall-Zeitsteuerimpulses T_i zu einem Zeitpunkt, der von der Differenz der Ankunftszeiten der beiden Signale PGA und PGB abhängt.

Aus den Fig. 8A, 8B und 8G ergibt sich, daß mehrere Intervall- Zeitsteuerimpulse T_i zwischen aufeinanderfolgenden Rücksetzungen des 1024-Bit-Zählers 66 auftreten. Da jedoch wie bereits erläutert genau 1024 Zyklen des Taktsignals f_CO zwischen Intervall- Zeitsteuerimpulsen T_i auftreten, wenn einmal der 1024-Bit-Zähler 66 in Anschluß an ein Signal PGB rückgesetzt ist, bleibt der Zeitpunkt des Auftretens des MSD-Ausgangssignals vom 1024-Bit-Zähler 66 und die sich anschließende Rücksetzung des Flipflops 70 von Zyklus zu Zyklus konstant. Dies ist in den Fig. 8H und 8J dargestellt, gemäß denen während des Ausgangssignals FF₁₀ (Fig. 8J) des Flipflop 70 rückgesetzt wird, wie das durch den Pfeil in Fig. 8H dargestellt ist, und die relativen EIN- und AUS-Zeiten des impulsbreitenmodulierten Signals FF₂ bleiben, wie sie erreicht sind, bis zum nächsten Einstellzeitpunkt in Anschluß an ein Signal PGB.

Zusätzlich zur in der beschriebenen Weise abhängig von Drehzahlfehlern erreichen Korrektur wird auch eine Zahl im 1024- Bit-Zähler 78 gespeichert, die von Phasenfehlern zwischen der Winkellage der Motorwelle und einer Bezugswinkellage abhängt. Ein Phasenfehler-Verknüpfungssignals MDF wird einem Eingang eines UND-Glieds 86 zugeführt und das 895-kHz-Taktsignal f_C1 wird dem zweiten Eingang des UND-Glieds 86 zugeführt. Eine Anzahl von Zyklen des 895-kHz-Signals f_C1 wird abhängig von der Länge des Phasenfehler-Verknüpfungssignals MDF über das UND-Glied 86 und das ODER-Glied 88 zum Takteingang CP des 1024-Bit-Zählers 78 durchgeschaltet. Wie erläutert werden wird, tritt das Phasenfehler-Verknüpfungssignal MDF, das dem UND-Glied 86 zugeführt ist, zu einem vom Drehzahlfehler-Verknüpfungssignal FF₁, das dem UND-Glied 82 zugeführt ist, unterschiedlichen Zeitpunkt auf. Daher sind die durch die beiden Verknüpfungssignale MDF und FF₁ verknüpften Taktimpulse im 1024-Bit-Zähler 78 kumulativ derart, daß sie den Inhalt oder Zählerstand in letzterem bestimmen, wobei beide zur Errichtung des Tastverhältnisses des Motor- Ansteuersignals bzw. -Antriebssignals beitragen.

Aus Fig. 6 ergibt sich, daß zur Erzeugung des Phasenfehler- Verknüpfungssignals MDF das einmal pro Umdrehung der Aufzeichnungsköpfe (Fig. 9) auftretende Signal PGC (Fig. 7A) über einen Eingangsanschluß 100 einem Verstärker 104 zugeführt wird und daß das sich ergebende verstärkte Signal PGC′ dem Eingang einer automatischen Restfehlerkompensationsschaltung 106 zugeführt wird. Die automatische Restfehler kompensationsschaltung 106 ist vorgesehen, um eine Kompensation bezüglich fester Verzögerungen im Signal PGC mit Bezug auf eine Bezugsphase und bezüglich Restphasenfehlern aufgrund Alterung des Motors und der elektronischen Komponenten, Temperatur und anderer Ursachen zu ermöglichen. Die automatische Restfehlerkompensationsschaltung 106, die weiter unten ausführlich erläutert werden wird, erzeugt einen Ausgangsimpuls (Fig. 7E), der dem Setzeingang eines Flipflops 108 zugeführt wird derart, daß letzteres gesetzt wird. Zur Vereinfachung der zunächst folgenden Beschreibung sei angenommen, daß die automatische Restfehlerkompensationsschaltung 106 eine feste Verzögerung vor dem Triggern des Flipflops 108 in den Setzzustand erreicht.

Ein Phasenbezugssignal, beispielsweise ein Vertikalsynchronimpuls oder ein entsprechendes Steuersignal, das auf der Steuerspur 38 (Fig. 10) aufgezeichnet, wird über einen Eingangsanschluß 102 dem Rücksetzeingang R des Flipflops 108 zugeführt. Das gesetzte Ausgangssignal FF₂₂ des Flipflops 108 (Fig. 7F) besitzt folglich eine Dauer, die von der Beziehung zwischen den Ankunftszeiten des Signal PGC am Eingangsanschluß 100 und des Bezugssignals am Eingangsanschluß 102 abhängt. Diese Differenz zwischen den Ankunftszeiten ist proportional dem Phasenfehler zwischen der Ist- Winkellage der Aufzeichnungsköpfe und deren Soll-Winkellage. Das gesetzte Ausgangssignal FF₂₂ des Flipflops 108 wird einem Eingang eines UND-Glieds 110 zu dessen Freigabe zugeführt und das 112-kHz-Taktsignal f_C2 wird einem zweiten Eingang des UND-Glieds 110 zugeführt. Daher ist eine Anzahl von Zyklen des Taktsignals f_C2, die durch das UND-Glied 110 durch das gesetzte Ausgangssignal FF₂₂ des Flipflops 108 durchgeschaltet werden, proportional dem Phasenfehler.

Ein 256-Bit-Zähler 120 wird bei Auftreten des PGC-Signals durch das Anlegen des verstärkten Signals PGC′ an dessen Rücksetzeingang R rückgesetzt. Die durch das UND-Glied 110 durch das Fehlersignal durchgeschalteten 112-kHz-Impulse werden über ein ODER-Glied 118 dem Takteingang CP des 256-Bit-Zählers 120 zugeführt. Daher wird in Anschluß an das Eintreffen eines jeglichen Impulses PGC eine Anzahl von 112-kHz-Impulsen im 256-Bit-Zähler 120 proportional zur Größe des Phasenfehlers gezählt. Diese Zahl wird einmal pro Umdrehung der Aufzeichnungsköpfe gespeichert, jedoch mehreremale pro Umdrehung verwendet, wie das weiter unten erläutert werden wird.

Ein Flipflop 112 empfängt das Phasenbezugssignal vom Eingangsanschluß 102 an seinem Setzeingang S. Das gesetzte Ausgangssignal FF₂₀ des Flipflops 112 wird dem Setzeingang S eines Flipflops 114 zugeführt, dessen gesetztes Ausgangssignal FF₂₁ zu den Rücksetzeingängen R der Flipflops 112 und 114 zurückgeführt ist. In Anschluß an das Anlegen des Phasenbezugssignals an den Setzeingang S des Flipflops 112 gibt das Ausgangssignal FF₂₀ von diesem den Setzeingang des Flipflops 114 frei. Der nächste auftretende Intervall-Zeitsteuerimpuls T_i, der einem Takteingang CP des Flipflops 114 zugeführt ist, triggert das Flipflop 114 in dessen gesetzten Zustand. Dadurch wird ein hoher Pegel oder ein Hochpegelzustand im gesetzten Ausgangssignal FF₂₁ des Flipflops 114 erzeugt, der andauert bis zum Augenblick des nächsten Auftretens des Intervall- Zeitsteuerimpulses T_i, wobei zu diesem Zeitpunkt das gesetzte Ausgangssignal FF₂₁ auf niedrigen Pegel übergeht. Daher dauert das Signal FF₂₁ (Fig. 7H) für ein Zeitsteuerintervall zwischen einem aufeinanderfolgenden Paar von Intervall-Zeitsteuerimpulsen T_i (Fig. 7I) unmittelbar nach dem Auftreten eines Phasenbezugssignals (Fig. 7D).

Das Signal FF₂₁ wird parallel jeweils einem Eingang von UND-Gliedern 116, 124 und 130 zugeführt, wobei zweite Eingänge der UND-Glieder 116 und 130 das 3,58-MHz-Taktsignal f_CO empfangen. Die 3,58-MHz-Impulse werden durch das UND-Glied 116 während eines Zeitsteuerintervalls durchgeschaltet und über das ODER-Glied 118 dem Takteingang CP des 256-Bit-Zählers 120 zugeführt. Insgesamt 1024 Zyklen des Taktsignals f_CO werden dem 256-Bit-Zähler 120 während des Zeitsteuerintervalls zwischen benachbarten Intervall- Zeitsteuerimpulsen T_i zugeführt. Diese Anzahl der Zyklen des Taktsignals f_CO zählt den 256-Bit-Zähler während vier vollständiger Zyklen vorwärts, wodurch schließlich der gleiche Zählerstand erreicht wird, der ursprünglich darin enthalten war. Simultan ein 256-Bit-Zähler 126 1024 Zyklen des Taktsignals f_CO, die durch das UND-Glied 130 durch das Signal FF₂₁ durchgeschaltet sind und dann durch das ODER-Glied 132 einem Takteingang CP des Zählers 126 zugeführt sind. Jedesmal wenn die höchstwertige Ziffer (MSD) des 256-Bit-Zählers 120 auf Null rückkehrt, legt eine Differenzialschaltung 122 eines positiven Impuls an den zweiten Eingang des UND-Glieds 124 an. Da das UND-Glied 124 durch das Signal FF₂₁ zu diesem Zeitpunkt freigegeben ist, erreicht das sich ergebende durchgeschaltete Ausgangssignal des UND-Glieds 124 ein Rücksetzsignal SMD, das dem Rücksetzeingang R des 256-Bit-Zählers 126 zugeführt wird. Da der 256-Bit-Zähler 156 durch das Signal SMD an dessen Rücksetzeingang R jedesmal dann rückgesetzt wird, wenn der 256-Bit-Zähler 120 einen Zyklus während des Vorhandenseins des Signals FF₂₁ vollendet, enthalten bei Beendigung des Signals FF₂₁ beide 256-Bit-Zähler 120 und 126 die gleiche Zahl, wenn sie nach Empfang von 1024 Zyklen des Taktsignals f_CO zur Ruhe kommen, wobei diese Zahl oder dieser Inhalt das Phasenfehlersignal wiedergibt, das ursprünglich in den 256- Bit-Zähler 126 eingegeben worden war.

Eine aus einem Flipflop 140, einem UND-Glied 144, einem 256-Bit-Zähler 142 und einem UND-Glied 128 bestehende Schaltung bewirkt die Erzeugung von 256 Impulsen des 895-kHz-Taktsignals f_C1 in Anschluß an das Auftreten jedes Signals PGA, d. h., sechs Mal pro Umdrehung der Aufzeichnungsköpfe. Insbesondere wird das verstärkte Signal PGA′ dem Setzeingang S des Flipflops 140 zugeführt. Das Signal TSFT vom gesetzten Ausgang Q des Flipflops 140 (Fig. 8F) wird einem Eingang des UND- Glieds 144 und einem Eingang des UND-Glieds 128 zugeführt. Das 895-kHz-Taktsignal f_C1 wird den zweiten Eingängen der UND-Glieder 144 und 128 zugeführt. Das Ausgangssignal des 256-Bit-Zählers 142 wird zum Rücksetzeingang R des Flipflops 140 rückgeführt, und das rückgesetzte Ausgangssignal des Flipflops 140 wird dem Rücksetzeingang R des 256- Bit-Zählers 142 zugeführt. Bei Auftreten des verstärkten Signals PGA′ wird das Flipflop 140 gesetzt und das sich ergebende Signal TSFT vom Ausgang Q des Flipflops 140 gibt die UND-Glieder 128 und 144 frei, um das 895-kHz-Taktsignal f_C1 durchzuschalten. Der 256-Bit-Zähler 142, der anfangs rückgesetzt worden ist, beginnt die Impulse des Taktsignals f_C1 an seinem Takteingang CP zu zählen. Bei Erreichen eines Zählerstandes von 256 unterliegt das Ausgangssignal des 256- Bit-Zählers 142 einer Zustandsänderung, die am Rücksetzeingang R des Flipflops 140 zu dessen Rücksetzen wirksam wird. Das Entfernen des Freigabesignals TSFT (Fig. 7M) vom Setzausgang Q des Flipflops 140 von den UND-Gliedern 128 und 144 beendet das Durchschalten des 895-kHz-Taktsignals f_C1 über die UND-Glieder 128 udn 144. Dies tritt nach dem Durchschalten von genau 256 Zyklen auf. Zusätzlich bewirkt das positive Signal, das dann vom rückgesetzten Ausgang des Flipflops 140 auftritt, am Rücksetzeingang R des 256-Bit- Zählers 142, daß dieser zur Vorbereitung auf das nächste ankommende Signal PGA′ rückgesetzt wird.

Das Signal PGA′ wird auch dem Setzeingang S eines Flipflops 136 zugeführt. Das gesetzte Ausgangssignal des Flipflops 136 ist das Phasenfehler-Verknüpfungssignal MDF (Fig. 7L und 8E), das einem Eingang eines UND-Glieds 86 gemäß Fig. 5 zugeführt wird. Da die 256 Impulse in den Takteingang CP des 256-Bit- oder Pufferzählers 126 durchgeschaltet werden, durchläuft der Zähler 126 einen vollständigen Zyklus und kehrt zum Stillstand zurück bei dem gleichen Zählerstand proportional zum Phasenfehler, den er enthalten hat bevor die 256 Impulse in ihn eingegeben worden sind. Das der höchstwertigen Ziffer (MSD) entsprechende negativ werdende Ausgangssignal vom 256-Bit-Zähler 126 tritt innerhalb seines 256-Bit-Zyklus an einer Stelle auf, die durch den ursprünglich darin enthaltenen Zählerstand bestimmt ist. Dieser Zählerstand ist, wie bereits erläutert, durch den Phasenfehler bestimmt, der ursprünglich im 256-Bit- Zähler 120 gespeichert war und in den 256-Bit-Zähler 126 während des Auftretens des Signals FF₂₁ übertragen worden ist. Folglich ist der Zeitpunkt, zu dem das MSD-Ausgangssignal des Zählers 126 auftritt, proportional zum Phasenfehler. Das MSD- Ausgangssignal vom 256-Bit-Zähler 126 wird in einem Differentiator 134 differenziert und der sich ergebende negative Impuls wird dem Rücksetzeingang F des Flipflops 136 zugeführt, um das Phasenfehler-Verknüpfungssignal MDF zu beenden.

Wie sich wieder aus Fig. 5 ergibt, wird das Phasenfehler- Verknüpfungssignal MDF einem Eingang des UND-Glieds 86 zugeführt, wodurch das Durchschalten des 895-kHz-Taktsignals f_C1 freigegeben und die Anlage dieses Signals über das ODER-Glied 88 zum Takteingang CP des 1024-Bit- Zähler 78 ermöglicht wird. Es ist anzumerken, daß das Phasenfehler-Verknüpfungssignal MDF (Fig. 7L) sechs Mal pro Umdrehung der Aufzeichnungsköpfe erzeugt wird, d. h., anschließend an jedes Auftreten des Signals PGA, während der Phasenfehler lediglich einmal pro Umdrehung des Aufzeichnungskopfes d. h., anschließend an das Signal PGC (Fig. 7A) erfaßt wird. Da jedoch der 256-Bit-Zähler 126 (Fig. 6) während genau 256 Taktimpulsen in Anschluß an den Empfang jedes Signals PGA angesteuert wird, wird der 256-Bit-Zähler 126 stets in seinen Start-Zählerstand am Ende der 256 Eingangsimpulse zurückgebracht. Folglich wird, bis ein neuer Phasenfehler erfaßt und in den 256-Bit-Zähler 126 übertragen ist, das Phasenfehler-Verknüpfungssignal MDF vom Flipflop 136 in jedem dieser Zyklen zu den gleichen Zeitpunkten wiederholt.

Aus den Fig. 8A bis 8J ergibt sich, daß das Phasenfehler- Verknüpfungssignal MDF (Fig. 8E), das den Phasenfehler in den 1024-Bit-Zähler 78 lädt, während des Verzögerungsimpulsausgangssignals von der Verzögerungsschaltung 54 (Fig. 8C), das dem Setzeingang S des Flipflops 56 zugeführt ist, auftritt. Folglich wird die Speicherung der Impulse im 1024-Bit-Zähler 78 im Verhältnis zum Phasenfehler vor dem Ende des Verzögerungsimpulses von der Verzögerungsschaltung 54 (Fig. 8C) beendet. Nach dem Ende des Verzögerungsimpulses von der Verzögerungsschaltung 54 gibt das Drehzahlfehler-Verknüpfungssignal FF₁ (Fig. 8D) die weitere Speicherung der Impulse im 1024-Bit-Zähler 78 proportional zum Drehzahlfehler frei. Folglich werden Impulse proportional sowohl dem Phasenfehler als auch dem Drehzahlfehler in den 1024-Bit-Zähler 78 sechs Mal pro Umdrehung der Aufzeichnungsköpfe (Fig. 9) eingegeben und wird ein Rücksetzsignal vom 1024-Bit-Zähler 78 nach Differenzierung im Differentiator 90 dem Rücksetzeingang R des 1024-Bit-Zählers 66 in Anschluß an jedes Auftreten des Signals PGB zugeführt. Auf diese Weise wird der 1024-Bit-Zähler 66 zu einem Zeitpunkt rückgesetzt, der sowohl den Phasen- als auch den Drehzahlfehler berücksichtigt, wie das erläutert worden ist. Die periodisch wiederkehrenden MSD-Ausgangssignale des 1024-Bit-Zählers 66, die im Differentiator 6 differenziert werden und dem Rücksetzeingang R des Flipflops 70 zugeführt werden, sind ebenfalls abhängig von sowohl Phasen- als auch Drehzahlfehlern. Deshalb wird die Durchschnittsenergie des Ausgangssignals FF₂ des Flipflops 70 gemäß sowohl Phasen- als auch Drehzahlfehler in einer Richtung geändert, durch die erreicht wird, daß das durchschnittliche Ausgangssignal vom Integrator 72 bei Verstärkung durch den Verstärker 74 das Anlegen eines Signals an den Motor 76 bewirkt, der das Drehmoment des Motors so einstellt, daß Phasen- und Drehzahlfehler beseitigt werden.

Die automatische Restfehlerkompensationsschaltung 106 erreicht jedoch in der Tat keine feste Verzögerung des Signals PGC′, wie das in der vorstehenden Beschreibung angenommen war. Vielmehr wird die Verzögerung, die durch die automatische Restfehlerkompensationsschaltung 106 erreicht wird, in einer Weise verändert, wie sie im Folgenden beschrieben wird, um Restphasenfehler zu kompensieren.

Der Startzeitpunkt der verzögernden Ausgangssignale der automatischen Restfehlerkompensationsschaltung 106 wird, wie das durch die gestrichelten Bereiche des Impulssignals in Fig. 7E dargestellt ist, verändert gemäß dem Inhalt bzw. der gespeicherten Zahl des 256-Bit-Zählers 120 am Ende des den Phasenfehler speichernden Zyklus. Der Inhalt bzw. die Zustände der einzelnen Stufen im 256-Bit- Zähler 120 werden parallel zur automatischen Restfehlerkompensationsschaltung 106 rückgeführt. Die rückgeführte Wert wird bei Auftreten des rückgesetzten Ausgangssignals des Flipflops 108 abgetastet, das auch zur automatischen Restfehlerkompensationsschaltung 106 rückgeführt wird. Diese dynamische Änderung in der Zeitsteuerung des Ausgangssignals der automatischen Restfehlerkompensationsschaltung 106 stellt den Nennwert des Phasenfehlersignals ein, der im 256-Bit-Zähler 120 gespeichert ist, in Anschluß an jeden seiner Zählzyklen, um Restphasenfehler zu überwinden.

Fig. 11 zeigt ein ausführliches Blockschaltbild einer automatischen Restfehlerkompensationsschaltung 106 gemäß einem Ausführungsbeispiel der Erfindung, das in der beispielhaften digitalen Servo-Schaltung gemäß den Fig. 5 und 6 verwendbar ist. Kurz ausgedrückt wird das Ausgangssignal der automatischen Restfehlerkompensationsschaltung 106 durch das höchstwertige Bit (MSB) eines auf Null zurückkehrenden 256-Bit-Zählers 200 erzeugt. Dieses Signal wird durch eine Differentiator 201 differenziert zur Erzeugung des schmalen Impulses gemäß Fig. 7E. Der Zeitpunkt, zu dem der 256-Bit-Zähler 200 auf Null zurückkehrt, wird von Zyklus zu Zyklus beschleunigt oder verzögert (Voreilung bzw. Nacheilung) abhängig vom Zustand des 256-Bit-Zählers 120 (Fig. 6). Wenn der 256- Bit-Zähler 120 einen Zählerstand von 128 Plus oder Minus einer Zählstufe, d. h., zwischen 127 und 129, enthält, wird der 256-Bit-Zähler 200 durch einen vollständigen Zyklus durch genau 256 Zyklen des Taktsignals f_C2 angesteuert und erzeugt ein Ausgangssignal zum gleichen Zeitpunkt in jedem Zyklus bezüglich des Empfangs des Signals PGC′. Wenn der Inhalt des 256-Bit-Zählers 120 größer als 129 ist, wird eine Zählstufe vom Inhalt des 256-Bit-Zählers 200 im folgenden Zyklus subtrahiert, um den Punkt zu ändern, an dem der 256-Bit-Zähler 120 Impulse zu speichern beginnt, bis der Inhalt des 256-Bit-Zählers 120 am Ende der Phasenfehler- Speicherperiode, die durch das gesetzte Ausgangssignal FF₂₂ des Flipflops 108 bestimmt ist, auf 129 oder weniger verringert ist. Wenn der Inhalt des 256-Bit-Zählers 120 kleiner als 127 am Ende des Ausgangssignals FF₂₂ vom Flipflop 108 ist, wird eine Zählerstufe pro Zyklus im 256- Bit-Zähler 200 in Anschluß an das nächste Eintreffen eines Signals PGC′ hinzuaddiert, bis die Anzahl im 256-Bit-Zähler 120 einen Wert von 127 oder mehr am Ende der Zählperiode erreicht.

Auf diese Weise wird der Restphasenfehler in der Drehstellung des Drehglieds dadurch beseitigt, daß die Breite des Phasenbeitrags zum impulsbreitenmodulierten Impulszug um eine Taktimpulsbreite verändert werden kann in Anschluß an den Phasenmeßbetrieb. Der Restphasenfehler wird dann zum 256-Bit-Zähler 200 übertragen, wodurch der 256-Bit-Zähler 120 den Betrieb bei einem Zählerstand von 128 Plus oder Minus einem Zählschritt wieder beginnen kann.

Ausführlich besteht die automatische Restfehlerkompensationsschaltung 106 aus einer Anlaufschaltung 202 und einem Restfehlerkompensator 204. Die Anlaufschaltung 202 ist vorgesehen, um einen Betrieb des Restfehlerkompensators 204 zu verhindern, wenn die Vorrichtung erstmals eingeschaltet ist, bis eine ausreichende Zeit verstrichen ist, damit ein stabiler Servo-Betrieb erreicht werden kann.

Eine Spannung wird einem Eingangsanschluß 206 zugeführt und verbleibt daher so lange angelegt, wie die Vorrichtung eingeschaltet ist. Diese Spannung wird einem Eingang eines monostabilen Multivibrators 208 und einem UND-Glied 210 zugeführt. Ein rückgesetztes Ausgangssignal des monostabilen Multivibrators 208 wird einem zweiten Eingang des UND-Glieds 210 zugeführt. Das Ausgangssignal des UND-Glieds 210 wird dem D-Eingang eines D-Flipflops 212 zugeführt. Das gesetzte Ausgangssignal FX₁ des D-Flipflops 212 wird dem D-Eingang eines zweiten D-Flipflops 214 zugeführt. Das rückgesetzte Ausgangssignal des D-Flipflops 212 wird einem Eingang eines UND-Glieds 216 zugeführt. Das Signal PGC′ wird den Takteingängen CK der D-Flipflops 212 und 214 zugeführt, sowie einem zweiten Eingang des UND-Glieds 216. Das gesetzte Ausgangssignal FX₂ des D-Flipflops 214 wird einem Eingang eines UND-Glieds 218 und einem NAND-Glied 220 zugeführt. Das Ausgangssignal des UND-Glieds 216 wird dem Ladeeingang LD des 256-Bit-Zählers 200 zugeführt. Der 256-Bit-Zähler 200 ist so ausgebildet, daß er auf seinen Mittelwert, nämlich 128, voreingestellt ist, wenn er ein Hochpegelsignal oder eine "1" an seinem Ladeeingang LD vom UND-Glied 216 empfängt. Während der Anlauf-Sequenz hält das dem UND-Glied 218 zugeführte Signal FX₂ dieses UND-Glied 218 während der Anlauf- Sequenz gesperrt oder inhibiert. Das dem NAND-Glied 220 zugeführte Signal FX₂ stellt sicher, daß das Ausgangssignal des NAND-Glieds 220 auf hohem Pegel oder auf der binären "1" während der Anlauf-Sequenz bleibt. Das Hochpegelsignal vom NAND-Glied 220 wird einem Eingang eines UND-Glieds 222 zugeführt. Das Ausgangssignal des UND-Glieds 222 wird über ein ODER-Glied 224 dem Eingang eines UND-Glieds 226 zugeführt. Das UND-Glied 226 empfängt das 112-kHz-Taktsignal f_C2 an seinem zweiten Eingang. Während der Zeit, während der das UND-Glied 226 an einem seiner Eingänge über das ODER- Glied 224 freigegeben ist, werden die 112-kHz-Taktsignale f_C2 dem Takteingang CP des 256-Bit-Zählers 200 zugeführt. Wie das weiter unten ausführlicher erläutert werden wird, wird der zweite Eingang des UND-Glieds 222 während einer Zeitperiode freigegeben, die genau der Ankunftszeit der 256-Taktimpulse f_C2 am UND-Glied 226 entspricht. Daher wird der 256-Bit-Zähler 200 durch einen vollständigen Zyklus zyklisch gesteuert und kehrt zum Ruhezustand zurück, wobei er den gleichen Wert enthält, den er am Beginn hatte. In der Mitte des zyklischen Umlaufs des 256-Bit-Zählers 200 geht das höchstwertige Bit des 256-Bit-Zählers 200 auf Null zurück und erzeugt ein Ausgangssignal, das in einem Differentiator 201 differenziert wird, um ein Triggersignal (Fig. 7E) dem Setzeingang des Flipflops 108 (Fig. 6) zuzuführen. Während der Anlauf-Sequenz ist dieser Anfangswert 128, wie das durch das Ladesignal am Ladeeingang LD des 256-Bit-Zählers 200 beim Auftreten jedes Signals PGC′ erreicht ist. Daher tritt während der Dauer des Ausgangsimpulses des monostabilen Multivibrators 208 das höchstwertige Bit MSB des 256-Bit-Zählers 200 zum gleichen Zeitpunkt in Anschluß an jedes Auftreten des Signals PGC′ auf.

Diese Beziehungen sind in den Fig. 12A bis 12F dargestellt. Wenn zunächst die Versorgung eingeschaltet wird, wird ein Hochpegelsignal (Fig. 12B) dem Eingangsanschluß 206 zugeführt und bleibt so während des gesamten Betriebes der Vorrichtung. Das Ausgangssignal des monostabilen Multivibrators 208 wird sofort in den Niederpegelzustand oder den Zustand der binären "0" getriggert und bleibt so während einer vorgegebenen Zeit (Fig. 12C). Das Ausgangssignal des UND-Glieds 210 (Fig. 12D) bleibt auf niedrigem Pegel bis zum Ende des Niederpegelzyklus des Ausgangssignals des Monostabilen Multivibrators 208. Wenn einmal das Ausgangssignal des monostabilen Multivibrators 208 auf hohen Pegel übergeht, wird der D-Eingang des D-Flipflops 212 freigegeben und das nächstfolgende Signal PGC′ (Fig. 12A) triggert das D-Flipflop 212 in den Setzzustand zur Abgabe eines Signals FX₁ (Fig. 12E) an den D-Eingang des D-Flipflops 214. Zusätzlich wird das Freigabesignal , das zuvor an den Eingang des UND-Glieds 216 angelegt ist, entfernt und durch ein Inhibiersignal ersetzt. Bei dem nächstfolgenden Signal PGC′ (Fig. 12A) wird das D-Flipflop 214 in den Setzzustand getriggert und legt ein Freigabesignal FX₂ (Fig. 12F) an einen Eingang des UND-Glieds 218 und des NAND-Glieds 220. Dies beendet die Anlauf-Sequenz.

Im folgenden wird der Restfehlerkompensator 204 erläutert.

Das bereits erwähnte Signal TJST dauert genau 256 Eingangsimpulse des Taktsignals f_C2. Wenn der Inhalt des 256-Bit-Zählers 120 (Fig. 6) kleiner als 127 ist, wird das UND-Glied 218 freigegeben zur Ausdehnung der Freigabezeit des UND-Glieds 226 um einen Taktimpuls f_C2. Daher wird der Zählerstand im 256-Bit-Zähler 200 um eine Taktimpuls in einem Zyklus inkrementiert oder vorwärtsgezählt. Andererseits wird, wenn der Inhalt des 256-Bit-Zählers 120 (Fig. 6) größer als 129 ist, durch das NAND-Glied 220 die Zeitperiode des Signals TJST um ein Taktimpuls f_C2 gekürzt, wodurch ein Taktimpuls zum 256-Bit-Zähler 200 verhindert bzw. blockiert wird, um den Inhalt des 256-Bit-Zählers 200 um eine Zählstufe pro Zyklus zu verringern.

Eine einstellbare Verzögerungsschaltung 228 empfängt das Signal PGC′ (Fig. 13A) an seinem Eingang und erzeugt einen positiv werdenden Ausgangsimpuls (Fig. 13B). Die einstellbare Verzögerungsschaltung 228 ist anfangs so eingestellt, daß sie feste Verzögerungen in dem System kompensiert. Im Gebrauch kompensiert die zusätzlich automatisch eingestellte Verzögerung, die von dem Restfehlerkompensator 204 erreicht wird, Restphasenfehler, die im Laufe der Zeit auftreten können.

Eine Schaltung aus einem Setz/Rücksetz-Flipflop 230, einem D-Flipflop 232, einem 256-Bit-Zähler 234 und einem UND- Glied 236 erzeugt das Signal TJST, das umfaßt genau 256 Zyklen des Taktsignal f_C2 (Fig. 13C) unmittelbar in Anschluß an die negativ werdende Rückflanke des Impulses (Fig. 13B) von der einstellbaren Verzögerungsschaltung 228. Das Setz/Rücksetz- Flipflop, kurz RS-Flipflop 230 wird in den Setzzustand durch die negativ werdende Rückflanke des Ausgangssignals der einstellbaren Verzögerungsschaltung 228 getriggert. Das gesetzte Ausgangssignal des RS-Flipflop 230 gibt den D-Eingang des D-Flipflops 232 frei. Das nächstfolgende Taktsignal f_C2, das an den Takteingang CK des D-Flipflops 232 angelegt wird, triggert dieses Flipflop 232 in den Setzzustand. Das sich ergebende gesetzte Ausgangssignal des D-Flipflops 232 (Signal TJST), das dem Rücksetzeingang R des 256-Bit-Zählers 234 zugeführt ist, setzt den 256-Bit-Zähler 234 auf Null zurück. Zusätzlich gibt das Signal TJST, das einem Eingang des UND-Glieds 236 zugeführt ist, dieses UND-Glied 236 frei für den Durchtritt der Taktimpulse f_C2 zum Takteingang CK des 256-Bit-Zählers 234. Das Ausgangssignal des höchstwertigen Bits des 256-Bit-Zählers 234 wird dem Rücksetzeingang R des D-Flipflops 232 zugeführt. Zusätzlich wird das Signal TJST einem Rücksetzeingang R des RS-Flipflops 230 zugeführt. Wenn der 256-Bit-Zähler 234 auf Null zurückkehrt nach dem Zählen von genau 256 Zyklen des Taktsignals f_C2, setzt dessen höchstwertiges Bit, das dem Rücksetzeingang R des D-Flipflops 232 zugeführt wird, dieses Flipflop 232 zurück und beendet das Signal TJST (Fig. 13C). Die Beendigung des Signals TJST inhibiert oder sperrt einen Eingang des UND-Glieds 222 und hält so die Verknüpfung des Taktsignals f_C2 über das UND-Glied 226 durch das Signal TJST. Zusätzlich inhibiert oder sperrt es das Verknüpfen der Taktsignale f_C2 über das UND-Glied 236 und setzt das RS-Flipflop 230 zurück. Daher wird der 256-Bit-Zähler 234 von Null über einen vollständigen Zyklus in Umlauf geführt und hält wieder bei Null an.

Ein Decodierer 238, der die Bitzustände des 256-Bit-Zähler 234 empfängt, gibt ein Ausgangssignal TEND während der letzten Periode des Taktsignals f_C2 ab, bevor der 256-Bit-Zähler 234 auf Null zurückkehrt. Das Signal TEND wird einem Eingang des NAND-Glieds 220 zugeführt. Wie sich aus den Fig. 13D und 13C ergibt, besitzt das Signal TEND eine Breite gleich einem Zyklus des Taktsignals f_C2 und tritt gerade innerhalb des Endes der Zeit auf, die durch das Signal TJST definiert ist.

Ein monostabiler Multivibrator 240 wird durch das Ende des Signals TJST getriggert zur Erzeugung eines Ausgangsimpulses TNXT, das die gleiche Breite wie in Zyklus des Taktsignals f_C2 besitzt und das einem Eingang des UND-Glieds 218 zugeführt wird. Wie sich aus den Fig. 13C und 13E ergibt, ist das Signal TNXT gerade außerhalb des Endes der Zeit angeordnet, die durch das Signal TJST bestimmt ist.

Eine aus einem Decodierer 242 und zwei D-Flipflops 244, 246 bestehende Schaltung bestimmt, ob 256-Bit-Zähler 200 den zyklischen Umlauf mit der gleichen Zeit bezüglich des Eintreffens des Signals PGC′ fortsetzt oder gegenüber dieser Zeit voreilen oder nacheilen soll. Die Bitzustände des 256-Bit-Zählers 120 (Fig. 6) werden dem Decodierer 242 zugeführt. Wenn der Zählerstand im Zähler 120 beim Auftreten des Signals vom Flipflop 108 (Fig. 6) 127, 128 oder 129 beträgt, sind beide Ausgangssignale vom Decodierer 242 zu den D-Eingängen der D-Flipflops 244 und 246 auf "0" und bleiben beide D-Flipflops 244 und 246 im Rücksetzzustand. Daher werden das UND-Glied 218 und das NAND-Glied 220 durch die an deren Eingänge von den D-Flipflops 244 bzw. 246 angelegten "0"-Signalen gesperrt. Das sich ergebende "1"-Ausgangssignal des NAND-Glieds 220 gibt einen Eingang des UND- Glieds 222 frei. Bei dem nächsten Auftreten des Signals PGC′ wird ein Signal TJST unverändert über das UND-Glied 222 und das ODER-Glied 224 einem Eingang des UND-Glieds 226 zugeführt. Daher werden Taktimpulse f_C2 über das UND-Glied 226 zum 256-Bit-Zähler 200 während genau der Periode des Signals TJST übertragen. Während des Signals TJST werden genau 256 Zyklen des Taktsignals f_C2 empfangen und wird der 256- Bit-Zähler 200 von einem Ursprungszustand aus im Zyklus geführt und zum selben Zustand am Ende des Signals TJST zurückgeführt.

Wenn der Inhalt des 256-Bit-Zählers 120 (Fig. 6) 130 oder mehr beträgt bei dem Auftreten des Signals , wird eine "1" an den D-Eingang des D-Flipflops 246 angelegt und wird dieses Flipflop 246 in den Setzzustand durch das Signal getriggert, wodurch eine "1" am Eingang des NAND-Glieds 220 auftritt. Das Signal TEND vom Decodierer 238 (Fig. 13B), das mit dem letzten Taktimpuls des Taktsignals f_C2 im Signal TJST übereinstimmt, gibt den letzten Eingang des NAND-Glieds 220 frei und erreicht daher eine "0" an dessen Ausgang, das einem Eingang des UND-Glieds 222 zu diesem Zeitpunkt zugeführt wird. Da das UND-Glied 222 gesperrt ist, sperrt es seinerseits einen Eingang des UND-Glieds 226 und unterdrückt den letzten auftretenden Taktimpuls f_C2 während es Signals TJST. Statt daß der 256-Bit-Zähler 200 genau 256 Impulse zählt und auf den gleichen Wert während des Signals TJST zurückkehrt, zählt er daher 255 Impulse, wobei dessen Inhalt um eine Zählstufe verzögert wird. Folglich tritt in Anschluß an das nächste Eintreffen des Signals PGC′ der Zeitpunkt, zu dem der 256-Bit-Zähler 200 auf Null zurückkehrt und ein Signal MSB zur Anlage an den Setzeingang S des Flipflops 108 erzeugt, einen Zyklus des Taktsignals f_C2 später auf während des Signals TJST als bei dem vorhergehenden Zyklus. Folglich erzeugt das Flipflop 108 (Fig. 6) das Signal FF₂₂ einen Taktzyklus später beim Phasenmeßbetrieb und wird ein Taktimpuls f_C2 weniger durch das UND-Glied 110 in den Takteingang CP des 256-Bit-Zählers 120 durchgeschaltet vor dem Eintreffen des Phasenbezugssignals am Eingang 102, das am Rücksetzeingang R des Flipflops 108 anliegt, wodurch das Sammeln oder Addierzählen des Phasenfehlers beendet wird. Daher ist am Ende dieses Phasenmeßzyklus der Inhalt des 256-Bit-Zählers 120 um Eins kleiner als in dem vorhergehenden Zyklus. Während der Inhalt des 256-Bit-Zählers 120 nach der Korrektur um einen Zählerstand, wie sie zuvor erläutert worden ist, weiterhin 129 überschreitet, wird eine zusätzliche Einstellung des Zählerstandes des 256-Bit-Zählers 200 (Fig. 11) durchgeführt um eine Zählstufe pro Meßzyklus bis der Inhalt des 256-Bit-Zählers 120 innerhalb des Bereiches von 128 Plus oder Minus einer Zählstufe fällt.

Wenn der Zählerstand des 256-Bit-Zählers 120 niedriger als 127 beim Auftreten des Signals ist, wird der D-Eingang des D-Flipflops 244 durch den Decodierer 242 freigegeben und wird das D-Flipflop 244 in den Setzzustand bei Eintreffen des Signals getriggert. Dessen gesetztes Ausgangssignal legt eine "1" an einen Eingang des UND-Glieds 218 an. Bei Eintreffen des nächsten Signals PGC′ erzeugt der monostabile Multivibrator 240 ein Signal TNXT (Fig. 13E) in Anschluß an das Ende des Signals TJST (Fig. 13C), das über das UND-Glied 218 und das ODER-Glied 224 einem Eingang des UND-Glieds 226 zugeführt wird. Dies erstreckt die Freigabe des UND-Glieds 226 über einen zusätzlichen Zyklus des Taktsignals f_C2. Daher zählt der 256-Bit-Zähler 200 257 Impulse des Taktsignals f_C2 statt 256 Impulse und kommt dann zur Ruhe, wobei er mehr Zählstufen enthält als er zu Beginn des Zyklus enthalten hat. Da der 256-Bit-Zähler 200 nun einen höheren Zählerstand besitzt, erzeugt er in Anschluß an das nächste Eintreffen des Signals PGC′ das Signal MSB um einen Zyklus des Takt signals f_C2 früher, als bei dem vorhergehenden Zyklus. Dies bewirkt eine Erhöhung des Zählerstandes, der im 256-Bit- Zähler 220 gespeichert ist. Diese Vorgehensweise wird fort gesetzt um einen Zählschritt pro Meßzyklus, bis der Zähler stand des 256-Bit-Zählers 120 in den zulässigen Bereich fällt.

Wenn auch bei dem erläuterten Ausführungsbeispiel die Ver zögerung der wirksamen Zeit des Signals PGC′ verändert worden ist, ist es selbstverständlich möglich, zu dem gleichen Ergebnis zu kommen, wenn die wirksame Zeit des Phasenbezugs signals verändert wird, das dem Eingangsanschluß 102 zuge führt ist. Zusätzlich kann statt eines Nennwertes von 128 Plus oder Minus eins, der im 256-Bit-Zähler 120 aufrechter halten wird, jeder geeignete andere Nennwert in diesem auf rechterhalten werden durch eine geeignete Änderung des Be triebes des Decodierers 242.

Claims

1. Servo-Steuervorrichtung zum Steuern der Drehung eines Dreh gliedes, mit
einem Antriebssystem zum Antreiben des Drehgliedes,
einem Signalgenerator zum Erzeugen eines von der Drehzahl und der Winkelstellung des Drehgliedes abhängigen Signals,
einem Bezugssignalgenerator zum Erzeugen eines von einer Soll- Winkelstellung des Drehgliedes abhängigen Bezugssignals und
einer Steuereinrichtung zum Steuern des Antriebssystems,
dadurch gekennzeichnet,
daß die Steuereinrichtung zum Steuern der Drehzahl und der Phase des Drehgliedes ausgebildet ist und sowohl den Drehzahl- als auch den Phasenfehler berücksichtigt, wobei zusätzlich ein Restphasenfehler vorhanden sein kann,
daß ein erster Zähler (120) das Zeitintervall zwischen dem von der Winkelstellung des Drehgliedes abhängigen Signals (PGC) und dem Bezugssignal in einen dem Phasenfehler entsprechenden ersten Zählwert umsetzt und die Steuereinrichtung das Antriebs system entsprechend dem ersten Zählwert steuert, und
daß eine Restfehlerkompensationsschaltung (106) vorgesehen ist, die den Zeitpunkt der Wirksamkeit entweder des von der Winkel stellung des Drehgliedes abhängigen Signals (PGC) oder des Bezugssignals in Abhängigkeit von dem ersten Zählwert des ersten Zählers (120) derart steuert, daß dieser erste Zählwert zur Beseitigung des Restphasenfehlers geändert wird.

2. Servo-Steuervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Restfehlerkompensationsschaltung (106) eine Verzöge rungsschaltung (228, 230, 232, 234, 236, 226, 200) enthält, die das von der Winkelstellung des Drehgliedes abhängige Signal (PGC) und/oder das Bezugssignal verzögert.

3. Servo-Steuervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Restfehlerkompensationsschaltung (106) einen Decodie rer (242) für den ersten Zählwert enthält, der ein erstes Ausgangssignal erzeugt, wenn der erste Zählwert einen ersten Wert überschreitet und ein zweites Ausgangssignal erzeugt, wenn der erste Zählwert einen zweiten Wert unter dem ersten Wert unterschreitet.

4. Servo-Steuervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Restfehlerkompensationsschaltung (106) einen Restfeh lerkompensator (204) enthält, der abhängig von dem ersten und dem zweiten Ausgangssignal des Decodierers (242) den ersten Zählwert in Richtung auf einen Wert zwischen dem ersten und dem zweiten Wert ändert.

5. Servo-Steuervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß ein Taktsignalgenerator Zyklen eines Taktsignals erzeugt, daß die Restfehlerkompensationsschaltung (106) einen zweiten Zähler (200) enthält zum Zählen der Zyklen und zum Erzeugen eines Ausgangssignals (MSB) bei Erreichen eines vorgegebenen zweiten Zählwerts, wobei der erste Zähler (120) abhängig von diesem Ausgangssignal (MSB) beginnt, das Zeitintervall in den ersten Zählwert umzusetzen, und abhängig vom Bezugssignal dieses Umsetzen beendet.

6. Servo-Steuervorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Restfehlerkompensator (204) den ersten Zählwert um jeweils eine Zählstufe ändert.

7. Servo-Steuervorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß der Zeitpunkt des Ausgangssignals (MSB) des zweiten Zählers (200) um eine Zeit änderbar ist, die einem Zyklus entspricht.

8. Servo-Steuervorrichtung nach Anspruch 1 bis 7, dadurch gekennzeichnet, daß eine Anlaufschaltung (202) den Betrieb der Restfehlerkom pensationsschaltung (106) während einer vorgegebenen Periode auch dem Einschalten der Servo-Steuervorrichtung verhindert.