DE2934737A1 - Automatische restphasenfehlerkompensationsschaltung fuer eine digitale servo-steuervorrichtung - Google Patents

Description

Patentanwälte

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HMANH IBER

28. August 1979

Sony Corporation 7-35 Kitashinagawa 6-chome Shinagawa-ku Tokyo/Japan

Automatische Restphasenfehlerkompensationsschaltung für eine digitale Servo-Steuervorrichtung

Die Erfindung betrifft allgemein digitale Steuerschaltungen bzw. Regelschaltungen, die zur Steuerung der Drehzahl und/ oder der Phase der Drehung eines Kopfes oder eines anderen Elementes eines Video-Bandgerätes verwendbar ist.

Herkömmlich werden analoge Servo-Steuerschaltungen zum Steuern bzw. Regeln der Drehzahl und/oder der Phase eines Motors verwendet, überlichweise triggern die herkömmlichen analogen Vorrichtungen die Erzeugung eines Rampensignals

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beim Auftreten eines vorgegebenen Ereignisses wie das Vorbeitreten eines Magnetpolstücks/ das an dem Drehglied angebracht ist, dessen Drehzahl und/oder Phase gesteuert bzw. geregelt werden soll, vor einer stationären Fühler- oder Aufnehmerspule, um ein Fühlersignal zu erzeugen. Ein Bezugssignal, das nach dem Fühlersignal auftritt, wird zum Abtasten und Speichern des Wertes des Rampensignals verwende^ der bei dem Auftreten des Bezugssignals vorhanden ist. Da sich das Rampensignal mit bekannter Geschwindigkeit ändert, ist die Amplitude des Rampensignals zu irgendeiner gegebenen Zeit proportional der Zeit nach dessen Auslösung. Der abgetastete und gespeicherte Analogwert, der proportional der Zeit zwischen dem Fühlersignal und dem Bezugssignal ist, wird als Ansteuersignal bzw. Antriebssignal für einen Motor verwendet.

Solche analoge Vorrichtungen hängen von der Widerstands/ Kapazitäts-Zeitkonstante von Schaltungskomponenten ab, die zur Erzeugung des Rampensignals verwendet werden, und verwenden üblicherweise kapazitive Speicherelemente, um die Abtast- und Speicherfunktion zu erreichen. Aufgrund der Widerstands- und Kapazitätstoleranzen diskreter Widerstände und Kondensatoren ist eine Handeinstellung während der Herstellung und des Unterhalts solcher Vorrichtungen erforderlich, wodurch sich die Herstell- und Unterhaltskosten erhöhen. Darüberhinaus ändern sich die Servo-Charakteristiken von analogen Schaltungen, die Kondensatoren und Widerstände verwenden, leicht aufgrund des Temperaturkoeffizienten und der Alterung der Bauelemente. Weiter kann ein analoge Technik verwendendes System praktisch nicht als integrierte Schaltung ausgebildet werden. Selbst wenn eine maximale

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Integration erreicht wird, ist es noch notwendig, diskrete Widerstände und Kondensatoren extern bzw. aussen anzuschliessen, da insbesondere Kondensatoren mit der Herstellung integrierter Schaltungen nicht verträglich ist und da der erreichbare Bereich von Widerstandswerten nicht zulässig ist. Folglich werden die Herstellkosten erhöht und können die erwähnten Temperatur- und Alterungsänderungen nicht überwunden werden. Darüberhinaus macht die Notwendigkeit des Zusammenfügens beim Zusammenbau und beim Einstellen solcher diskreter externer angeschlossenen Teile den Entwurf integrierter Schaltungen mit solchen externen Bauelementen bedeutungslos. Darüberhinaus wird, wenn eine solche integrierte Schaltung mit diskreten Komponenten hergestellt werden soll, die Anzahl der Stifte zum Anschluss an und von dem Chip der integrierten Schaltung erhöht, wobei diese Erhöhung zusammen mit der Grosse der diskreten Komponenten selbst in Widerspruch zu der gewünschten hohen Packungsdichte der Schaltung steht.

Digitale Servosysteme wurden zum Steuern der Drehung eines tyrehgliedes, beispielsweise eines Elektromotors verwendet. iiUfgrund von Langzeitänderungen bei Elektromotoren, bei elektronischen Teilen und deren Temperaturkennlinien kann jedoch ein Restfehler in einem digitalen Servosystem auftreten, insbesondere im die Phasensteuerung betreffenden Teil. Obwohl theoretisch dieser Fehler dadurch aufs Äusserste verringert werden kann, dass der Servo-Schleifenverstärkungsfaktor zu unendlich gemacht wird, ist eine solche Lösung nicht praktisch anwendbar'.

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Es ist daher Aufgabe der Erfindung eine digitale Servo-Steuervorrichtung anzugeben, die insbesondere für die Herstellung als integrierte Schaltung geeignet ist und bei der insbesondere Restphasenfehler in automatischer Weise kompensierbar sind.

Gemäss einem Merkmal der Erfindung ist eine Servo-Steuervorrichtung zum Steuern der Drehung eines Drehgliedes vorgesehen, die eine Einrichtung zum Antreiben des Drehgliedes, eine Einrichtung zum Erzeugen eines Winkellagesignals abhängig von der Winkellage bzw. -stellung des Drehgliedes, eine Einrichtung zum Erzeugen eines Bezugssignals abhängig von einer Soll-Winkelstellung des Drehgliedes, eine Einrichtung zum Sammeln (Addierzählen) einer Digitalzahl abhängig von einer Zeit zwischen dem Winkellagesignal und dem Bezugssignal, eine Einrichtung zum Steuern der Antriebseinrichtung abhängig von der Digitalzahl, wodurch eine Phasensteuerung des Drehgliedes erreichbar ist, und eine Einrichtung aufweist zum Ändern einer Zeitsteuerung bzw. eines Zeitpunktes von entweder dem Winkellagesignal oder dem Bezugssignal abhängig von der Digitalzahl, wodurch die Digitalzahl in Richtung auf einen vorgegebenen Wert änderbar ist.

Die Erfindung gibt also eine digitale Servo-Steuervorrichtung zum Steuern eines Antriebsmotors an, die Drehzahl- und Phasenfehlerzahlen sammelt bzw. addiert und ein impulsbreitenmoduliertes Signal abhängig davon erzeugt. Phasenfehler werden durch Zählen von Impulsen eines Taktsignals zwischen dem Eintreffen eines Lage-

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signals abhängig von der Drehstellung des Antriebsmotors und dem Eintreffen eines Bezugssignals gemessen. Eine automatische Restfehlerkompensationsschaltung steuert eine Verzögerung für das Lagesignal abhängig von dem Restphasenfehlei^ um diesen aufs Äusserste zu verringern.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen

Fig. 1 ein Blockschaltbild einer herkömmlichen Servo-Steuerschaltung,

Fig. 2A - 2G Signalverläufe, auf die bei der Erläuterung des Betriebes der herkömmlichen Schaltung gemäss Fig.1 bezuggenommen wird,

Fig. 3A - 3G Signalverläufe, auf die bei der Erläuterung des Grundprinzips des Betriebs einer digitalen Servo-Steuerschaltung zur Drehzahlsteuerung bezuggenommen wird,

Fig. 4A - 4B Signalverläufe,auf die bei der Erläuterung des Betriebs einer digitalen Servo-Steuerschaltung zur Phasensteuerung bezuggenommen wird,

Fig. 5 ein Blockschaltbild einer digitalen Servo-Steuervorrichtung einschliesslich einer Drehzahlfehlererfassungsschaltung zur Verwendung mit einer automatischen Restfehlerkompensationsschaltung gemäss der Erfindung,

Fig. 6 ein Blockschaltbild einer Phasenfehlererfassungsschaltung_/ die bei der digitalen Servo-Steuervorrichtung gemäss Fig. 5 verwendbar ist, die eine automatische Restfehlerkompensationsschaltung gemäss einem Ausführungsbeispiel der Erfindung enthält,

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Fig. 7A - 7M Signalverläufe_/ auf die bei der Erläuterung des Betriebes der Vorrichtung gemäss Fig. 5 und 6 bezuggenommen wird,

Fig. 8A - 8J vergrössert Teile der Fig. 7J bis 7M^wie sie innerhalb der Klammer g in Fig. 7M dargestellt wird, sowie zusätzliche wesentliche Signale,auf die bei der Erläuterung des Betriebs der Vorrichtung gemäss den Fig. 5 und 6 bezuggenommen wird,

Fig. 9 schematisch einen Teil eines Video-Bandgerätes mit sich drehenden Köpfen und mit einer Einrichtung zum Erzeugen von Bezugssignalen derart, dass sie für die Vorrichtung gemäss den Fig. 5 und 6 verwendbar ist,

Fig. 10 in Aufsicht einen Längenabschnitt eines Magnetbandes_/ auf dem verschiedene Spuren dargestellt sind,in denen Video-Ton- und Steuersignale mittels eines Video-Bandgerätes aufgezeichnet sind,

Fig. 11 ausführlich ein Blockschaltbild einer automatischen Restfehlerkompensationsschaltung gemäss einem Ausführungsbeispiel der Erfindung, die bei der Phasenerfassungsschaltung gemäss Fig. 6 verwendbar ist,

Fig. 12A- 12F Signalverläufe, auf die bei der Erläuterung der Anlaufsequenz der automatischen Restfehlerkompensationsschaltung gemäss Fig. 11 bezuggenonunen wird,

Fig. 13A - 13F Signalverläufe auf die bei der Erläuterung des Normalbetriebs der automatischen Restfehlerkompensationsschaltung gemäss Fig. 11 bezuggenommen wird.

Fig. 1 zeigt zunächst eine Servo-Steuerschaltung herkömmlicher Art, bei der das Ansteuersignal für einen Motor 12 gesteuert wird, um eine Drehzahl- und/oder Phasensteuerung bzw. -regelung

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der Motordrehung zu erreichen. Ein Drehstellungssignalgenerator 13 besitzt beispielsweise eine zur Drehung mit der Welle des Motors 12 mechanisch gekuppelte Scheibe 13a, wobei der Motor 12 beispielsweise die Köpfe eines Video-Bandgerätes antreibt. Mindestens ein Magnetpolstück 13b kann an der Scheibe 13a zur Drehung mit dieser vor einer Aufnehmerspule 13c befestigt sein. Bei jeder Vorbeibewegung eines Magnetpolstücks 13b vor der Aufnehmerspule 13c wird ein Impuls P_ (Fig. 2A) in der Aufnehmerspule 13c induziert, wobei ein solcher Impuls P„ über einen Eingang 10 der Servo-Steuerschaltung einem Wellenformer 14 zugeführt wird. Selbstverständlich können auch andere Arten von Drehstellungssignalgeneratoren verwendet werden wie elektrooptische, elektrostatische und elektromechanische Vorrichtungen oder dergl. anstelle des erläuterten elektromagnetischen Generators 13.

Ein verzögernder monostabiler Multivibrator 16 empfängt das Ausgangssignal des Wellenformers 14 und erzeugt einen Ausgangsimpuls (Fig. 2B), der um eine vorgegebene Zeit später endet. Ein verknüpfender monostabiler Multivibrator 18 wird in den EIN-Zustand getriggert durch die negativ werdende Abfallflanke des Ausgangssignals des monostabilen Multivibrators 16. Ein Impulsausgangssignal des verknüpfenden monostabilen Multivibrators 18 wird dem Eingang eines Rampensignalgenerators 20 zugeführt. Wenn das Ausgangssignal des verknüpfenden monostabilen Multivibrators 18 (MM) am Eingang des Rampensignalgenerators 20 vorhanden ist, erzeugt letzterer ein ansteigendes Rampensignal (Fig. 2C), dessen Amplitude an jedem Punkt proportional der Zeit bis zu diesem von dem Beginn des Signales von dem verknüpfenden monostabilen Multivibrator 18 ist.

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Ein Bezugssignalgenerator 26 der jede übliche Quelle eines Bezugssignals wie beispielsweise ein Quarzoszillator, eine Netzfrequenzquelle, eine Vertikalsynchronsignalquelle oder ein Steuersignal sein kann, das auf einem Magnetband aufgezeichnet ist, führt ein Impuls-Bezugssignal (Fig. 2D) dem Eingang eines verzögernden monostabilen Multivibrators (MM) zu. Bei dem in Fig. 1 dargestellten Ausführungsbeispiel ist angenommen, dass das Ausgangssignal des Bezugssignalgenerators 26 ein Vertikalsynchronimpuls ist. Der verzögernde monostabile Multivibrator 28 ist so getriggert, dass er ein Impulsausgangssignal fester Dauer ( Fig. 2E) durch die negativ werdende Abfallflanke des Signals vom Bezugssignalgenerator 26 erzeugt. Das um eine feste Verzögerungszeit verzögerte Impulsausgangssignal des verzögernden monostabilen Multivibrators 28 wird dem Eingang eines Abtastimpulsgenerators 30 zugeführt, der daraufhin einen kurzen Abtastimpuls (Fig. 2F) dem entsprechenden Eingang einer Abtastschaltung 32 zuführt. Die Abtastschaltung 32 tastet bei Empfang des Abtastimpulses (Fig. 2F) die Grosse des Rampensignals (Fig. 2C) ab, das dann an deren anderen Eingang auftritt und führt die abgetastete Grosse einer Halte- oder Speicherschaltung 22 zu, die daraufhin die abgetastete Grosse des Rampensignals speichert, bis ein neuer Wert bzw. eine neue Grosse empfangen wird. Der in der Speicherschaltung 22 gespeicherte Analogwert wird einem Eingang eines Motor-Ansteuerverstärkers 24 zur Verstärkung darin zugeführt, wobei das sich ergebende verstärkte Ansteuersignal (Fig. 2G) dem Motor 12 zu dessen Ansteuerung zugeführt wird.

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Bei dem dargestellten Ausführungsbeispiel besitzt vor dem Auftreten des Abtastimpulses (Fig. 2F) die dem Motor zugeführte Spannung als Ergebnis eines in der Speicherschaltung 22 während des vorhergehenden Zyklus gespeicherten Signals den Wert E₁. Bei Auftreten des Abtastimpulses wird eine neue Spannung E_? mit einer Amplitude, die um A E grosser als E₁ ist, dem Motor 12 zugeführt,um die Motordrehzahl zu erhöhen. Andererseits kann die Spannung vom Verstärker 24 eine Bremse betätigen, durch die die Verzögerungskraft auf dem Motor proportional der Amplitude in geeigneter Weise verringert oder erhöht werden kann, wodurch die Motordrehzahl und -phase in vorgegebener Beziehung zum Bezugssignal vom Bezugssignalgenerator 26 gehalten wird.

Das Prinzip eines Beispiels einer digitalen Servo-Steuerschaltung, die bei der Erfindung verwendbar ist, wird im Folgenden in Bezug auf die Fig. 3A bis 3G näher erläutert. Im allgemeinen ist es Zweck einer solchen digitalen Servo-Steuerschaltung Steuersignale zu erzeugen, die die Zeit T zwischen einem ersten Ereignis,wie der Erzeugung eines Impulssignals P_G (Fig. 3A) und dem Auftreten eines zweiten Ereignisses, wie die positiv werdende Flanke eines Bezugssignals (Fig. 3B) konstant halten. Das Impulssignal P_G gemäss Fig. 3A kann beispielsweise das Ausgangssignal des Impulsgenerators 13 (Fig. 1) sein, und das die positiv werdende Vorderflanke des Signals gemäss Fig. 3B erzeugende Ereignis kann beispielsweise das Auftreten eines Impulses von einem Quarzoszillator, ein von einem Magnetband wiedergegebenes Steuersignal, ein Netzfrequenzimpuls oder ein Vertikalsynchronsignal sein.

Um die Notwendigkeit eines Rampensignalgenerators und einer Abtastspeicherschaltung zur Erzeugung eines Motor-Steuersignals zu vermeiden, verwendet das beispielhafte digitale

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Servo-System Impulsbreitenmodulation zur Erzeugung eines Signals, das mehr oder weniger Energie enthält abhängig von der Koinzidenz oder der fehlenden Koinzidenz der positiv werdenden Flanke des Bezugssignals gemäss Fig. 3B mit dem Verstreichen der Periode T, die vom Dreh-Impulssignal P_G gemessen wird. Die Signale gemäss Fig. 3A und 3B können zur Bestimmung der Vorder- und der Rückflanke eines Impulssignals verwendet werden, wie das in Fig. 3C dargestellt ist, das einen Steuerzyklus der digitalen Servo-Steuerschaltung definiert. Während des Steuerzyklus gemäss Fig. 3C wird eine grosse Anzahl von Taktimpulsen, wie gemäss Fig. 3D, in einem Zähler gezählt. Die Fig. 3E, 3F und 3G zeigen die Ausgangssignale einer ersten Stufe CT₁, einer zweiten Stufe CT_ bzw. einer η-ten Stufe CT_n eines Zählers. Auch wenn andere Beziehungen möglich sind, sei hier angenommen, dass, wenn die Zeit vom Dreh-Impulssignal P_G (Fig. 3A) zur positiv werdenden Flanke des Bezugssignals (Fig. 3B) genau gleich der Periode T ist, die n-te Stufe CT des Zählers einen vollen Zyklus vollendet, der in Koinzidenz mit dem Impulssignal P_G gemäss Fig. 3A beginnt und bei (2) in Fig. 3G in Koinzidenz mit der positiv werdenden Vorderflanke des Bezugssignals oder Ereignisses gemäss Fig. 3B endet. Bei dem in Fig. 3G dargestellten Beispiel ergibt dies ein Impulssignal mit gleichen Niederpegel- und Hochpegelabschnitten, d.h., einem Tastverhältnis oder einer EIN-Zeit von 50 %. Die Durchschnittsenergie in einem solchen Signal liegt in der Mitte zwischen dem äussersten hohen und dem äussersten niedrigen Wert.

Wenn die Periode von dem Impuls P_Q zur positiv werdenden Flanke des Bezugssignals kürzer ist, als die Zeit T und zu einem Punkt (1) in Fig. 3G endet, enthält das sich

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ergebende Impulssignal von der η-ten Stufe des Zählers weniger Energie als zuvor angegeben. Andererseits wird, wenn die Periode vom Impuls P_ zur positiv werdenden Flanke des Bezugssignals länger ist als die Zeitperiode T und daher an einem Punkt (3) in Fig. 3G endet, ein impulsbreitenmoduliertes Signal erzeugt, das eine grössere Durchschnittsenergie besitzt, als das Signal mit einem Tastverhältnis von 50 %. Die Änderung der Durchschnittsenergie des impulsbreitenmodulierten Signals gegenüber dem mit einem Tastverhältnis von 50 % wird dann zum entweder Erhöhen oder Verringern der zu steuernden Drehzahl verwende^ beispielsweise der Drehzahl der sich drehenden Köpfe bei einem Video-Bandgerät (VTR).

Die Beziehung zwischen dem Impulssignal P_G (Fig. 4A) und der positiv werdenden Vorderflanke eines Bezugssginals (Fig. 4B) ist weiter als Phasenwinkel 0 definiert. Beim entweder Steuern der Drehzahl- oder der Phasenbeziehung stellt die digitale Servo-Steuerschaltung periodisch ihr Ausgangssignal ein, um den Phasenwinkel 0 auf deren vorgegebenen Wert zurückzubringen .

Die Erzeugung von Signalen, die bei einer beispielhaften digitalen Servo-Steuerschaltung verwendbar sind, die zur Verwendung bei der Erfindung geeignet ist, wird nun anhand der Fig. 9 und 10 näher erläutert.

Ein übliches Video-Magnetband 35 (Fig. 10) kann darauf Aufzeichnungen in an sich bekannter Weise in mehreren schrägen Videospuren 37 sowie in einer Tonspur 36 parallel zu einem Längsrand des Bandes und einer Steuerspur 38 längs des anderen Längsrandes des Bandes enthalten. Obwohl dies für die Durch-

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führung der Erfindung nicht wesentlich ist, kann jede der Spuren 37 in üblicher Weise die Videoinformation für ein einziges Halbbild enthalten. Die Steuerspur 38 kann Steuersignale aufgezeichnet an beabstandeten Stellen enthalten, die den Spuren 37 entsprechen, abhängig von den Vertikalsynchronimpulsen des in der Spur 37 aufgezeichneten Videosignals.

Die schrägen Videospuren 37 werden durch einen ersten und einen zweiten Videokopf 39A und 39B (Fig. 9) aufgezeichnet und/oder wiedergegeben, die um eine Drehwelle 41 in an sich bekannter Weise gedreht werden. Eine Scheibe 40 kann an der Welle 41 befestigt sein zur Drehung mit den Videoköpfen 39A und 39B. Mehrere_/zweckmässigerweise sechs Magnetpolstücke 42A bis 42F sind mit gleichen Winkelabständen längs des Umfangs der Scheibe 40 beabstandet. Eine erste Aufnehmerspule 43A und eine zweite Aufnehmerspule 43B sind in Winkelrichtung von einander beabstandet_; zweckmässigerweise um 18° neben dem Umfang der Scheibe 40. Wenn sich eines der Magnetpolstücke, beispielsweise das Magnetpokstück 42B im durch den Pfeil dargestellten Uhrzeigersinn vor den Aufnehmerspulen 43A und 43B bewegt, wird zunächst ein Signal PGA in der Aufnehmerspule 43A und dann ein zweites Signal PGB in der Aufnehmerspule 43B erzeugt. Die Zeit zwischen den Signalen PGA und PGB von den Aufnehmerspulen 43A bzw. 43B ist selbstverständlich von der Drehzahl. abhängig_/ mit der sich die Videoköpfe drehen. Bei dem dargestellten Ausführungsbeispiel werden sechs Ausgangsimpulse oder -signale von jedem der Aufnehmerspulen 43A und 43B während jeder Drehung der Scheibe 40 erzeugt.

Ein weiteiES Magnetpolstück 44 ist auf der Scheibe 40 angeordnet und eine Aufnehmerspule 45 ist fest so angeordnet, dass sich das Magnetpolstück 44 vor dieser einmal pro Drehung der

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Scheibe 40 vorbeibewegt, wobei die Aufnehmerspule 45 ein Impulssignal PGC erzeugt. Üblicherweise ist das Magnetpolstück 44 zu einem der Videoköpfe beispielsweise dem Videokopf 39A ausgerichtet. Daher besitzt der einzige Ausgangsimpuls PGC von der Aufnehmerspule 45 eine feste Beziehung zur Drehstellung der Videoköpfe 39A und 39B. Obwohl das für die Funktionsweise der Erfindung nicht notwendig ist, sind die Aufnehmerspulen 45, 43A und 43B so angeordnet, dass der Impuls PGC von der Aufnehmerspule 45 einem Impuls oder Signal PGA von der Aufnehmerspule 43A voreilt, das seinerseits einem Impuls oder einem Signal PGB von der Aufnehmerspule 43B voreilt. Anschliessend an diese drei Signale werden zusätzlich fünf Paare aus PGA- und PGB-Signalen von den Aufnehmerspulen 43A bzw. 43B erzeugt bevor das nächste PGC-Signal durch die Aufnehmerspule 45 erzeugt wird. Die obigen Beziehungen zwischen den Impulssignalen PGC, PGA und PGB für das bevorzugte Ausführungsbeispiel sind in den Fig. 7A bis 7C dargestellt.

Bezüglich der Fig. 5 und 6 wird angemerkt, dass die Drehzahl- und Phasen-Steuerfunktionen abhängig von Ausgangssignalen 62a bis 62d von einem Zähler 62 durchgeführt werden, der durch einen Quarzkristall 64 geeigneter Frequenz von beispielsweise 3,58 MHz gesteuert ist. Die Ausgangssignale des Zählers 62_/der als Zeitsteuer-Taktgeber wirkt, sind folgende:

Ausgangsleitung	Signal	Impulse)	Frequenz	kHz	(fco/1024)
62a	T. (schmale		3,5	MHz
62b	fC0		3,58	kHz	(fco/4)
62c	fci		895	kHz	(fco/32)
62d	fC2	112

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Die schmalen Zeitsteuerimpulse T. mit 3,5 kHz Abstand werden einem Setzeingang S eines Flipflops 70 zugeführt. In jedem Intervall triggert der Zeitsteuerimpuls T^ das gesetzte Ausgangssignal FF„ des Flipflops 70 in den angehobenen Zustand. Das Flipflop 70 wird zu einem Zeitpunktin jedem Zyklus rückgesetzt der von den Drehzahl- und Phasenfehlern eines Motors 76 zum Ansteuern der Köpfe 39A und 39B abhängt. Das Ausgangssignal FF2 des Flipflops 70 ist daher impulsbreitenmoduliert.

Die 3,58-MHz-Taktimpulse f _ werden einem Takteingang CP eines 1024-Bit-Zählers 66 zugeführt. Wenn die höchstwertige Ziffer (MSD) des 1024-Bit-Zählers 66 vom hohen Pegel zum niedrigen Pegel übergeht, wird die negativ werdende Flanke dieses Übergangs in einem Differentiator 68 differenziert und wird das sich ergebende Impulssignal dem Rücksetzeingang R des Flipflops 70 zugeführt. Dies beendet den Hochpegelzustand des Ausgangssignals FF ~ vom Flipflop 70.

Die Zeit in Anschluss an den Intervall-Zeitsteuerimpuls T., zu dem das Flipflop 70 rückgesetzt wird, hängt von dem Inhalt oder Zählerstand des 1024-Bit-Zählers 66 beim Auftreten des Intervall-Zeitsteuerimpulses T. ab. Wenn beispielsweise der Inhalt des 1024-Bit-Zählers 66 zu dem Augenblick, zu dem ein Intervall-Zeitsteuerimpuls T. auftritt. Null ist, kehrt die höchstwertige Ziffer (MSD) des 1024-Bit-Zählers 66 auf Null zurück 1024 Zyklen des Taktsignals f_CQ danach, was mit dem Auftreten des nächsten Intervall-Zeitsteuerimpulses T. in Koinzidenz ist. Das Flipflop 70 bleibt daher in seinem gesetzten Zustand während des Zyklus und dessen Ausgangssignal FF₂ besitzt ein Tastverhältnis der EIN-Zeit zur AUS-Zeit von 100 % und enthält seine maximale Energie.

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Da weiter genau 1024 Impulse des Taktsignals f zwischen benachbarten Intervall-Zeitsteuerimpulsen T. auftreten, wenn kein äusseres Ereignis einwirkt, kehrt der 1024-Bit-Zähler 66 in genau den gleichen Zustand zurück, d.h., auf den Zählerstand Null bei diesem Beispiel, bei jedem Auftreten jedes Intervall-Zeitsteuerimpulses T..

Im Gegensatz zum Vorstehenden wird, wenn der Inhalt des 1024-Bit-Zählers 66 sich von Null unterscheidet, beispielsweise einen Zählerstand von 512 besitzt bei dem Auftreten eines Intervall-Zeitsteuerimpulses T. , ein Rücksetzsignal dem Rücksetzeingang R des Flipflops 70 um 512 Zyklen des Taktsignals f _ nach dem Intervall-Zeitsteuerimpuls T^ zugeführt und wird der Hochpegelzustand des Ausgangssignals FF2 zu diesem Zeitpunkt beendet. Der nächste Intervall-Zeitsteuerimpuls T. tritt 512 Zyklen des Taktsignals f_CQ nach der Beendigung des Hochpegelzustands des Ausgangssignals FF₂ auf und setzt wieder das Flipflop 70 in den Hochpegelzustand. Bei diesem Beispiel ist das Ausgangssignal FF-wiederholt auf hohem Pegel für 512 Zyklen des Taktsignals f_,_Q und niedrig für 512 Zyklen des Taktsignals f_c__;was ein Tastverhältnis von 50% und eine Durchschnittsenerxe von der Hälfte gegenüber dem vorstehenden Beispiel ergibt. Jedes Tastverhältnis zwischen 0 und 100 % kann für das Ausgangssignal FF₂ durch Erreichen von Zählerständen zwischen 1023 und Null erreicht werden, die in dem 1024-Bit-Zähler 66 bei dem Auftreten eines Intervall-Zeitsteuerimpulses T. vorhanden sind.

Der 1024-Bit-Zähler 66 wird in einer zu erläuternden Weise periodisch rückgesetzt derart, dass die in ihm enthaltende Zahl bei dem Auftreten jedes Intervall-Zeitsteuerimpulses T. eine Beziehung zu Drehzahl- und Phasenfehlern besitzt.

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Aus der vorstehenden Beschreibung ergibt sich, dass das Tastverhältnis des Ausgangssignals FF _ nur einen von 1024 diskreten Werten besitzen kann. In Anschluss an jedes Rücksetzen des 1024-Bit-Zählers 66 auf einen unterschiedlichen Wert springt das Tastverhältnis des Ausgangssignals FF_ auf einen entsprechenden unterschiedlichen Wert und, falls keine Massnahmen zur Verhinderung vorgesehen werden,ergibt sich eine ruckförmige Steuerung des Motors 76. Um eine ruckförmige Steuerung des Motors 76 zu vermeiden, wird das impulsbreitenmodulierte Ausgangssignal FF₂ vom Flipflop 70 einem Integrator 72 zugeführt. Der Integrator 72 erzeugt ein sich langsam änderndes Ausgangssignal, das proportional der Durchschnittsenergxe des Ausgangssignals FF₂ ist und das die Änderung von einem Steuerwert zum anderen ausgleicht bzw. glättet. Dieses integrierte Signal wird durch einen Motor-Ansteuerverstärker verstärkt und dem Motor 76 zugeführt.

Fig. 5 zeigt weiter eine Einrichtung zum periodischen Zuführen eines Rücksetzsignals an einen Rücksetzeingang R des 1024-Bit-Zählers 66, wobei dieses Rücksetzsignal eine geeignete Zeitsteuerung bezüglich des Intervall-Zeitsteuersignals T. derart besitzt, dass eine geeignete Zahl im 1024-Bit-Zähler 66 bei jedem späteren Auftreten eines Intervall-Zeitsteuerimpulses T. enthalten ist, bis das nächste Rücksetzsignal dem Rücksetzeingang R des 1024-Bit-Zählers zugeführt wird. Insbesondere werden gemäss Fig. 5 solche periodischen Rücksetzsignale abhängig von Fehlern in der Drehzahl der Videoköpfe 39A und 39B (Fig. 9) erzeugt. Eine Drehzahlsteuerung ist selbstverständlich lediglich im Fall eines Gleichstrommotors erforderlich. Wenn anstelle des Motors 76 ein Wechselstrommotor verwendet wird, wird eine solche Drehzahlsteuerung von einem solchen Motor inhärent

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selbst durchgeführt und kann die bei dem Ausführungsbeispiel gemäss Fig. 5 vorgesehene Drehzahlsteuerung weggelassen werden. Jedoch ist eine Phasensteuerung, die später erläutert werden wird, auch bei einem Wechselstrommotor erforderlich.

Die Drehzahlsteuerung wird bei der Vorrichtung gemäss Fig.5 unter Verwendung der Zeitdifferenz zwischen dem Auftreten der beiden Signale PGA und PGB durchgeführt, zur Erzeugung eines Rücksetzsignals geeigneter Zeitsteuerung zur Anlage an den Rücksetzeingang R des 1024-Bit-Zählers 66. Das Signal PGA (Fig. 7B) wird über einen Eingangsanschluss 50 einem Verstärker 51 zugeführt. Das verstärkte Ausgangssignal PGA¹ des Verstärkers 51 wird einer Verzögerungsschaltung 54 zugeführt, sowie zu anderen Stellen der Vorrichtung, wie das noch erläutert wird. Die Verzögerungsschaltung 54 erzeugt einen Ausgangsimpuls (Fig. 7J)₇ dessen Abfallflanke bei Anlage an einen Setzeingang S eines Flipflops 56 das Flipflop 56 in den gesetzten Zustand triggert zur Erzeugung eines Hochpegelausgangssignals bzw. eines Drehzahlfehler-Verknüpfungssignals FF₁ hohen Pegels (Fig. 7K).

Das Signal PGB (Fig. 7C) wird über einen Eingangsanschluss 52 einem Verstärker 53 zugeführt. Das verstärkte Ausgangssignal PGB¹ des Verstärkers 53 wird dem Rücksetzeingang R des Flipflops 56 zugeführt. Die positiv werdende Vorderflanke des Signals PGB¹ bewirkt das Rücksetzen des Flipflops 56 und die Rückkehr des Drehzahlfehler-Verknüpfungssignals FF₁ in den Niederpegelzustand. Wie sich aus der vorstehenden Erläuterung ergibt, ist die Länge des Hochpegelzustandes des Drehzahlfehler-Verknüpfungssignals FF₁ durch die Zeit zwischen den Signalen PGA und PGB bestimmt.

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Die Verzögerungsschaltung 54 ist kein notwendiger Teil der Erfindung, jedoch zweckmässig um eine Verschachtelung der Drehzahl- und Phasenfehlersignale zu ermöglichen, wie das erläutert werden wird.

Das Drehzahlfehler-Verknüpfungssignal FF₁ wird einem Eingang eines UND-Glieds 82 zugeführt, das am zweiten Eingang das 895-kHz-Signal f .. empfängt. Daher wird eine Anzahl der 895-kHz-Impulse durch das UND-Glied 82 proportional zur Differenz zwischen den Ankuftszeiten der Signale PGA und PGB durchgeschaltet. Ein 1024-Bit-Zähler 78 wird bei Auftreten des PGA-Signals durch das verstärkte PGA¹-Signal rückgesetzt,das
seinem Rücksetzeingang R zugeführt ist. Die durch das UND-Glied 82 durch das Signal FF₁ verknüpften 895-kHz-lmpulse werden über ein ODER-Glied 88 einem Takteingang CP des 1024-Bit-Zählers 78 zugeführt. Daher besitzt am Ende des Drehzahlfehler-Verknüpfungssignals FF₁ der 1024-Bit-Zähler 78 eine Zahl oder einen Inhalt gespeichert, der proportional der Differenz zwischen den Ankunftszeiten der Signale PGA und PGB ist.

Das verstärkte Signal PGB¹ wird dem Setzeingang S eines
Flipflops 58 zugeführt, und dessen Ausgangssignal FF- wird dem Setzeingang S eines Flipflops 60 zugeführt. Das Ausgangssignal FF₁₀ des Flipflops 60 wird den Rücksetzeingängen R der Flipflops 58 und 60 zugeführ^ und Intervall-Impulse T. werden dem Takteingang des Flipflops 60 zugeführt. Das gesetzte Ausgangssignal FF _ des Flipflops 58
wird durch die Vorderflanke des Signals PGB¹ in den Einschaltzustand getriggert (Fig. 8B und 81), wodurch der
Setzeingang des Flipflops 60 freigegeben wird. Bei dem

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nächsten Auftreten eines Intervall-Zeitsteuerimpulses T. (Fig. 8G) am Ta,Jcteingang CP des Flipflops 60 wird das Flipflop 60 in seinen gesetzten Zustand getriggert und bekommt das Ausgangssignal FF₁₀ hohen Pegel. Dieser Zustand bleibt bestehen bis zum nächsten Eintreffen eines Intervall-Zeitsteuerimpulses T. am Takteingang CP des Flipflops 60 , wobei zu diesem Zeitpunkt dann das Flipflop 60 rückgesetzt wird. Die negativ werdende Rückflanke des Ausgangssignals FF_1n setzt, da es zum Rücksetzeingang des Flipflops 58 zurückgeführt wird, das Flipflop 58 zur Vorbereitung auf den nächsten Zyklus zurück. Wie sich aus der vorstehenden Beschreibung ergibt, beginnt das Ausgangssignal FF₁₀ mit dem ersten und endet mit dem zweiten Intervall-Zeitsteuerimpuls T. in Anschluss an das Auftreten des PGB-Signals.

Das zeitsteuerintervallbreite Ausgangssignal FF₁- wird einem Eingang eines UND-Glieds 84 und einem Eingang eines UND-Glieds 80 zugeführt. Der zweite Eingang des UND-Glieds 84 empfängt das 3,58-MHz-Taktsignal f_CQ. Daher wird mit Beginn bei einem Intervall-Zeitsteuerimpuls T. und mit Ende bei dem nächsten auftretenden Intervall-Zeitsteuerimpuls T. das 3,58-MHz-Taktsignal f durch das ODER-Glied 88 zum Ta^kteingang CP des 1024-Bit-Zählers 78 durchgeschaltet. Der 1024-Bit-Zähler 78 vollendet genau einen Zyklus während dieses Zeitsteuerintervalls und erzeugt ein negativ werdendes MSD-Signal zu einem Zeitpunkt, der von der Zahl abhängt, die zuvor in dem 1024-Bit-Zähler 78 während des Auftretens des Drehzahlfehler-Verknüpfungssginals FF.. vom Flipflop 56 gespeichert ist. Es sei daran erinnert, dass die Länge des

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Drehzahlfehler-Verknüpfungssignals FF. von der Zeit zwischen dem Auftreten der Signale PGA und PGB abhängt. Folglich ist der Zeitpunkt des Auftretens des MSD-Ausgangssignals des 1024-Bit-Zählers 78 nach dem Intervall-Zeitsteuerimpuls T^ in gleicher Weise von der Zeit zwischen den Signalen PGA und PGB abhängig. Je grosser der Zählerstand ist, der im 1024-Bit-Zähler 78 während des Auftretens des Drehzahlfehler-Verknüpfungssignals FF₁ gespeichert ist, um so eher nach dem Beginn des Ausgangssignals FF^₀ wird das MSD-Signal erzeugt. Die negativ werdende Flanke des MSD-Signals wird in einem DiffeKntiator 90 differenziert und über das UND-Glied 80, das durch das Ausgangssignal FF₁₀ freigegeben ist, dem Rücksetzeingang R des 1024-Bit-Zählers 66 zugeführt. Daher wird der 1024-Bit-Zähler 66 auf Null rückgesetzt in Anschluss an das Auftreten eines Intervall-Zeitsteuerimpulses T. zu einem Zeitpunkt, der von der Differenz der Ankunftszeiten der beiden Signale PGA und PGB abhängt.

Aus den Fig. 8A, 8B und 8G ergibt sich, dass mehrere Intervall-Zeitsteuerimpulse T. zwischen aufeinanderfolgenden Rücksetzungen des 1024-Bit-Zählers 66 auftreten. Da jedoch wie bereits erläutert genau 1024 Zyklen des Taktsignals f _ zwischen Intervall-Zeitsteuerimpulsen T. auftreten,wenn einmal der 1024-Bit-Zähler 66 in Anschluss an ein Signal PGB rückgesetzt ist, bleibt der Zeitpunkt des Auftretens des MSD-Ausgangssignals vom 1024-Bit-Zähler 66 und die sich anschliessende Rücksetzung des FlipflopB 70 von Zyklus zu Zyklus konstant. Dies ist in den Fig. 8H und 8J dargestellt gemäss denen während des Ausgangesignals FF₁₀ (Fig. 8J) das Flipflop 70 rückgesetzt wird, wie das durch den Pfeil in Fig. 8H dargestellt ist, und die rela-

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tiven EIN- und AUS-Zeiten des impulsbreitenmodulierten Signals FF₉ bleiben, wie sie erreicht sind, bis zum ι Zeitpunkt in Anschluss an ein Signal PGB.

bleiben,wie sie erreicht sind,bis zum nächsten Einstell-

Zusätzlich zur in der beschriebenen Weise abhängig von Drehzahlfehlern erreichten Korrektur wird auch eine Zahl im 1024-Bit-Zähler 78 gespeichert, die von Phasenfehlern zwischen der Winkellage der Motorwelle und einer Bezugswinkellage abhängt. Ein Phasenfehler-Verknüpfungssignals MDF wird einem Eingang eines UND-Glieds 86 zugeführt und das 895-kHz-Taktsignal fp* wird dem zweiten Eingang des UND-Glieds 86 zugeführt. Eine Anzahl von Zyklen des 895-kHz-Signals f_c1 wird abhängig von der Länge des Phasenfehler-Verknüpfunassignals MDF über das UND-Glied 86 und das ODER-Glied 88 zum Takteingang CP des 1024-Bit-Zählers 78 durchgeschaltet. Wie erläutert werden wird, tritt das Phasenfehler-Verknüpfungssignal MDF, das dem UND-Glied 86 zugeführt ist,zu einem vom Drehzahlfehler-Verknüpfungssignal FF,., das dem UND-Glied 82 zugeführt ist, unterschiedlichen Zeitpunkt auf. Daher sind die durch die beiden Verknüpfungssignale MDF und FF- verknüpften Taktimpulse im 1024-Bit-Zähler 78 kumulativ derart, dass sie den Inhalt oder Zählerstand in letzterem bestimmen, wobei beide zur Errichtung des Tastverhältnisses des Motor-AnsteuersignaIs bzw. -Antriebssignals beitragen.

Aus Fig. 6 ergibt sich, dass zur Erzeugung des Phasenfehler-Verknüpfungssignals MDF das einmal pro Umdrehung der Aufzeichnungsköpfe (Fig. 9) auftretende Signal PGC (Fig. 7A) über einen Eingangsanschluss 100 einem Verstärker 104 zugeführt wird und dass das sich ergebende verstärkte Signal PGC¹ dem Eingang einer automatischen Restfehlerkompensationsschaltung 106 zugeführt wird. Die automatische Restfehler-

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kompensationsschaltung 106 ist vorgesehen, um eine Kompensation bezüglich fester Verzögerungen im Signal PGC mit Bezug auf eine Bezugsphase und bezüglich Restphasenfehlern aufgrund Alterung des Motors und der elektronischen Komponenten, Temperatur und anderer Ursachen zu ermöglichen. Die automatische Restfehlerkompensationsschaltung 106,die weiter unten ausführlich erläutert werden wird, erzeugt einen Ausgangsimpuls (Fig. 7E), der dem Setzeingang eines Flipflops 108 zugeführt wird derart, dass letzteres gesetzt wird. Zur Vereinfachung der zunächst folgenden Beschreibung sei angenommen, dass die automatische Restfehlerkompensationsschaltung 106 eine feste Verzögerung vor dem Triggern des Flipflops 108 in den Setzzustand erreicht.

Ein Phasenbezugssignal,beispielsweise ein Vertikalsynchronimpuls oder ein entsprechendes Steuersignal, das auf der Steuerspur 38 (Fig. 10) aufgezeichnet ist, wird über einen Eingangsanschluss 102 dem Rücksetzeingang R des Flipflops 108 zugeführt. Das gesetzte Ausgangssignal FF«? des Flipflops 108 (Fig. 7E) besitzt folglich eine Dauer, die von der Beziehung zwischen den Ankunftszeiten des Signals PGC am Eingangsanschluss 100 und des Bezugssignals am Eingangsanschluss 102 abhängt. Diese Differenz zwischen den Ankunftszeiten ist proportional dem Phasenfehler zwischen der Ist-Winkellage der Aufzeichnungsköpfe und deren Soll-Winkellage. Das gesetzte Ausgangssignal FF₃₂ des Flipflops 108 wird einem Eingang eines UND-Glieds 110 zu dessen Freigabe zugeführt und das 112 kHz-Taktsignal f « wird einem zweiten Eingang des UND-Glieds 110 zugeführt. Daher ist eine Anzahl von Zyklen des Taktsignals f _2;die durch das UND-Glied 110 durch das gesetzte Ausgangssignal FF₂₂ des Flipflops 108 durchgeschaltet werden,proportional dem Phasenfehler.

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Ein 256-Bit-Zähler 120 wird bei Auftreten des PGC-Signals durch das Anlegen des verstärkten Signals PGC¹ an dessen Rücksetzeingang R rückgesetzt. Die durch das UND-Glied durch das Fehlersignal durchgeschalteten 112-kHz-Impulse werden über ein ODER-Glied 118 dem Takteingang CP des 256-Bit-Zählers 120 zugeführt. Daher wird in Anschluss an das Eintreffen eines jeglichen Impulses PGC eine Anzahl von 112-kHz-Impulsen im 256-Bit-Zähler 120 proportional zur Grosse des Phasenfehlers gezählt. Diese Zahl wird einmal pro Umdrehuung der Aufzeichnungsköpfe gespeichert, jedoch mehreremale pro Umdrehung verwendet, wie das weiter unten erläutert werden wird.

Ein Flipflop 112 empfängt das Phasenbezugssignal vom Eingangsanschluss 102 an seinem Setzeingang S. Das gesetzte Ausgangssignal FF_2n des Flopflops 112 wird dem Setzeingang S eines Flipflops 114 zugeführt, dessen gesetztes Ausgangssignal FF-. zu den Rücksetzeingängen R der Flipflops 112 und 114 zurückgeführt ist. In Anschluss an das Anlegen des Phasenbezugssignals an den Setzeingang S des Flipflops 112 gibt das Ausgangssignal FF₂₀ von diesem den Setzeingang des Flipflops 114 frei. Der nächste auftretende Intervall-Zeitsteuerimpuls T.,der einem Takteingang CP des Flipflops 114 zugeführt ist, triggert das Flipflop 114 in dessen gesetzten Zustand. Dadurch wird ein hoher Pegel oder ein Hochpegelzustand im gesetzten Ausgangssignal FF₂₁ des Flopflops 114 erzeugt, der andauert bis zum Augenblick des nächsten Auftretens des Intervall-Zeitsteuerimpulses T., wobei zu diesem Zeitpunkt das gesetzte Ausgangssignal FF₂₁ auf niedrigen Pegel übergeht.

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Daher dauert das Signal FF₃₁ (Fig. 7H) für ein Zeitsteuerintervall zwischen einem aufeinanderfolgenden Paar von Intervall-Zeitsteuerimpulsen T. (Fig.71) unmittelbar nach dem Auftreten eines Phasenbezugssignals (Fig.7D). jDas Signal FF₃₁ wird parallel jeweils einem Eingang von UND-Gliedern 116, 124 und 130 zugeführt, wobei zweite Eingänge der UND-Glieder 116 und 130 das 3,58-MHz-Taktsignal f_,_o empfangen. Die 3,58-MHz-Impulse werden durch das UND-Glied 116 während eines Zeitsteuerintervalls durchgeschaltet und über das ODER-Glied 118 dem Takteingang CP des 256-Bit-Zählers 120 zugeführt. Insgesamt 1024 Zyklen des Taktsignals f werden dem 256-Bit-Zähler 120 während des Zeitsteuerintervalls zwischen benachbarten Intervall-Zeitsteuerimpulsen T. zugeführt. Diese Anzahl der Zyklen des Taktsignals f_r_ zählt den 256-Bit-Zähler während vier vollständiger Zyklen vorwärts, wodurch schliesslich der gleiche Zählerstand erreicht wird, der ursprünglich darin enthalten war. Simultan empfängt ein 256-Bit-Zähler 126 1024 Zyklen des Taktsignals f_cor die durch das UND-Glied 130 durch das Signal FF^₁ durchgeschaltet sind und dann durch das ODER-Glied 132 einem Takteingang CP des Zählers 126 zugeführt sind. Jedesmal wenn die höchstwertige Ziffer (MSD) des 256-Bit-Zählers 120 auf Null rückkehrt, legt eine Differenzierschaltung 122 einen positiven Impuls an den zweiten Eingang des UND-Glieds 124 an. Da das UND-Glied durch das Signal FF-., zu diesem Zeitpunkt freigegeben ist, erreicht das sich ergebende durchgeschaltete Ausgangssignal des UND-Glieds 124 ein Rücksetzsignal SMD, das dem Rücksetzeingang R des 256-Bit-Zählers 126 zugeführt wird. Da der 256-Bit-Zähler 156 durch das Signal SMD an dessen Rücksetzeingang R jedesmal dann rückgestzt wird, wenn der 256-Bit-Zähler 120 einen Zyklus während des Vorhandenseins des

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Signals FF₂₁ vollendet, enthalten bei Beendigung des Signals FF₂₁ beide 256-Bit-Zähler 120 und 126 die gleiche Zahl ., wenn sie nach Empfang von 1024 Zyklen des Taktsignals f„ zur Ruhe kommen, wobei diese Zahl oder dieser Inhalt das Phasenfehlersignal wiedergibt, das ursprünglich in den 256-Bit-Zähler 126 eingegeben worden war.jEine aus einem Flipflop 140, einem UND-Glied 144, einem 256-Bit-Zähler 142 und einem UND-Glied 128 bestehende Schaltung bewirkt die Erzeugung von 256 Impulsen des 895-kHz-Taktsignals F_c1 in Anschluss an das Auftreten jedes Signals PGA, d.h., sechs Mal pro Umdrehung der Aufzeichnungsköpfe. Insbesondere wird das verstärkte Signal PGA¹ dem Setzeingang S des Flipflops 140 zugeführt. Das Signal TSFT vom gesetzten Ausgang Q des Flipflops 140 ( Fig. 8F) wird einem Eingang des UND-Glieds 144 und einem Eingang des UND-Glieds 128 zugeführt. Das 895-kHz-Taktsignal f . wird den zweiten Eingängen der UND-Glieder 144 und 128 zugeführt. Das Ausgangssignal des 256-Bit-Zählers 142 wird zum Rücksetzeingang R des Flipflops 140 rückgeführt,und das rückgesetzte Ausgangssignal Q des Flipflops 140 wird dem Rücksetzeingang R des 256-Bit-Zählers 142 zugeführt. Bei Auftreten des verstärkten Signals PGA¹ wird das Flipflop 140 gesetzt und das sich ergebende Signal TSFT vom Ausgang Q des Flipflops 140 gibt die UND-Glieder 128 und 144 frei, um das 895-kHz-Taktsignal f_c1 durchzuschalten. Der 256-Bit-Zähler 142, der anfangs rückgesetzt worden ist, beginnt die Impulse des Taktsignals f_c1 an seinem Takteingang CP zu zählen. Bei Erreichen eines Zählerstandes von 256 unterliegt das Ausgangssignal des 256-Bit-Zählers 142 einer Zustandsänderung, die am Rücksetzeingang R des Flipflops 140 zu dessen Rücksetzen wirksam wird. Das Entfernen des Freigabesignals TSFT (Fig. 7M) vom Setz-

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ausgang Q des Flipflops 140von den UND-Gliedern 128 und 144 beendet das Durchschalten des 895-kHz-Taktsignals f„„ Über die UND-Glieder 128 und 144. Dies tritt nach dem Durchschalten von genau 256 Zyklen auf. Zusätzlich bewirkt das positive Signal, das dann vom Rückgesetzten Ausgang Q des Flipflops 140auftritt, am Rücksetzeingang R des 256-Bit-Zählers 142,dass dieser zur Vorbereitung auf das nächste ankommende Signal PGA¹ zückgesetzt wird.

Das Signal PGA¹ wird auch dem Setzeingang S eines Flipflops 136 zugeführt. Das gesetzte Ausgangssignal des Flipflops 136 ist das Phasenfehler-Verknüpfungssignal MDF (Fig.7L und 8E), das einem Eingang eines UND-Glieds 86 gemäss Fig. 5 zugeführt wird. Da die 256 Impulse in den Takteingang CP des 256-Bit- oder Pufferzählers 126 durchgeschaltet werden, durchläuft der Zähler 126 einen vollständigen Zyklus und kehrt zum Stillstand zurück bei dem gleichen Zählerstand proportional zum Phasenfehler, den er enthalten hat bevor die 256 Impulse in ihn eingegeben worden sind. Das der höchstwertigen Ziffer (MSD) entsprechende negativ werdende Ausgangssignal vom 256-Bit-Zähler 126 tritt innerhalb seines 256-Bit-Zyklus an einer Stelle auf, die durch den ursprünglich darin enthaltenen Zählerstand bestimmt ist. Dieser Zählerstand ist, wie bereits erläutert, durch den Phasenfehler bestimmt, der ursprünglich im 256-Bit-Zähler 120 gespeichert war und in den 256-Bit-Zähler 126 während des Auftretens des Signals FF₂-] übertragen worden ist. Folglich ist der Zeitpunkt, zu dem das MSD-Ausgangssignal des Zählers 126 auftritt, proportional zum Phasenfehler. Das MSD-Ausgangssignal vom 256-Bit-Zähler 126 wird in einem Differentiator 134 differenziert und der sich ergebende negative Impuls wird dem Rücksetzeingang R des Flipflops 136 zugeführt.

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um das Phasenfehler-Verknüpfungssignal MDF zu beenden.

Wie sich wieder aus Fig. 5 ergibt, wird das Phasenfehler-Verknüpfungssignal MDF einem Eingang des UND-Glieds 86 zugeführt, wodurch das Durchschalten des 895-kHz-Taktsignals f_r1 freigegeben und die Anlage dieses Signals über das ODER-Glied 88 zum Takteingang CP des 1024-Bit-Zähler 78 ermöglicht wird. Es ist anzumerken, dass das Phasenfehler-Verknüpfungssignal MDF (Fig.7L) sechs Mal pro Umdrehung der Aufzeichnungsköpfe erzeugt wird, d.h., anschliessend an jedes Auftreten des Signals PGA, während der Phasenfehler lediglich einmal pro Umdrehung des Aufzeichnungskopfes d.h., anschliessend an das Signal PGC (Fig.7A) erfasst wird. Da jedoch der 256-Bit-Zähler 126 (Fig. 6) während genau 256 Taktimpulsen in Anschluss an den Empfang jedes Signals PGA angesteuert wird, wird der 256-Bit-Zähler 126 stets in seinen Start-Zählerstand am Ende der 256 Eingangsimpulse zurückgebracht. Folglich wird , bis ein neuer Phasenfehler erfasst und in den 256-Bit-Zähler 126 übertragen ist, das Phasenfehler-Verknüpfungssignal MDF vom Flipflop 136 in jedem dieser Zyklen zu den gleichen Zeitpunkten wiederholt.

Aus den Fig. 8A bis 8J ergibt sich, dass das Phasenfehler-Verknüpfungssignal MDF (Fig. 8E), das den Phasenfehler in den 1024-Bit-Zähler 78 lädt, während des Verzögerungsimpulsausgangssignals von der Verzögerungsschaltung 54 (Fig. 8C), das dem Setzeingang S des Flipflops 56 zugeführt ist, auftritt. Folglich wird die Speicherung der Impulse im 1024-Bit-Zähler 78 im Verhältnis zum Phasenfehler vor dem Ende des Verzögerungsimpulses von der Verzögerungsschaltung 54 (Fig. 8C) beendet. Nach dem Ende des Verzögerungsimpulses von der Ver-

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zögerungsschaltung 54 gibt das Drehzahlfehler-Verknüpfungssignal FF. (Fig. 8D) die weitere Speicherung der Impulse im 1024-Bit-Zähler 78 proportional zum Drehzahlfehler frei. Folglich werden Impulse proportional sowohl dem Phasenfehler als auch dem Drehzahlfehler in den 1024-Bit-Zähler 78 sechs Mal pro Umdrehung der Aufzeichnungsköpfe (Fig. 9) eingegeben und wird ein Rücksetzsignal vom 1024-Bit-Zähler 78 nach Differenzierung im Differentiator 90 dem Rücksetzeingang R des 1024-Bit-Zählers 66 in Anschluss an jedes Auftreten des Signals PGB zugeführt. Auf diese Weise wird der 1024-Bit-Zähler 66 zu einem Zeitpunkt rückgesetzt, der sowohl den Phasen- als auch den Drehzahlfehler berücksichtigt, wie das erläutert worden ist. Die periodisch wiederkehrenden MSD-Ausgangssignale des 1024-Bit-Zählers 66, die im Differentiator 68 differenziert werden und dem Rücksetzeingang R des Flipflops 70 zugeführt werden, sind ebenfalls abhängig von sowohl Phasen- als auch Drehzahlfehlern. Deshalb wird die Durchschnittsenergie des Ausgangssignals FF₂ des Flipflops 70 gemäss sowohl Phasen- als auch Drehzahlfehler in einer Richtung geändert, durch die erreicht wird, dass das durchschnittliche Ausgangssignal vom Integrator 72 bei Verstärkung durch den Verstärker 74 das Anlegen eines Signals an den Motor 76 bewirkt, der das Drehmoment des Motors so einstellt, dass Phasen- und Drehzahlfehler beseitigt werden.

Die automatische Restfehlerkompensationsschaltung 106 erreicht jedoch in der Tat keine feste Verzögerung des Signals PGC, wie das in der vorstehenden Beschreibung angenommen war. Vielmehr wird die Verzögerung, die durch die automatische Restfehlerkompensationsschaltung 106 erreicht wird, in einer

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Weise verändert, wie sie im Folgenden beschrieben wird, um Restphasenfehler zu kompensieren.

Der Startzeitpunkt der verzögernden Ausgangssignale der automatischen Restfehlerkompensationsschaltung 106 wird, wie das durch die gestrichelten Bereiche des Impulssignals in Fig. 7 E dargestellt ist verändert gemäss dem Inhalt bzw. der gespeicherten Zahl des 256-Bit-Zählers 120 am Ende des den Phasenfehler speichernden Zyklus. Der Inhalt bzw. die Zustände der einzelnen Stufen im 256-Bit-Zähler 126 werden parallel zur automatischen Restfehlerkompensationsschaltung 106 rückgeführt. Der rückgeführte Wert wird bei Auftreten des rückgesetzten Ausgangssignals FF„₂ des Flipflops 108 abgetastet, das auch zur automatischen Restfehlerkompensationsschaltung 106 rückgeführt wird. Diese dynamische Änderung in der Zeitsteuerung des Ausgangssignals der automatischen Restfehlerkompensationsschaltung 106 stellt den Nennwert des Phasenfehlersignals ein, der im 256-Bit-Zähler 120 gespeichert ist, in Anschluss an jeden seiner Zählzyklen, um Restphasenfehler zu überwinden.

Fig. 11 zeigt ein ausführliches Blockschaltbild einer automatischen Restfehlerkompensationsschaltung 106 gemäss einem Ausführungsbeispiel der Erfindung, das in der beispielhaften digitalen Servo-Schaltung gemäss den Fiq. 5 und 6 verwendbar ist. Kurz ausgedrückt wird das Ausgangssignal der automatischen Restfehlerkompensationsschaltung 106 durch das höchstwertige Bit (MSB) eines auf Null zurückkehrenden 256-Bit-Zählers erzeugt. Dieses Signal wird durch einen Differentiator differenziert zur Erzeugung des schmalen Impulses gemäss Fig. 7E. Der Zeitpunkt, zu dem der 256-Bit-Zähler 200 auf Null zurückkehrt, wird von Zyklus zu Zyklus beschleunigt

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oder verzögert (Voreilung bzw. Nacheilung) abhängig vom Zustand des 256-Bit-Zählers 120 (Fig. 6). Wenn der 256-Bit-Zähler 120 einen Zählerstand von 128 Plus oder Minus einer Zählstufe, d.h., zwischen 127 und 129 , enthält, wird der 256-Bit-Zähler 200 durch einen vollständigen Zyklus durch genau 256 Zyklen des Taktcignals f_c2 angesteuert und erzeugt ein Ausgangssignal zum gleichen Zeitpunkt in jedem Zyklus bezüglich des Empfangs des Signals PGC. Wenn der Inhalt des 256-Bit-Zählers 120 grosser als 129 ist, wird eine Zählstufe vom Inhalt des 256-Bit-Zählers 200 im folgenden Zyklus subtrahiert,um den Punkt zu ändern,an dem der 256-Bit-Zähler 120 Impulse zu speichern beginnt, bis der Inhalt des 256-Bit-Zählers 120 am Ende der Phasenfehler-Speicherperiode, die durch das gesetzte Ausgangssignal FF„₂ des Flipflops 108 bestimmt ist, auf 129 oder weniger verringert ist. Wenn der Inhalt des 256-Bit-Zählers 120 kleiner als 127 am Ende des Ausgangssignals FF₀₀ vom Flipflop 108 ist, wird eine Zählerstufe pro Zyklus im 256-Bit-Zähler 200 in Anschluss an das nächste Eintreffen eines Signals PGC¹ hinzuaddiert ,bis die Anzahl im 2b6-Bit-Zähler 120 einen Wert von 127 oder mehr am Ende der Zählperiode erreicht.

Auf diese Weise wird der Restphasenfehler in der Drehstellung des Drehglieds dadurch beseitigt, dass die Breite des Phasenbeitrags zum impulsbreitenmodulierten Impulszug um eine Taktimpulsbreite verändert werden kann in Anschluss an den Phasenmessbetrxeb. Der Restphasenfehler wird dann zum 25^C-Bit-Zähler 200 übertragen, wodurch der 256-Bit-Zähler 120 den Betrieb bei einem Zählerstand von 128 Plus oder Minus einem Zählschritt wieder beginnen kann.

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Ausführlich besteht die automatische Restfehlerkompensationsschaltung 106 aus einer Anlaufschaltung 202 und einem Restfehlerkompensatcr 204. Die Anlaufschaltung 202 ist vorgesehenem einen Betrieb des Restfehlerkompensators 204 zu verhindern, wenn die Vorrichtung erstmals eingeschaltet ist, bis eine ausreichende Zeit verstrichen ist, damit ein stabiler Servo-Betrieb erreicht werden kann.

Eine Spannung wird einem Eingangsanschluss 206 zugeführt und verbleibt daher so lange angelegt, wie die Vorrichtung eingeschaltet ist. Diese Spannung wird einem Eingang eines monostabilen Multivibrators 208 und einem UND-Glied 210 zugeführt. Ein rückgesetztes Ausgangssignal Q des monostabilen Multivibrators 208 wird einem zweiten Eingang des UND-Glieds 210 zugeführt. Das Ausgangssignal des UND-Glieds 210 wird dem D-Eingang eines D-Flipflops 212 zugeführt. Das gesetzte Ausgangssignal FX₁ des D-Flipflops 212 wird dem D-Eingang eines zweiten D-Flipflops 214 zugeführt. Das rückgesetzte Ausgangssignal FX₁ des D-Flipflops 212 wird einem Eingang eines UND-Glieds 216 zugeführt. Das Signal PGC wird den Takteingängen CK der D-Flipflops 212 und 214 zugeführt, sowie einem zweiten Eingang des UND-Glieds 216. Das gesetzte Ausgangssignal FX₂ des D-Flipflops 214 wird einem Eingang eines UND-Glieds 218 und einem NAND-Glied 220 zugeführt. Das Ausgangssignal des UND-Glieds 216 wird dem Ladeeingang LD des 256-Bit-Zählers 200 zugeführt. Der 256-Bit-Zähler 200 ist so ausgebildet, dass er auf seinen Mittelwert_/nämlich 128, voreingestellt ist, wenn er ein Hochpegelsignal oder eine "1" an seinem Ladeeingang LD vom UND-Glied 216 empfängt.

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Während der Anlauf-Sequenz hält das dem UND-Glied 218 zugeführte Signal FX₂ dieses UND-Glied 218 während der Anlauf-Sequenz gesperrt oder inhibiert. Das dem NAND-Glied 220 zugeführte Signal FX₂ stellt sicher, dass das Ausgangssignal des NAND-Glieds 220 auf hohem Pegel oder auf der binären "1" während der Anlauf-Sequenz bleibt. Das Hochpegelsignal vom NAND-Glied 220 wird einem Eingang eines UND-Glieds 222 zugeführt. Das Ausgangssignal des UND-Glieds 222 wird über ein ODER-Glied 224 dem Eingang eines UND-Glieds 226 zugeführt. Das UND-Glied 226 empfängt das 112-kHz-Taktsignai f 2 an seinem zweiten Eingang. Während der Zeit, während der das UND-Glied 226 an einem seiner Eingänge über das ODER-Glied 224 freigegeben ist, werden die 112-kHz-Taktsignale f ₂ dem Ta_kteingang CP des 256-Bit-Zählers 200 zugeführt. Wie das weiter unten ausführlicher erläutert werden wird, wird der zweite Eingang des UND-Glieds 222 während einer Zeitperiode freigegeben, die genau der Ankunftszeit der 256-Taktimpulse f „ am UND-Glied 226 entspricht. Daher wird der 256-Bit-Zähler 200 durch einen vollständigen Zyklus zyklisch gesteuert und kehrt zum Ruhezustand zurück, wobei er den gleichen Wert enthält, den er am Beginn hatte. In der Mitte des zyklischen Umlaufs des 256-Bit-Zählers 200 geht das höchstwertige Bit des 256-Bit-Zählers 200 auf Null zurück und erzeugt ein Ausgangssignal, das in einem Differentiator 201 differenziert wird, um ein Triggersignal (Fig. 7E) dem Setzeingang des Flipflops 108 (Fig.6) zuzuführen. Während der Anlauf-Sequenz ist dieser Anfangswert 128, wie das durch das Ladesignal am Ladeeingang LD des 256-Bit-Zählers 200 beim Auftreten jedes Signals PGC erreicht ist. Daher tritt während der Dauer des Ausgangs-

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impulses des monostabilen Multivibrators 208 das höchstwertige Bit MSB des 256-Bit-Zählers 200 zum gleichen Zeitpunkt in Anschluss an jedes Auftreten des Signals PGC auf.

Diese Beziehungen sind in den Fig. 12A bis 12F dargestellt. Wenn zunächst die Versorgung eingeschaltet wird, wird ein Hochpegelsignal (Fig. 12B) dem Eingangsanschluss 206 zugeführt und bleibt so während des gesamten Betriebes der Vorrichtung. Das Ausgangssignal des monostabilen Multivibrators 208 wird sofort in den Niederpegelzustand oder den Zustand der binären "0" getriggert und bleibt so während einer vorgegebenen Zeit (Fig. 12C). Das Ausgangssignal des UND-Glieds 210 (Fig. 12D) bleibt auf niedrigem Pegel bis zum Ende des Niederpegelzyklus des Ausgangssignals des monostabilen Multivibrators 208. Wenn einmal das Ausgangssignal des monostabilen Multivibrators 208 auf hohen Pegel übergeht, wird der D-Eingang des D-Flipflops 212 freigegeben und das nächstfolgende Signal PGC (Fig. 12A) triggert das D-Flipflop 212 in den Setzzustand zur Abgabe eines Signals FX. (Fig. 12E) an den D-Eingang des D-Flipflops 214. Zusätzlich wird das Freigabesignal FX_{1 f} das zuvor an den Eingang des UND-Glieds 216 angelegt ist, entfernt und durch ein Inhibiersignal ersetzt. Bei dem nächstfolgenden Signal PGC (Fig. 12A) wird das D-Flipflop 214 in den Setzzustand getriggert und legt ein Freigabesignal FX₂ (Fig. 12F) an einen Eingang des UND-Glieds 218 und des NAND-Glieds 220. Dies beendet die Anlauf-Sequenz.

Im Folgenden wird der Restfehlerkompensator 204 erläutert.

Das bereits erwähnte Signal TJST dauert genau 256 Eingangsimpulse des Taktsignals f_c2· Wenn der Inhalt des 256-Bit-Zählers 120 (Fig. 6) kleiner als 127 ist, wird das UND-Glied

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218 freigegeben zur Ausdehnung der Freigabezeit des UND-Glieds 226 um einen Taktimpuls f_c2· Daher wird der Zählerstand im 256-Bit-Zähler 200 um einen Taktimpuls in einem Zyklus inkromentiert oder vorwärtsgezählt. Andererseits wird, wenn der Inhalt des 256-Bit-Zählers 120 (Fig. 6) grosser als 129 ist, durch das NAND-Glied 220 die Zeitperiode des Signals TJST um ein Taktimpuls f , gekürzt, wodurch ein Taktimpuls zum 256-Bit-Zähler 200 verhindert bzw. blockiert wird, um den Inhalt des 256-Bit-Zähler3 200 um eine Zählstufe pro Zyklus zu verringern.

Eine einstellbare Verzögerungsschaltung 228 empfängt das Signal PGC (Fig. 13A) an seinem Eingang und erzeugt einen positiv werdenden Ausgangsimpuls (Fig. 13B). Die einstellbare Verzögerungsschaltung 228 ist anfangs so eingestellt, dass sie feste Verzögerungen in dem System kompensiert. Im Gebrauch kompensiert die zusätzlich automatisch eingestellte Verzögerung,die von dem Restfehlerkompensator 204 erreicht wird, Restphasenfehler, die im Laufe der Zeit auftreten können.

Eine Schaltung aus einem Setz/Rücksetz-Flipflop 230, einem D-Flipflop 232, einem 256-Bit-Zähler 234 und einem UND-Glied 236 erzeugt das Signal TJST, umfasst genau 256 Zyklen des Taktsignals f_,₂ (Fig. 13C) unmittelbar in Anschluss an die negativ werdende Rückflanke des Impulses (Fig. 13B) von der einstellbaren Verzögerungsschaltung 228. Das Setz/Rücksetz-Flipf lop, kurz RS-Flipflop 230 wird in den Setzzustand durch die negativ werdende Rückflanke des Ausgangssignals der einstellbaren Verzögerungsschaltung 228 getriggert. Das gesetzte Ausgangssignal des RS-Flipflops 230 gibt den D-Ein-

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gang des D-Flipflops 232 frei. Das nächstfolgende Taktsignal fppf das an den Takteingang CK des D-Flipflops 232 angelegt wird, triggert dieses Flipflop 232 in den Setzzustand. Das sich ergebende gesetzte Ausgangssignal des D-Flipflops 232 (Signal TJST)₇ das dem Rücksetzeingang R des 256-Bit-Zählers 234 zugeführt ist, setzt den 256-Bit-Zähler 234 auf Null zurück. Zusätzlich gibt das Signal TJST, das einem Eingang des UND-Glieds 236 zugeführt ist, dieses UND-Glied 236 frei für den Durchtritt der Taktimpulse f„₂ zum Takteingang CK des 256-Bit-Zählers 234. Das Ausgangssignal des höchstwertigen Bits des 256-Bit-Zählers 234 wird dem Rücksetzeingang R des D-Flipflops 232 zugeführt. Zusätzlich wird das Signal TJST einem Rücksetzeingang R des RS-Flipflops 230 zugeführt. Wenn der 256-Bit-Zähler 234 auf Null zurückkehrt nach dem Zählen von genau 256 Zyklen des Taktsignals f_C2/setzt dessen höchstwertiges Bit, das dem Rücksetzeingang R des D-Flipflops 232 zugeführt wird,dieses Flipflop 232 zurück und beendet das Signal TJST ( Fig. 13C). Die Beendigung des Signals TJST inhibiert oder sperrt einen Eingang des UND-Glieds 222 und hält so die Verknüpfung des Taktsignals f_Q2 über das UND-Glied 226 durch das Signal TJST. Zusätzlich inhibiert oder sperrt es das Verknüpfen der Taktsignale f_₂ über das UND-Glied 236 und setzt das RS-Flipflop 230 zurück. Daher wird der 256-Bit-Zähle 234 von Null über einen vollständigen Zyklus in Umlauf geführt und hält wieder bei Null an.

Ein Decodierer 238_;der die Bitzustände des 256-Bit-Zähler 234 empfängt, gibt ein Ausgangssignal TEND während der letzten Periode des Taktsignals f_₂ ab, bevor der 256-Bit-Zähler 234 auf Null zurückkehrt. Das Signal TEND wird einem Eingang des NAND-Glieds 220 zugeführt. Wie sich aus den

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Fig. 13D und 13C ergibt, besitzt das Signal TEND eine Breite gleich einem Zyklus des Taktsignals f_c2 und tritt gerade innerhalb des Endes der Zeit auf, die durch das Signal TJST definiert ist.

Ein monostabiler Multivibrator 240 wird durch das Ende des Signals TJST getriggert zur Erzeugung eines Ausgangsimpulses TNXT, das die gleiche Breite wie ein Zyklus des Taktsignals f_c2 besitzt und das einem Eingang des UND-Glieds 218 zugeführt wird. Wie sich aus den Fig. 13C und 13E ergibt, ist das Signal TNXT gerade ausserhalb des Endes der Zeit angeordnet, die durch das Signal TJST bestimmt ist.

Eine aus einem Decodierer 242 und zwei D-Flipflops 244, 246 bestehende Schaltung bestimmt, ob der 256-Bit-Zähler 200 den zyklischen Umlauf mit der gleichen Zeit bezüglich des Eintreffens des Signals PGC fortsetzt oder gegenüber dieser Zeit voreilen oder nacheilen soll. Die Bitzustfinde des 256-Bit-Zählers 120 (Fig. 6) werden dem Decodierer 242 zugeführt. Wenn der Zählerstand im Zähler 120 beim Auftreten des Signals FF vom Flipflop 108 (Fig. 6) 127, 128 oder 129 beträgt, sind beide Ausgangssignale vom Decodierer 242 zu den D-Eingängen der D-Flipflops 244 und 246 auf "0" und bleiben beide D-Flipflops 244 und 246 im Rücksetzzustand. Daher werden das UND-Glied 218 und das NAND-Glied 220 durch die an deren Eingänge von den D-Flipflops 244 bzw. 246 angelegten "0"-Signalen gesperrt. Das sich ergebende "1"-Ausgangssignal des NAND-Glieds 220 gibt einen Eingang des UND-Glieds 222 frei. Bei dem nächsten Auftreten des Signals PGC¹ wird ein Signal TJST unverändert über das UND-Glied 222 und das ODER-Glied 224 einem Eingang des UND-Glieds 226 zugeführt.

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Daher werden Taktimpulse f ~ über das UND-Glied 226 zum 256-Bit-Zähler 200 während genau der Periode des Signals TJST übertragen. Während des Signals TJST werden genau 256 Zyklen des Taktsignals f_c2 empfangen und wird der 256-Bit-Zähler 200 von einem Ursprungszustand aus im Zyklus geführt und zum selben Zustand am Ende des Signals TJST zurückgeführt.

Wenn der Inhalt des 256-Bit-Zählers 120 (Fig. 6) 130 oder mehr beträgt bei dem Auftreten des Signals FF₂₂ ' wird eine "1" an den D-Eingang des D-Flipflops 246 angelegt und Y?ird dieses Flipfiop 246 in den Setzzustand durch das Signal FF₂₂ getriggert^wodurch eine "1" am Eingang des NAND-Glieds 220 auftritt. Das Signal TEND vom Decodierer 238 (Fig . 13B)_/das mit dem letzten Taktimpuls des Taktsignals f„₂ im Signal TJST übereinstimmt, gibt den letzten Eingang des NAND-Glieds 220 frei und erreicht daher eine "0" an dessen Ausgang, das einem Eingang des UND-Glieds 222 zu diesem Zeitpunkt zugeführt wird. Da das UND-Glied 222 gesperrt ist, sperrt es seinerseits einen Eingang des UND-Glieds 226 und unterdrückt den letzten auftretenden Taktimpuls f_c2 während des Signals TJST. Statt dass der 256-Bit-Zähler 200 genau 256 Impulse zählt und auf den gleichen Wert während des Signals TJST zurückkehrt, zählt er daher 255 Impulse, wobei dessen Inhalt um eine Zählstufe verzögert wird. Folglich tritt in Anschluss an das nächste Eintreffen des Signals PGC¹ der Zeitpunkt, zu dem der 256-Bit-Zähler 200 auf Null zurückkehrt und ein Signal MSB zur Anlage an den Setzeingang S des Flipflops 108 erzeugt, einen Zyklus des Taktsignals f„₂ später auf während des Signals

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TJST als bei dem vorhergehenden Zyklus. Folglich erzeugt das Flipflop 108 (Fig. 6) das Signal FF_₂ einen TaktzyRlus später beim Phasenmessbetrieb und wird ein Taktimpuls f_~ weniger durch das UND-Glied 110 in den Takteingang CP des 256-Bit-Zählers 120 durchgeschaltet vor dem Eintreffen des Phasenbezugssignals am Eingang 102, das am Rücksetzeingang R des Flipflops 108 anliegt, wodurch das Sammeln oder Addierzählen des Phasenfehlers beendet wird. Daher ist am Ende dieses Phasenmesszyklus der Inhalt des 256-Bit-Zählers 120 um Eins kleiner als in dem vorhergehenden Zyklus. Während der Inhalt des 256-Bit-Zählers 120 nach der Korrektur um einen Zählerstand, wie sie zuvor erläutert worden ist, weiterhin 129 überschreitet, wird eine zusätzliche Einstellung des Zählerstandes des 256-Bit-Zählers 200 (Fig. 11) durchgeführt um eine Zählstufe pro Messzyklus bis der Inhalt des 255-Bit-Zählers 120 innerhalb des Bereiches von 128 Plus oder Minus einer Zählstufe fällt.

Wenn der Zählerstand des 256-Bit-Zählers 120 niedriger als 127 beim Auftreten des Signals FF„₂ ist, wird der D-Eingang des D-Flipflops 244 durch den Decodierer 242 freigegeben und wird das D-Flipflop 244 in den Setzzustand bei Eintreffen des Signals FF_„ getriggert. Dessen gesetztes Ausgangssignal legt eine "1" an einen Eingang des UND-Glieds 218 an. Bei Eintreffen des nächsten Signals PGC erzeugt der monostabile Multivibrator 240 ein Signal TNXT (Fig. 13E) in Anschluss an das Ende des Signals TJST (Fig. 13C), das über das UND-Glied 218 und das ODER-Glied 224 einem Eingang des UND-Glieds 226 zugeführt wird. Dies erstreckt die Freigabe des UND-Glieds 226 über einen zusätzlichen Zyklus des Taktsignals f_c2· Daher zählt der 256-Bit-Zähler 200 257 Impulse des Taktsignals f_Q2

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statt 256 Impulse und kommt dann zur Ruhe, wobei er mehr Zählstufen enthält als er zu Beginn des Zyklus enthalten hat. Da der 256-Bit-Zähler 200 nun einen höheren Zählerstand besitzt, erzeugt er in Anschluss an das nächste Eintreffen des Signals PGC das Signal MSB um einen Zyklus des Taktsignals f_₂ früher, als bei dem vorhergehenden Zyklus. Dies bewirkt eine Erhöhung des Zählerstandes, der im 256-Bit-Zähler 220 gespeichert ist. Diese Vorgehensweise wird fortgesetzt um einen Zählschritt pro Messzyklus, bis der Zählerstand des 256-Bit-Zählers 120 in den zulässigen Bereich fällt.

Wenn auch bei dem erläuterten Ausführungsbeispiel die Verzögerung der wirksamen Zeit des Signals PGC¹ verändert worden ist, ist es selbstverständlich möglich zu dem gleichen Ergebnis zu kommen, wenn die wirksame Zeit des Phasenbezugssignals verändert wird, das dem Eingangsanschluss 102 zugeführt ist. Zusätzlich kann statt eines Nennwertes von 128 Plus oder Minus eins, der im 256-Bit-Zähler 120 aufrechterhalten wird, jeder geeignete andere Nennwert in diesem aufrechterhalten werden durch eine geeignete Änderung des Betriebes des Decodierers 242.

Schliesslich sind noch andere Ausführungsformen der Erfindung möglich.

Zusammenfassend gibt die Erfindung ein digitales Servo-Steuersystem zum Steuern der Drehung eines Drehgliedes an, bei dem ein impulsbreitenmoduliertes Signal FF- die Drehung des Drehgliedes abhängig von Impulsen eines Taktsignals fp₂ steuert,

Γ) t~<! -""■' M *, 1 j J\( Q ρ C Γ· -r- tX ΓΛ

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die in einem Zähler 120 zwischen dem Auftreten eines Winkellagesignals PGC und eines Phasenbezugssignals gesammelt oder akkumuliert werden.

Das Winkellagesignal PGC wird in einer automatischen Restfehlerkompensationsschaltung 106 verzögert,bevor es wirksam wird zum Durchschalten von Taktimpulsen in den Zähler 120. Die Verzögerung wird automatisch verändert um einen Taktimpuls pro Messzyklus, wenn die gesammelte Zahl ausserhalb eines Nennbereiches von Werten von beispielsweise 127 bis 129 fällt. Der Inhalt des sammelnden oder addierzählenden Zählers 120 wird in einem Decodierer 242 erfasst und, wenn die gesammelte Zahl ausserhalb des zulässigen Bereiches ist, wird ein Ausgangssignal von dem Decodierer 242 zu dem einen oder zu dem anderen eines Paars von D-Flipflops 244, 246 abgegeben. Ein Verzögerungs-Zähler 200_; der normalerweise aus einem Anfangswert-Zustand über einen kompletten Zyklus im Umlauf geführt wird_;um bei dem selben Zyklus zu enden, empfängt entweder einen zusätzlichen Impuls zur Beendigung mit einem um Eins höheren Zählerstand oder es wird ein Impuls weggelassen zur Beendigung mit einem um Eins niedrigeren Zählerstand, abhängig von dem Triggern des jeweiligen D-Flipflops 244, 246. Daher wird bei dem nächsten Empfang eines Winkellagesignals PGC der Zeitpunkt, zu dem das Ausgangssignal MSB des Verzögerungs-Zählers 200 erzeugt wird, um einen Taktimpuls verlängert oder verkürzt ( Voreilung oder Nacheilung). Daher kann der sammelnde Zähler 120 momentan einen oder zwei zusätzliche Zählechritte enthalten, die momentan die Impulsbreite des lmpulsbreitenmodulierten Impulszuges FF „ erhöhen, um die Phase des Drehgliedes zu korrigieren, wobei diese dann auf den Nennwert zurückkehrt. Jeglicher Restfehler wird dabei in dem Verzögerungs-Zähler 200 gespeichert.

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Leerseite

Claims (10)

It1 ty Patentanwälte Dipl.-Ing. H. MITSCHERLICH Dipl.-lng. K. GüNSCHMAKN Dr. rer. nat. W. K (Jη B E H 28. August 1979 Dipl.-Ino. J. SCHMIDT-EVERS Steinsdorfstr.10,8000 MÖNCHEN 22 Sony Corporation 7-35 Kitashinagawa 6-chome Shinagawa-ku Tokyo/Japan ANSPRÜCHE

1. ] Servo-Steuervorrichtung zum Steuern der Drehung eines Drehgliedes, mit einem Antriebssystem zum Antreiben des Drehgliedes, einem Wxnkellagesignalgenerator zum Erzeugen eines Winkellagesignals abhängig von der Winkelstellung des Drehgliedes, einem Bezugssignalgenerator zum Erzeugen eines Bezugssignals abhängig von einer Soll-Winkelstellung des Drehgliedes, einem Zähler zum Sammeln einer Digitalzahl abhängig von einer Zeit zwischen dem Winkellagesignal und dem

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Bezugssignal und

einer Steuereinrichtung zum Steuern des Antriebesysteme abhängig von der Digitalzahl/ wodurch eine Phasensteuerung des Drehgliedea erreichbar ist, gekennzeichnet durch

eine Restfehlerkompensationsschaltung (106) zum Ändern der Zeitsteuerung bzw. des Zeitpunktes von entweder dem Winkellagesignal (PGC) oder dem Bezugssginal abhängig von der Digitalzahl, wodurch die Digitalzahl in Richtung auf einen vorgegebenen Wert änderbar ist.

2. Servo-Steuervorrichtung nach Anspruch 1, dadurch gekennzeichnet ,

dass die Restfehlerkompensationsschaltung (106) eine Schaltung (228, 230, 232, 234, 236, 226, 200) enthält, um zumindest eines von entweder Winkellagesignal (PGC) oder Bezugssignal zu verzögern.

3. Servo-Steuervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet,

dass die Restfehlerkompensationsschaltung (106) eine veränderbare Verzögerung (230, 232, 234, 236, 226, 200) enthält, um die Wirksamkeit des Winkellagesignals (PGC) zu verzögern.

4. Servo-Steuervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,

dass die Restfehlerkompensationsschaltung (106) einen Decodierer (242) zum Erfassen des Zustande der Digitalzahl enthält.

5. Servo-Steuervorrichtung nach Anspruch 4, dadurch gekennzeichnet,

dass der Decodierer (242) ein erstes Ausgangasignal erzeugt, wenn die Digitalzahl einen ersten Wert (129)

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überschreite^und ein zweites Ausgangssignal erzeugt, wenn die Digitalzahl einen zweiten Wert (127) unter dem ersten Wert unterschreitet.

6. Servo-Steuervorrichtung nach Anspruch 5, dadurch gekennzeichnet,

dass die Restfehlerkompensationsschaltung (106) weiter einen Restfehlerkompensator (204) enthält, der abhängig von dem ersten und dem zweiten Ausgangssignal die Digitalzahl in .. Richtung auf einen Wert zwischen dem ersten und dem zweiten Wert ändert.

7. Servo-Steuervorrichtung nach einem der Ansprüche 1 bis 6, mit einem Taktsignalgenerator zum Erzeugen von Zyklen eines Taktsignals,

dadurch gekennzeichnet,

dass die Restfehlerkompensationsschaltung (106) enthält: einen zweiten Zähler (200) zum Zählen der Zyklen und zum Erzeugen eines Ausgangssignals (MBS) bei Erreichen eines vorgegebenen Zustande, wobei der erste Zähler (120) abhängig von dem Ausgangssignal (MBS) das Sammeln beginnt und abhängig vom Bezugssignal das Sammeln beendet, einen Decodierer (242) zum Decodieren der Digitalzahl und zum Erzeugen eines ersten Signales, wenn es grosser als ein erster Wert (129) und zum Erzeugen eines zweiten Signalee, wenn es kleiner als ein zweiter Wert (127) ist, der selbst kleiner als der erste Wert ist,

line den Zählerstand verringernde Schaltung (238, 220, 222) turn Verringern des Inhaltes des zweiten Zählers (200) um einen vorgegebenen Betrag abhängig von dem ersten Signal, und

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eine den Zählerstand erhöhende Schaltung (240, 218, 224) zum Erhöhen des Inhalts des zweiten Zählers (200) um den vorgegebenen Betrag abhängig von dem zweiten Signal, wodurch die Zeitsteuerung bzw. der Zeitpunkt des zweiten Ausgangssignals (MBS) änderbar ist und auch die Digitalzahl änderbar ist.

8. Servo-Steuervorrichtung nach Anspruch 7, dadurch gekennzeichnet ,

dass der vorgegebene Betrag eine Zählstufe ist.

9. Servo-Steuervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet,

dass die Zeitsteuerung bzw. der Zeitpunkt des Ausgangssignals (MBS) um eine Zeit änderbar ist, die im wesentlichen gleich einer der Zyklen ist.

10. Servo-Steuervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet,

dass die Restfehlerkompensationsschaltung (106) eine Anlaufschaltung (202) besitzt, die eine Änderung der Zeitsteuerung bzw. des Zeitpunktes während einer vorgegebenen Periode nach dem Einschalten der Servo-Steuervorrichtung verhindert.

ORIGINAL INSPECTED

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