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Programmierbarer Impuls-Teiler
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(Zusatzanmeldung zu P 27 19 147.5? In der Hauptanmeldung ist ein
programmierbarer Impuls-Teiler beschrieben, der mit einem Zähler, einem Komparator
und einem Sollwert-Speicher aufgebaut ist. Um für die Grenzfrequenz der Schaltung
einen möglichst hohen Wert zu erhalten, wird gemäß der in der Hauptanmeldung beschriebenen
Erfindung der Zähler nicht auf einen Vorgabewert zurückgesetzt, sondern der Zähler
zählt die eingehdnden Impulse ununterbrochen weiter. Anstelle der Rücksetzung wird
bei jeder durch den Komparator angezeigten Ubereinstimmung der Inhalte des Zählers
und des Eingabe-Speichers der dem Komparator vom Eingabe-Speicher zugeführte Wert
uwkin dem gewünschten Teilungsverhältnis entsprechenden Wert aufgestockt. Weil der
Zähler während dieser Vorgänge ungestört weiterzählen kann, wird für den programmierbaren
Teiler die höchstmögliche durch die verwendete Halbleitertechnologie vorgegehene
Grenzfrequenz erreicht.
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Um die Aufstockung des dem Komparator zugeführten Wertes um den Wert
des Teilungsverhältnisses durchzuführen, sind zusätzlich zu den oben genannten Schaltungsteilen
beispielsweise ein Zwischenspeicher und ein Addierer, der für die Addition zweier
binärer Codewörter geeignet ist, erforderlich.
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Der Zwischenspeicher und der Addierer müssen eine der Bitzahl des
eingegebenen Teilungsverhältnisses entsprechende Zahl von Bit verarbeiten können.
Der Aufwand ist daher bei einer hohen
Bitzahl des den Teilungsumfang
vorgebenden Codewortes beträchtlich, Der Erfindung liegt die Aufgabe zugrunde, den
in der Hauptanmeldung beschriebenen programmierbaren Impuls-Teiler so abzuwandeln
und weiterzubilden, daß wr Beibehaltung der Vorteile der Aufwand zur Realisierung
der Schaltung verringert ist.
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Diese Aufgabe wird durch die im Patentanspruch l angegebene Erfindung
gelöst.
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Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten.
Ausführungsbeispieles erläutert. Es zeigen: Fig. 1 ein Ausführungsbeispiel mit den
erfindungsgemäßen Merkmalen und Fig. 2 ein Beispiel eines Impulsdiagrammes für ein
bestimmtes Teilungsverhältnis.
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In Fig. l ist in der oberen Hälfte eine durch die Hauptanmeldung bekannte
Schaltung eines programmierbaren Teilers mit einer Eingangsklemme 2 und einem Impulsausgang
3 dargestellt. In einem Zähler 1 werden die über Klemme 2 zugeführten Eingangsimpulse
gezählt. Von dem am Eingang 11 eines Addierers 8 liegenden Codewort wird ein bestimmtes
Teilungsverhältnis vorgeteben. Ein Komparator 4, dessen einer Vergleichseingang
mit dem Ausgang des Zählers l und dessen anderer Vergleichseingang mit dem Ausgang
des Addierers 8 verbunden sind, vergleicht den Inhalt des Zählers mit dem Codewort
am Ausgang des Addierers 8. Bei Gleichheit der verglichenen Signale wird am Ausgang
3 des Komparators 4 ein Impuls abgegeben. Bei jedem am Ausgang 3 auftretenden Impuls
wird das Codewort am Ausgang 13 des Addierers 8 um den am Eingang 11 des Addierers
8 eingestellten Wert aufgestockt.
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Der Addierer 8 eignet sich für die Addition zweier binärcodierter
Zahlen, die über Eingänge 11 und 12 zugeführt werden.
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Dem Eingang 11 ist das gewünschte Teilungsverhältnis zugeführt.
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Es ist ein Zwischenspeicher 9 vorgesehen, dessen Eingang mit dem Ausgang
13 des Addierers 8 verbunden ist und dessen Ausgang mit dem Eingang 12 des Addierers
8 verbunden ist. Der Zwischenspeicher g wird über einen Takteingang 10 von dem Ausgangssignal
des Komparators 4 gesetzt. Bei jedem Ausgangssignal am Ausgang 3 des Komparators
4 wird in den Zwischenspeicher 9 ein neuer Wert gespeichert. Diesem am Eingang 12
des Addierers 8 erscheinenden neuen Wert wird das am Eingang 11 des Addierers 8
liegende Codewort hinzuaddiert, so daß bei jedem Ausgangsimpuls des Komparators
4 im Zwischenspeicher 9 ein um das Teilungsverhältnis erhöhter Wert gespeichert
wird.
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Der Eingabespeicher 5, in dem das gewünschte Teilungsverhältuis gespeichert
wird, ist im dargestellten Fall für die Speicherung von 16 Bit ausgelegt.
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Ein Teil A des im Eingabespeicher 5 gespeicherten Sollwertes ist dem
Eingang 11 des Addierers 8 über einen Umschalter 6 zuführbar. Der Umschalter 6 kann
zwei Stellungen einnehmen.
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In der einen, in Fig. 1 gezeichneten Schaltstellung wird dem Addierer
8 von einem Festwertspeicher 14 ein fester Wert E zugeführt und in der anderennicht
gezeichneten Stellung der Teil A des im Eingabespeicher 5 gespeicherten Sollwertes.
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Es ist weiter ein Zähler 7 vorgesehen1 dessen Zähleingang mit dem
Ausgang 3 des Komparators 4 verbunden ist. Uber einen Eingang 19 ist der Zähler
7 mit dem komplementären Wert eines an einem Eingang 20 vorgegebenen Codewortes
setzbar. Dem Eingang 20 des Zählers 7 ist ein Teil B des Sollwertes zugeführt. Mit
dem Ausgang 21 des Zählers 7 ist der Setzeingang S eines Flip-Flops 16 verbunden.
Vom Ausgang Q des Flip-Flops i6 wird gesteuert wann der Umschalter 6 betätigt und
der Zähler 7 gesetstwerden. Es ist weiter ein
UND-Gatter 15 vorgesehen,
dessen einer Eingang mit dem Ausgang 3 des Komparators 4 und dessen anderer Eingang
mit dem Ausgang Q des Flip-Flops 16 verbunden ist. Der Ausgang des UND-Gattcrs 15
ist mit dem Rücksetzeingang R des Flip-Flops 16 verbunden. Außerdem ist der Ausgang
des Gatters 15 mit dem Takteingang des Flip-Flops 16 verbunden. Ein Ausgang delip-Flops
16 liegt an der Ausgangsklemme 18 der Schaltung.
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Der im Eingabespeicher 5 gespeicherte Sollwert 5 ist folgendermaßen
durch die Teile A und 13 und einen festen Wert E wiedergegeben: Der Teil A enthält
einen Wert1Ir zwischen einem minimalen Wert für das Teilungsverhältnis liegt, bei
dem der Wechsel des dem Komparator 4 vom Addierer 8 zugeführten Wertes noch schnell
genug vor dem Ende des folgenden Zähldurchgan4es Zählers 1 erfolgt, und einem maximalen
Wert, der durch die begrenzte Bitzahl des Zählers 1 und Komparators 4 als Maximalwert
vorgegeben ist, Für den Wert E wird mit Vorteil eine dem halben maximalen Teilungsumfang
entsprechende Zahl gewählt. Bei der gewählten Schaltungsanordnung besteht zwischen
den Werten S (Sollwert), E, A, und B folgendgZusammenhang: S = E*B+A Anhand der
Fig. 2 wird im folgenden erläutert, wie die am Eingang 2 der Schaltung liegende
Impulse verarbeitet werden.
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In der Ausgangsstellung der Schaltung befindet sich der Umschalter
in der in Fig, 1 gezeichneten Stellung. Der Zähler 7 ist voreingestellt. Für den
Wert E ist im Speicher 14 der Wert | fest gespeichert. Dag gewünschte Teilungsverhältnis
betrage "89". Entsprechend den oben angeführten Beziehungen ist für den Teil A der
Wert "9" und für den Teil B der Wert "10" gewählt. Damit ist S = 8.10+9 = 89. Der
Zähler 7 in Fig.
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1 gibt nach zehn Impulsen (B=iO) einen Ausgangsimpuls ab.
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Nach den ersten acht dem Zähler 1 zugeführten Impulsen erscheint am
Ausgang 3 des Komparators 4 der erste Ausgangsimpuls, der den Zähler 7 um einen
Zählschritt weltesschaltet.
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Nach weiteren 8 Impulsen wird der zweite Ausgangsimpuls gebildet und
der Zähler 7 schaltet um einen weiteren Zählschritt weiter. Nach zehn Zählschritten
des Zählers 7, also nach 8S10=80 Impulsen (Pfeil 22 in Fig. 2) wird das Flip-Flop
16 vom Ausgang 21 des Zählers 7 gesetzt. Durch das dann am Ausgang Q erscheinende
Signal werden der Zähler 7 zurückgesetzt bzw. neu voreingestellt und der Umschalter
6 so umgesteuert, daß beim nächsten Zählzyklus der Wert A=9 dem Eingang i1 des Addierers
8 zugeführt wird anstelle des Wertes E. Gleichzeitig wird das Gatter 15 angesteuert,
so daß es für den nächsten am Ausgang 3 des Komparators 4 entstehenden Impuls geöffnet
ist. Nach A=9 Impulsen (Pfeil 23 in Fig. 2) erscheint der nächste Impuls am Ausgang
3 des Komparators 4.
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Durch diesen Impuls wird das- Flip-Flop 16 wieder zuruckgesetzt.
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Damit ist die Ausgangsstellung der Schaltung wieder erreicht.
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Bei jeder Zählperiode wird das Flip-Flop 16 einmal gesetzt und wieder
zurückgesetzt. Das Ausgangssignal Q des Flip-Flops 16 ist an die Ausgangsklemme
18 gelegt und dient als Ausgangssignal der Schaltung.
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Wie die Fig. 2 erkennen läßt, wird das Teilungsverhältnis "89" auf
diese Weise aus zehn Zählzyklen von je acht Impulsen und einem Zählzyklus von neun
Impisen zusammengesetzt, Die Aufteilung des Sollwert es in die feile A und B kann
beispielsweise durch von Hand betätigte Schalter vorgenommen werden. Für die selbsttätige
Aufteilung des Sollwertes in die Teile A und B kann beispielsweise auch ein Mikroprozessor
verwendet werden, der so programmiert ist, daß die genannten Bedingungen beachtet
werden.
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In Fig. 3 ist eine PLL-Schaltung dargestellt, bei der als programmierbarer
Teiler die beschriebene Schaltung verwendet wird. Der gesteuerte Oszillator (VCO)
der PLL-Schaltung ist mit 24 bezeichnet. Die der Schaltung in Fig. 1 entsprechenden
Schaltungsteile sind mit den gleichen Bezugszeichen versehen.
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Das Ausgangssignal des Oszillators 24 f ist über einen vco Begrenzerverstärker
25 dem Eingang 2 des programierbaren Teilers zugeführt. Der programmierbare Teiler
ist in Fig. 3 gestrichelt umrahmt. In den wesentlichen Teilen entspricht die Schaltung
des programmierbaren Teilers der Schaltung gemäß Fig. 1. Im folgenden sei auf einige
Unterschiede hingewiesen. Der Zähler 7 ist nicht als voreinstellbarer Zähler ausgeführt,
sondern arbeitet mit einem Komparator 26 zusammen.
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Dem einen Eingang des Komparators 26 sind die Ausgänge des Zählers
7 zugeführt und dem anderen Eingang der Teil B des Sollwertes. Der Ausgang 27 des
Komparators 26 entspricht dem Ausgang 21 dX5 Zählers 7 in Fig. 1.
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Es sind weiter zusätzlich ein Flip-Flop 17 und ein Addierer 28 vorhanden,
die entsprechend dem Flip-Flop 14 und dem Addierer i5 in Fig. 4 der Hauptanmeldung
beschaltet sind.
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Je nach Stellung des Flip-Flops 17 wird dem Teil A des Sollwertes
im Addierer 28 in der niederwertigsten Stelle der Wert "1' hinzu addiert bzw. nicht
hinzu addiert. Da diese Maßnahme in der Hauptanmeldung ausführlich beschrieben ist,
wird hierauf nicht näher eingegangen.
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Das Signal am Ausgang des Flip-Flops 17 stellt das heruntergeteilte
Ausgangssignal des programmierbaren Teilers dar und ist über eine Leitung 29 dem
Frequenz-Phasen-Vergleicher 30 der PLL-Schaltung zugeführt. Weiter wird dem Frequenz-Phasen-Vergleicher
30 von einem Quarzoszillator 31 über einen Vorteiler 32 das Referenzfrequenzsignal
fref mit einer Frequenz von 2,5 KHz zugeführt. Das Ausgangssignal des Vergleichers
30 wird in einem Tiefpaß 33 zu einem Steuersignal für einen Transistor 34 umgeformt.
Der Transistor 34 dient als Stellglied zur Einstellung der Frequenz des Oszillators
24. Die Frequenz des Oszillators 24 wird durch Variation der Betriebsspannung des
Oszillators geregelt. Die Betriebsspannung des Oszillators 24 wird durch den Transistor
34 um den an der Kollektor-Emitter-Strecke abfallenden Betrag vermindert. Selbstverständlich
kann
auch ein Oszillator verwendet werden, der auf andere Weise,
z.B. mittels Kapazitätsdioden, regelbar ist.