DE2819001A1

DE2819001A1 - Integrierte logikschaltungsanordnung

Info

Publication number: DE2819001A1
Application number: DE19782819001
Authority: DE
Inventors: Terumoto Nonaka
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1977-04-30
Filing date: 1978-04-29
Publication date: 1978-11-09
Also published as: US4234803A; JPS53135249A

Description

PATENTANWALT DIPL.-ING. 8000 MÜNCHEN 22

KARL H. WAGNER gewürzmühlsrasse 5

POSTFACH 246

28. April 1978 78-N-3135

Nippon Gakki Seizo K. K., Nakazawa, Hamamatsu, Shizuoka, Japan

Integrierte Logikschaltungsanordnung

Die Erfindung bezieht sich auf eine integrierte Logikschaltungsanordnung, und zwar insbesondere auf eine monolithische integrierte Ilalbleiterschaltungsanordnung, welche bei geringer Verlustleistung mit hoher Geschwindigkeit ablaufende Logikvorgänge durchführt.

Bislang wurden die folgenden Schaltungssysteme für monolithische Halbleiterlogikschaltungsanordnung vorgeschlagen: Widerstands-Transistorlogik(RTL), Diodentransistorlogik (TTL), Transistor-Transistorlogik (TTL), emittergekoppelte Logik (ECL) und ähnliche Logikschaltungen. Kürzlich hat jedoch die Emitterfolgerlogik (EFL) und die integrierte Injektionslogik (IIL) die Aufmerksamkeit der Fachwelt auf sich gezogen. Diese Logikschaltungen bestehen hauptsächlich aus bipolaren Elementen, wobei diese Schaltungen in die folgenden zwei Hauptkategorien, abhängig von ihrem Verhalten, unterteilt werden, nämlich in Schaltungen der Sättigungs-Bauart und Schaltungen der Nichtsättigungs-Bauart. Eine Logikschaltung der Sättigungsart hat im allgemeinen die Unbequemlichkeit und den Nachteil zur Folge, daß die Arbeitsgeschwindigkeit auf ein niedriges Niveau beschränkt ist, und zwar infolge des inhärenten Effekts der sogenannten Minoritätsträgerspeicherung. Einen derartigen

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Nachteil und solche Unbequemlichkeiten sind bei den Logikschaltungen der Nichtsättigungs-Bauart nicht vorhanden, wobei aber diese letztgenannte Logikschaltungsart von Natur aus das Problem relativ hoher Verlustleistung zeigt.

Ferner haben die oben erwähnten Logikschaltungen,mit Ausnahme der I L-Schaltung, das Problem einer niedrigen Integrationsdichte.

Zusammenfassung der Erfindung. Die Erfindung hat sich zum Ziel gesetzt, eine neue Schaltungsanordnung vorzusehen, die in der Lage ist, einen Hochgeschwindigkeits-Logikbetrieb zu erzeugen, und zwar bei niedriger Verlustleistung und hoher Integrationsdichte.

Gemäß einem Aspekt der Erfindung ist ein Schaltungssystem vorgesehen, in dem ein Sperrschichtfeldeffekttransistor und ein Bipolartransistor in effektiver Weise kombiniert sind. Insbesondere liegt ein Merkmal der Erfindung darinnen, daß durch die Verwendung eines Sperrschicht-Feldeffekttransistors, dessen Source als Signaleingangsklemme dient und dessen Gate mit einem Bezugspotential beliefert wird, die Ausgangsgröße der Drainelektrode dieses Feldeffekttransistors der Basis eines Bipolartransistors zugeführt wird. Die hier verwendeten Ausdrücke "Feldeffekttransistor" (FET) und die Ausdrücke "Bipolartransistor" beziehen sich auf solche Transistoren, die allgemein als Feldeffektransistor bzw. Bipolartransistor bekannt sind.

Ein Junction- oder Sperrschicht-Feldeffekttransistor, der als J-FET abgekürzt wird, basiert auf der Majoritätsträgersteuerung und ist im wesentlichen frei vom sogenannten Minoritätsträgerspeichereffekt. Daher ist ein J-FET ein Element, welches einen Betrieb mit hoher Geschwindigkeit ausführen kann. Da jedoch ein J-FET im allgemeinen in der Verarmungs-Betriebsart betrieben wurde, so wurde er in der Vergangenheit kaum in integrierten Logikschaltungen benutzt. Erfindungsgemäß wird ein J-FET der Verarmungs-Betriebsart in Verbindung mit einem Bipolar-Transistor

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in einer Logikschaltung integriert. Der J-FET kann mit einer relativ hohen Dichte integriert werden und zudem relativ leicht hergestellt werden. Insbesondere sind J-FETs der Vertikal-Bauart zweckmäßig für die Integration zusammen mit Transistoren der Bipolar-Bauart.

In einem Ausführungsbeispiel der Erfindung übt ein Bipolartransistor die Schaltoperation aus, und zwar entweder in Phase oder mit entgegengesetzter Phase entsprechend der Ausgangsgröße des J-FET, vorgesehen in der vorhergehenden Stufe einer Schaltungsanordnung. Wenn ein Schaltbetrieb in Phase vom Bipolartransistor gefordert wird, so wird vorzugsweise ein Lastwiderstand mit der Emitterelektrode dieses Bipolartransistors verbunden, damit dieser Bipolartransistor als Emitterfolgertransistor mit Nichtsättigungs-Betrieb arbeitet. Es ist vorteilhaft, den Bipolartransistor zum nichtgesättigten Betrieb als Emitterfolgertransistor, wie oben erwähnt, zu veranlassen, und zwar zur Erreichung einer Hochgeschwindigkeitslogik zusammen mit der Hochgeschwindigkeitseigenschaft des J-FET in der vorhergehenden Stufe. Will man andererseits eine Schalterausgangsgröße mit der entgegengesetzten Phase erhalten, so ist es nur notwendig, einen Lastwiderstand mit der Kollektorseite des Bipolartransistors zu verbinden, um diesen Transistor zur Arbeit als Invertertransistor zu veranlassen. Es sei bemerkt, daß beim Aufbau einer Logikschaltung ganz allgemein die Mehrheit der Bauelemente einer solchen Schaltung aus nichtinvertierten Logikelementen bestehen kann. Beispielsweise können die folgenden Logikschaltungen mit nicht invertierenden Logikelementen, unter Verwendung von nur UND-Schaltungen und ODER-Schaltungen, aufgebaut werden: RS-Verriegelungsschaltung (reset-set latch), D-Verriegelung (delay latch = Verzögerungs-Latch), D-Flip-Flop (Verzögerungs-Flip-Flop), Schieberegister, Multiplexer, Puffer und dgl. Andererseits machen Schaltungen wie Addierer, JK-Flip-Flop, Ringzähler und dgl. invertierte Logikelemente erforderlich. Diese invertierten Logikelemente werden aber nur außerordentlich selten benötigt und die Mehrzahl der Teile kann aus nicht invertierenden Logikelementen bestehen.

Die vorliegende Erfindung zeigt ihre vorteilhaften Merkmale ins-

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• (ο-

besondere dann, wenn sie bei integrierten Schaltungen verwendet wird, die aus nicht invertierenden Logikelementen bestehen.Nichtsdestoweniger kann die Erfindung aber auch in einfacher Weise dort angewandt werden, wo invertierte Logikelemente erforderlich sind.

Erfindungsgemäß kann eine UND-Logik in einfacher Weise aufgebaut werden durch Verwendung eines J-FET mit einer Multisourcestruktur, wobei es möglich ist, eine verdrahtete ODER-Logik an der Ausgangsseite des Emitterfolgertransistors zu erhalten. Ferner kann der Bipolartransistor mit einer Mehrfach- oder Multiemitterstruktur verwendet werden, und zwar ausgerüstet mit einer Anzahl von Emittern entsprechend der erforderlichen Anzahl von zu verwendenden Ausfächerungen oder Anschlüssen.

Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:

Fig. 1 ein Schaltbild einer integrierten Logikschaltung gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 2 eine Kennlinie des J-FET der Fig. 1 ;

Fig. 3 eine schematische Teildarstellung eines Querschnitts eines Ausführungsbeispiels der monolithischen Schaltungsstruktur, wobei die Schaltung der Fig. 1 verwendet wird;

Fig. 4 ein Schaltbild einer Schaltungsanordnung, die invertierte Logik verwendet, und zwar gemäß einem weiteren Ausführungsbeispiel der Erfindung.

Fig. 1 zeigt ein Ausführungsbeispiel eines erfindungsgemäßen integrierten logischen Schaltungssystems. In Fig. 1 ist mit dem Bezugszeichen Q₁ ein Eingangs-J-FET und mit Q₇ ein Ausgangs-Bipolartransistor bezeichnet. Der J-FET Q₁ hat eine Multisourcestruktur.

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In Fig. 1 ist dieser J-FHT mit zwei Sourceelektroden dargestellt. Die Hingangsklemmen 10 und 12 sind mit diesen Sourceelektroden verbunden. Diese Eingangsklemmen 10 und 12 werden mit binären Eingangssignalen A und B von Lastwiderständen R₁ bzw. R₉ beliefert, die in der vorhergehenden Stufe vorgesehen sind. An das Gate des J-FET Q₁ wird ein Bezugspotential V angelegt, und zwar derart, daß dann, wenn das Eingangssignal "0" ist (niedriges Potential), der Transistor Q₁ eingeschaltet wird, und daß dann, wenn das Eingangssignal "1" (ein hohes Potential) ist, dieser Transistor Q₁ ausgeschaltet wird. Die Drain des J-FET Q₁ ist mit einer Operationsleistungsversorgungsklemme 16 über einen Lastwiderstand R, verbunden. Diese Operationsleistungsversorgungsklemme 16 wird mit einem Betriebs- oder Operationspotential V„ beliefert.

Ein Bipolartransistor Q₉ besitzt eine Multiemitterstruktur und ist mit seiner Basis direkt mit der Drain des J-FET Q₁ verbunden. In Fig. 1 ist dieser Bipolartransistor Q₉ mit zwei Emitterelektroden dargestellt, flit diesen Emitterelektroden sind Lastwiderstände R. bzw. R₁. verbunden. Zudem wird das Betriebspotential Vj, an den Kollektor des Bipolartransistors Q₉ über die Leistungsversorgungsklemme 16 angelegt, so daß dieser Bipolartransistor Q₉ eine Emitterfolgerstufe bildet. Mit den zwei Emitterelektroden des Transistors Q₂ sind die Ausgangsklemmen 18 bzw. 20 verbunden. Der Ausgangsklemme 20 wird ebenfalls ein binäres Ausgangssignal C hinzuaddiert, welches vom Verbindungspunkt einer Emitterelektrode eines weiteren Bipolartransistors Q,, der eine weitere Emitterfolgerstufe bildet, und einem Lastwiderstand Rg dieser Emitterelektrode geliefert wird. Auf diese Weise wird eine sogenannte verdrahtete oder "wired" oder Logik aufgebaut. Der Schaltungsteil 22, der den FET Q₁ und den Bipolartransistor Q₂ enthält, ist in der im folgenden anhand der Fig. 3 beschriebenen Weise integriert. Es sei jedoch bemerkt, daß die Lastwiderstände R₁ bis Rj- integral ausgebildet sind, und zwar als diffundierte Zonen oder polykristalline Siliciumzone in dem Halbleitersubstrat, in dem der Schaltungsteil 22 integriert ist. Ferner ist

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die oben erwähnte weitere Emitterfolgerstufe, die den Bipolartransistor Q-, und den Lastwiderstand R_fi enthält, ebenfalls im gleichen Halbleitersubstrat wie der zuvor erwähnte Schaltungsteil 22 integriert.

Als nächstes sei das Verhalten der in Fig. 1 gezeigten Schaltung beschrieben, und zwar unter Bezugnahme auf die in Fig. 2 gezeigte Ausgangskennlinie des J-FET Q... Os sei bemerkt, daß dieser J-FET, wie gezeigt, eine nichtgesättigte Charakteristik besitzt und somit ein sogenannter statischer Induktionstransistor (SIT) ist Es sei nunmehr angenommen, daß dieser J-FET ein n-Kanal-Type FET ist und daß der Bipolartransistor ein npn-Type-Transistor ist. Sodann sei angenommen, daß man die Spannung V_R der Leistungsversorgung als positive Spannung im Bereich von ungefähr 1 Volt bis ungefähr 5 Volt auswählt,und das Gatepotential V_r des FET Q₁ ist derart eingestellt, daß es entweder einen Wert O oder einen negativen Wert bezüglich der Source oder Drain dieses FET hat. Der Widerstand R^ dient zur Definition der in Fig. 2 gezeigten Arbeits- oder Lastlinie L. In Fig. 2 ist mit OP_Q der Arbeitspunkt der in Fig. 1 gezeigten Schaltung bezeichnet, wenn die Eingangsgröße "0" ist. OP₁ repräsentiert den Arbeitspunkt bei der Eingangsgröße 1. Es sei hier darauf hingewiesen, daß die verwendeten Kennlinienkurven durch die Selbstvorspannung durch die Lastwiderstände R₁ und R2 modifiziert sind.

Es sei angenommen, daß eines der Eingangssignale A und B,die den entsprechenden Mehrfachsourceelektroden des J-FET Q₁ zugeführt werden, "0" sind, was ein niedriges Niveau oder einen niedrigen Pegel bedeutet. Daraufhin wird der FET Q₁ eingeschaltet und das Basispotential des Bipolartransistors Q₂ wird infolge eines Spannungsabfalls am Widerstand R, erniedrigt, wodurch der Bipolartransistor Q^ abgeschaltet wird, so daß die Potentiale der Ausgangsklemmen 18 und 20 "0" werden oder auf einen niedrigen Pegel absinken.

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Wenn dagegen die beiden Eingangssignale A und B sich auf ¹¹T befinden, was einen hohen Pegel bedeutet, so wird der J-FET Q₁ abgeschaltet und das Basispotential des Bipolartransistors Q₂

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befindet sich auf einem hohen Pegel. Demgemäß werden die Potentiale der Ausgangsklemmen 18 und 20 "1" (hoher Pegel).

Wie oben erwähnt, kann eine UND-Funktion mittels der Mehrfachsourceelektroden des J-FET Qh erreicht werden, und man erhält an beiden Ausgangsklemmen 18 und 20 eine UND(A · B)-Ausgangsgröße der beiden Eingangssignale A bzw. B. Ebenfalls erhält man an der Ausgangsklemme 20, mit der der Ausgang C der erwähnten anderen Emitterfolgerstufe verbunden ist, in verdrahteter ODHR-Ausbildungsart eine 0DER(A*B plus C)-Ausgangsgröße der Ausgangsgröße A-B und der Ausgangsgröße C.

Dieses Logikverhalten kann, wie oben erwähnt, mit hoher Geschwindigkeit erreicht werden, und zwar im wesentlichen ohne durch den Minoritätsträgerspeichereffekt begleitet ₍zu sein, und zwar geschieht dies dadurch, daß man das GATE des J-FET mit 0 oder negativ bezüglich entweder der Source oder der Drain (abhängig von der Kanaltype, d.h. davon, ob es sich um einen p-Kanal oder einen η-Kanal handelt) vorspannt, und zwar für jedes der Eingangssignale "1" und "0".

Als nächstes sei ein Ausführungsbeispiel der integrierten Struktur des Schaltungsteils 22 beschrieben, der den J-FET Q₂ und den Bipolartransistor Q₂ enthält. Das Halbleitersubstrat 30, welches beispielsweise aus Silicium besteht, besitzt eine ρ -Type-Halbleiterlage 31 , eingebettete η -Type-Diffusionslagen 32A und 32B und n-Type-isolierte Zonen 34A und 34B,die durch elektrische Isolations-Trennung gebildet werden, und zwar aus einer n-Type-Epitaxialwachstumslage 34 durch eine Isolationszone 36. Diese Isolationszone 36 kann durch eine SiO₂~Lage gebildet sein, die dadurch gebildet wird, daß man auf das bekannte selektive Oxidierverfahren vertraut oder alternativ kann die Lage durch eine ρ Type-Diffusionslage gebildet werden, die durch das bekannte selektive Diffusionsverfahren gebildet wird. Die erwähnte isolierte n-Type-Zone 34A dient zur Bildung des J-FET Q₁, wohingegen die n-Type-isolierte Zone 34B zur Bildung des Bipolartransistors Q₂ dient.

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Innerhalb der n-Type-isolierten Zonen 34A und 34B können nach Erfordernis relativ tiefe η -Type-Diffusionslagen 37 und 39 ausgebildet werden, um es möglich zu machen, einen einen niedrigen Widerstandswert aufweisenden Kontakt sowohl zur Drain als auch zum Kollektor herzustellen, wie dies jeweils durch die gestrichelten Linie dargestellt ist. Es sei jedoch bemerkt, daß je nach Wunsch willkürlich bestimmt werden kann, ob diese η -Type-Diffusionslagen 37 und 39 derart angeordnet werden, daß sie die der Drain zugeordnete η -Type-Diffusionslage 32A und die dem Kollektor zugeordnete η -Type-Diffusionslage 32B erreichen. Solche tiefen η -Type-Diffusionslagen 37 und 39 werden vorzugsweise dadurch gebildet, daß man das gleichzeitige selektive Diffusionsverfahren verwendet. Im Falle, daß die n-Type-Epitaxialwachstumlage 34 eine relativ niedrige Störstellenkonzentration (einen hohen spezifischen Widerstand) besitzt, ist es zweckmäßig, η -Type-Diffusionslagen 37 und 39 vorzusehen.

Innerhalb der n-Type-isolierten Zone 34A ist ferner eine ρ -Type-Gatediffusionszone 38 in einem solchen Muster ausgebildet, daß eine Vielzahl von Sourcezonen darinnen verbleibt. In gleicher Weise ist innerhalb der n-Type-isolierten Zone 34B eine ρ -Typeinaktive Basisdiffusionszone 40 in einem solchen Muster ausgebildet, daß eine Vielzahl von Emitter bildenden Zonen darinnen zurückbleibt. Diese p⁺-Type-Diffusionslagen 38 und 40 werden vorzugsweise durch Verwendung des Verfahrens der gleichzeitigen selektiven Diffusion erzeugt. In der n-Type-Zone 34B sollte vorzugsweise nach Bildung der p-Type-aktiven Basiszonen 42a und 42b durch Verwendung des Ionenimplantationsverfahrens, η -Type-Diffusionszonen 48a und 48b aus Emitter in den Emitter bildenden Zonen gebildet werden, und zusammen damit wird eine η -Type-Diffusionszone 50 für Kollektorkontaktzwecke gebildet. In der n-Type-isolierten Zone 34A werden in der benachbart zu der ρ -Type-Zone 38 angeordneten Sourcezone η -Type-Diffusionszonen 34a bzw. 44b für Ohm'schen Kontakt ausgebildet. Ebenfalls wird gleichzeitig damit eine η -Type-Diffusionszone 46 zum Zweck des Drain-Ohm'schen-Kontakts gebildet. Diese n⁺-Type-Diffusionszonen 44a,44b, 46, 48a, 48b und 50 werden vorzugsweise zur gleichen Zeit ausgebildet

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Die Oberfläche des Halb 1eitersubstrats 30 ist mit einem Passivierungsfilm 52 bedeckt, der aus einem SiO₉-FiIm bestehen kann. Auf der Oberseite diese PassivierungfiIms (Passivierungsschicht) 52 wird eine Elektrodenlage und eine Verdrahtungslage durch bekannte Verfahren ausgebildet. Diese Lagen können Sourceelektrodenlagen 54a und 54b des J-PET Q- umfassen: Eine Gateelektrodenlage 56, eine Verdrahtungslage 58 zur Zwischenverbindung der Drain des FET Q₁ und der Basis 40 des Transistors Q₉, Emitterelektrodenlagen 60a und 60b des Transistors Q₉ und Kollektorlage 62.

Es sei bemerkt, daß innerhalb der n-Type-Isolierzone 34R ein Transistor Q inkorporiert sein kann, und zwar zur Verwendung als Emitterfolgerstufe gemäß Fig. 1, und zwar durch Verwendung eines Verfahrens ähnlich dem für den Transistor Q₉ und trotzdem unter Verwendung der η -Type-Kollektor-Diffusionslage 32B als gemeinsame Kollektorzone. Der Fachmann erkennt ferner, daß Lastwiderstände R₁-R, in einfacher Weise dadurch vorgesehen werden ι 6

können, daß man Widerstandswerte aus Diffusionswiderständen vorsieht, oder Polysilicium- oder Metallverdampfungs-Widerstände (einschließlich Abscheidung).

Gemäß der oben erläuterten integrierten Struktur erkennt man, daß der J-FET Q₁ und die Bipolartransistoren Q2 und Q^ miteinander auf dem gleichen Halbleitersubstrat integriert ausgebildet werden können, und zwar unter Verwendung von Herstellungsverfahren, bei denen im wesentlichen alle Herstellungsschritte gemeinsam für den FET und die Bipolartransistoren verlaufen. Diese Bipolartransistoren brauchen lediglich von solcher Art zu sein, daß sie eine Bipolarkennlinie hinsichtlich, der Stromkollektorspannungs-Abhängigkeit haben wie ein üblicher Bipolartransistor. Es sei bemerkt, daß die oben erläuterte integrierte Struktur in der gleichen Weise verarbeitet und auf einem identischen Halbleitersubstrat vorhanden sein kann mit einer statischen Induktionstransistorlogik (SITL , vergl. Nikkei Electronics, Februar 21, 1977, Seiten 35-37), d.h. einem Element von solcher Art, daß der Schalttransistorteil des HL ersetzt ist durch einen SIT mit einer Vakuumtriodenkennlinie. In einem solchen Fall braucht man nur

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eine einfache Maskenkonstruktion und eine Interfacekonstruktion.

Vorzugsweise werden als J-FET Q₁ solche mit einer Vakuumtriodencharakteristik verwendet. Es sei jedoch bemerkt, daß auch ein J-FET mit einer Pentodencharakteristik verwendet werden kann, vorausgesetzt daß der FET einen großen Sättigungsstromwert besitzt.

Es sei ebenfalls bemerkt, daß der in Fig. 3 gezeigte Bipolartransistor nur ein Beispiel ist und nicht auf diese dort gezeigte Struktur beschränkt ist. Demgemäß kann dieser Transistor Q₉ irgendein Transistor sein, solange er eine bipolare Charakteristik besitzt, die gleichartig zu der Kollektorstrom/Kollektorspannungs-Kennlinie eines üblichen Bipolartransistors ist.

Die Erfindung wurde in der Hauptsache im Hinblick auf nicht invertierende Logik beschrieben. Es sei jedoch bemerkt, daß die Erfindung auch in gleicher Weise bei der invertierten Logik verwendet werden kann.

Wenn invertierte Logik benötigt wird, so braucht man nur, wie in Fig. 4 gezeigt, die Anordnung derart treffen, daß der Emitter des Transistors Q₉ geerdet ist und daß der Kollektor mit der Leistungsversorgungsklemme 16 über Widerstand R₇ verbunden ist und daß eine Ausgangsklemme 18 mit dem Verbindungspunkt von Kollektor und Lastwiderstand R₇ verbunden ist. In einem solchen Fall arbeitet der Transistor Q₉ als ein Inverter und man erhält von der Ausgangsklemme 18 eine invertierte Ausgangsgröße Ä der Eingangsgröße A. Es sei bemerkt,, daß die Schaltung der Fig. 4 auch in der gleichen Weise wie die Schaltung der Fig. 1 integriert werden kann.

Gemäß dem integrierten Logikschaltungssystem der Erfindung erhält man die folgenden Vorteile.

1) Ein Logikbetrieb mit hoher Geschwindigkeit wird sichergestellt. Dies ist aus den folgenden Gründen möglich: Der J-FET zeigt keinen Minoritätsträger-speichereffekt und trotzdem ist die Emitterfolgerstufe eine nichtsättigende Schaltung und somit gibt es keine Verzögerung vom Speicher in den Kollektor. In der

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Basis ist der Speichereffekt ebenfalls nahezu vernachlässighar, weil die inaktive Basiszone eine hohe Störstellenkonzentration besitzt.

2) Die Integrationsdichte ist relativ hoch. Dies liegt daran, daß das UND aufgebaut ist durch Mehrfacheingänge und daß ODER wird aufgebaut durch verdrahtete Logik. Ferner wird diese hohe Integrationsdichte gefördert durch die Tatsache, daß der Bipolartransistor durch Verwendung auf einer üblichen Kollektorstruktur integriert werden kann.

3) Die Verlustleistung ist relativ klein. Dies liegt daran, daß der Betriebsspannungspegel bis hinab zu ungefähr 1 Volt abgesenkt werden kann.

Zusammenfassend sieht die Erfindung eine integrierte Logikschaltung vor, die folgendes aufweist: Einen Eingangssperrschicht-Feldeffekttransistor mit mindestens einer Source zum Empfang eines digitalen Eingangssignals, eine Drainelektrode verbunden mit einer Last und eine auf einem Bezugspotential gehaltene Gateelektrode, wobei der Sperrschicht-Feldeffekttransistor ein Schaltverhalten entsprechend dem digitalen Eingangssignal zeigt und ein Ausgangs-Bipolartransistor mit seiner Basis an der Drain liegt, um die Schaltoperation gemäß dem Ausgangssignal, geliefert von. der Drain, vorzunehmen. Durch diese integrierte Logikschaltungsanordnung erreicht man eine hohe Logikoperationsgeschwindigkeit, niedrige Verlustleistung und hohe Integrationsdichte.

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Claims

Patentansprüche

λ J Integrierte Logikschaltungsanordnung, gekennzeichnet durch
einen Eingangssperrschicht-Feldeffektransistor mit mindestens einer Source zum Empfang eines digitalen Eingangssignals, einer Drain, verbunden mit einer Last, und einem Gate, welches auf einem Bezugspotential gehalten wird, wobei der Sperrschicht-Feldeffekttransistor sein Schaltverhalten entsprechend dem digitalen Eingangssignal vornimmt, und

daß ein Ausgangstransistor der Bipolar-Type mit seiner Basis mit der Drain verbunden ist, um die Schaltoperation entsprechend einem von der Drain gelieferten Ausgangssignal vorzunehmen.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgangs-Bipolartransistor eine Last mit seinem Emitter verbunden besitzt, wodurch der Transistor sich als ein Emitterfolgertransistor verhält.
3. Anordnung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß der Emitter des als Emitterfolgertransistor dienenden Ausgangs-Bipolartransistors mit einer Ausgangsklemme einer Emitterfolgerschaltung verbunden ist, wodurch eine verdrahtete ODER-Logik gebildet wird.
4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Kollektor des Ausgangs-Bipolartransistors mit seinem Kollektor an Last liegt, so daß dieser Transistor als ein Inverter arbeitet.
5. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1-4, dadurch gekennzeichnet, daß der Eingangssperrschicht-Feldeffekttransistor eine Vielzahl von Sourceelektroden besitzt, und zwar zur Bildung einer UND-Logik.

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ö. Integrierte Logikschaltungsanordnung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet daß der Emitter des Transistors Q₂ geerdet ist und daß der Kollektor mit der Leistungsversorgungsklemme 16 über Widerstand R- verbunden ist und daß eine Äusgangsklemme 18 mit dem Verbindungspunkt von Kollektor und Lastwiderstand Ry verbunden ist.

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